KR19980079066A - 반도체 집적 회로 및 그 제조 방법 - Google Patents

Abstract

반도체 집적 회로 및 그 제조 방법이 개시되어 있다. 제1 도전형의 반도체 기판 상에 층간 절연막을 개재하여 다수의 본딩 패드가 형성된다. 상기 본딩 패드 각각의 형성 영역에 대응되도록 상기 제1 도전형의 반도체 기판에 다수의 제2 도전형의 웰을 형성되어 있다. 본딩 패드에 본딩 볼을 조립할 때 과도한 힘이 가해져서 크랙이 발생하더라도, 제2 도전형의 웰과 제1 도전형의 반도체 기판과의 pn 접합에 의하여 본딩 볼로부터의 누설 전류가 기판 내로 유입되지 않으므로 본딩 볼과 기판이 쇼트되지 않는다.

Description

반도체 집적 회로 및 그 제조 방법

본 발명은 반도체 집적 회로 및 그 제조 방법에 관한 것으로, 특히 본딩 패드(Bonding pad) 내부에 본딩 볼(Bonding ball)이 조립될 때 상기 본딩 볼과 반도체 기판과의 쇼트(short)를 방지할 수 있는 반도체 집적 회로 및 그 제조 방법에 관한 것이다.

도 1은 반도체 집적 회로의 본딩 패드 부위를 나타내는 부분 평면도이다. 도 2는 도 1의 AA'선에 따른, 종래의 반도체 집적 회로에서의 본딩 패드 부위의 단면도이다.

도 1 및 도 2를 참조하여 통상적인 트윈-웰(Twin well) 씨모스(Complementary Metal Oxide Semiconductor; CMOS) 집적 회로의 제조 공정을 설명한다.

먼저, 제1 도전형, 예를 들면 p형 반도체 기판(10)을 준비한 후, 이온 주입 및 확산 공정을 통해 NMOS 소자가 형성될 영역에는 p웰(도시되지 않음)을 형성하고, PMOS 소자가 형성될 영역에는 n웰(도시되지 않음)을 형성한다. 이어서, 상기 기판(10)에 액티브 영역과 필드 영역을 정의하기 위한 소자분리 공정을 수행한다. 예를 들면, 실리콘 부분 산화(Local oxidation of silicon; LOCOS) 공정을 실시하여 필드 산화막(12)을 두껍게 형성함으로써, 액티브 영역과 필드 영역을 정의한다.

다음에, 열산화 공정을 실시하여 노출된 액티브 영역 상에 게이트 산화막(도시되지 않음)을 성장시킨다. 상기 결과물 상에 폴리실리콘을 화학 기상 증착(Chemical Vapor Deposition; CVD) 방법으로 증착한 후 상기 폴리실리콘을 예컨대 n⁺형으로 도핑시킨다. 상기 폴리실리콘은 증착 후 확산 또는 이온주입에 의해 도핑될 수도 있고, 인-시튜(in-situ) 증착에 의해 도핑될 수도 있다. 이어서, 상기 도핑된 폴리실리콘을 사진식각 공정으로 패터닝함으로써 게이트 전극(도시되지 않음)을 형성한다.

다음에, 상기 게이트 전극과 필드 산화막(12)을 이온주입 마스크로 이용하여 NMOS 소자에는 제2 도전형의 불순물, 예컨대 비소(As)를, PMOS 소자에는 제1 도전형의 불순물, 예컨대 불화붕소(BF₂)를 이온주입함으로써 소오스/드레인 영역(도시되지 않음)을 형성한다.

이어서, 상기 결과물 상에 도우프된 산화막, 예를 들면 PSG (phosphosilicate glass)막 또는 BPSG (borophosphosilicate glass)막을 CVD 방법으로 증착하여 층간 절연막(14)을 형성한다. 상기 층간 절연막(14)은 게이트 전극과 후속 공정에서 형성될 금속 배선층 간을 절연시키는 역할을 하며, 증착된 후 고온에서 플로우됨으로써 기판 표면을 평탄화시켜 우수한 단차 도포성을 제공한다. 다음에, 사진 식각 공정으로 상기 층간 절연막(14)을 식각하여 콘택홀을 형성한다. 상기 콘택홀은 후속 공정에서 형성될 금속 배선층과 게이트 전극, 소오스/드레인 영역 및 기판과의 전기적 연결 및 웰 콘택 영역을 제공한다. 이어서, 상기 결과물 상에 금속 물질, 예를 들면 알루미늄(Al)을 증착한 후 이를 사진 식각 공정으로 패터닝함으로써 금속 배선층(도시되지 않음)을 형성한다.

다음에, 상기 결과물 상에 CVD PSG막 또는 플라즈마-강화(Plasma-enhanced) CVD 실리콘 질화막과 같은 보호막(Passivation layer)(18)을 형성한다. 상기 보호막(18)은 기판 상에 형성된 소자 구조물들이 오염되거나 스크래치되는 것을 방지하는 역할을 수행한다. 이어서, 사진 식각 공정을 통해 상기 보호막(18) 하부의 특별한 금속층 패턴들이 노출될 때까지 상기 보호막(18)을 식각한다. 상기 금속층 패턴들은 통상적으로 회로의 주변부에 위치하며 본딩 패드(16)라 칭한다. 상기 본딩 패드(16)들은 전형적으로 100×100 μm 크기이며, 50∼100 μm의 간격으로 격리된다. 이어서, 와이어(22)들이 상기 본딩 패드(16)들에 본딩된 후 칩 패키지에 본딩된다. 상기 와이어(22)들을 통해 외부로부터 상기 본딩 패드(16)들에 전원이 공급된다.

여기서, 상기 본딩 패드(16)에 와이어(22)를 본딩하고자 할 때 통상적으로 금(Au)으로 이루어진 볼(20)을 본딩 패드(16)에 땜납한다. 이러한 본딩 볼(20)이 본딩 패드(16) 내에 조립될 때 과도하게 힘이 가해질 경우, 본딩 패드(16) 및 그 하부 물질층들에 크랙(crack)이 생기게 된다. 그 결과, 크랙을 따라 본딩 볼(20)로 부터 기판(10)을 향해 누설 전류가 유입되어, 상기 본딩 볼(20)과 기판(10)이 쇼트되는 문제가 발생한다.

따라서, 본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 본딩 패드에 와이어 본딩을 수행할 때 본딩 볼과 반도체 기판과의 쇼트를 방지할 수 있는 반도체 집적 회로를 제공하는데 있다.

본 발명의 다른 목적은 상기 반도체 집적 회로를 제조하는데 특히 적합한 반도체 집적 회로의 제조 방법을 제공하는데 있다.

도 1은 반도체 집적 회로의 본딩 패드 부위를 나타내는 부분 평면도이다.

도 2는 도 1의 AA'선에 따른, 종래의 반도체 집적 회로에서의 본딩 패드 부위의 단면도이다.

도 3은 도 1의 AA'선에 따른, 본 발명의 일 실시예에 의한 반도체 집적 회로에 있어서 본딩 패드 부위의 단면도이다.

도면의 주요부분에 대한 부호의 설명

10, 100 ... p형 반도체 기판101 ... n웰

12, 102 ... 필드 산화막14, 104 ... 층간 절연막

16, 106 ... 본딩 패드18, 108 ... 보호막

20, 110 ... 본딩 볼

상기 목적을 달성하기 위하여 본 발명은,

제1 도전형의 반도체 기판;

상기 제1 도전형의 반도체 기판 상에 층간 절연막을 개재하여 형성되는 다수의 본딩 패드; 및

상기 본딩 패드 각각의 형성 영역에 대응되도록 상기 제1 도전형의 반도체 기판에 형성된, 상기 제1 도전형과 반대인 다수의 제2 도전형의 웰을 구비하는 것을 특징으로 하는 반도체 집적 회로를 제공한다.

상기한 본 발명의 다른 목적을 달성하기 위하여 본 발명은,

제1 도전형의 반도체 기판을 준비하는 단계;

다수의 본딩 패드가 형성되는 영역 각각에 대응되도록 상기 제1 도전형의 반도체 기판에 상기 제1 도전형과 반대인 제2 도전형의 웰을 형성하는 단계;

상기 제1 도전형의 반도체 기판 상에 층간 절연막, 금속 배선층 및 보호막을 순차적으로 형성하는 단계; 및

상기 보호막을 식각하여 상기 금속 배선층으로 이루어진 다수의 본딩 패드를 노출시키는 단계를 구비하는 것을 특징으로 하는 반도체 집적 회로의 제조 방법을 제공한다.

본 발명은 각각의 본딩 패드들이 형성되는 영역에 대응되도록 반도체 기판 내에 상기 기판의 도전형과 반대의 도전형을 갖는 웰들을 형성한다. 이에 따라, 상기 본딩 패드들에 본딩 볼을 조립할 때 과도한 힘이 가해져서 크랙이 발생하더라도, 상기 웰과 반도체 기판과의 pn 접합에 의하여 본딩 볼로부터의 누설 전류가 기판 내로 유입되지 않으므로 본딩 볼과 기판이 쇼트되지 않는다.

이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다.

도 3은 도 1의 AA'선에 따른, 본 발명의 일 실시예에 의한 반도체 집적 회로에 있어서 본딩 패드 부위의 단면도이다.

도 3을 참조하면, 본 발명에 의한 반도체 집적 회로는 제1 도전형, 예컨대 p형의 반도체 기판(100), 상기 반도체 기판(100)에 액티브 영역과 필드 영역을 정의하기 위하여 형성된 필드 산화막(102), 상기 반도체 기판(100)의 액티브 영역에 형성된 다수의 회로 구성 소자들 (도시되지 않음), 상기 다수의 회로 구성 소자들이 형성된 기판(100) 전면에 형성된 층간 절연막(104), 상기 층간 절연막(104) 상에 형성된 다수의 본딩 패드(106), 및 상기 본딩 패드(106) 각각의 형성 영역에 대응되도록 상기 기판(100)에 형성된 다수의 제2 도전형의 웰, 예컨대 n웰을 구비한다.

상기 본딩 패드(106)에는 본딩 패드(106)와 칩 패키지를 연결하기 위하여 예컨대 금(Au)으로 이루어진 본딩 볼(110)이 땜납된다.

본 발명에 의한 반도체 집적 회로에서는 다수의 본딩 패드(106)가 형성되는 p형 반도체 기판(100) 내에 다수의 n웰(101)이 형성되어 pn 접합을 이루게 된다. 따라서, 상기 본딩 패드(106)에 본딩 볼(110)을 조립할 때 과도한 힘이 가해져서 크랙이 발생하더라도, 상기 n웰(101)과 p형 기판(100)과의 pn 접합에 의하여 본딩 볼(110)로 부터의 누설 전류가 기판(100) 내로 유입되지 않는다.

이하, 도 3을 참조하여 본 발명에 의한 트윈-웰 CMOS 구조를 갖는 반도체 집적 회로의 제조 방법을 설명하고자 한다. 본 실시예에서는 트윈-웰 CMOS 집적 회로를 예시하고 있지만, NMOS 집적 회로, 트리플-웰 CMOS 집적 회로 등에 본 발명을 적용할 수 있음은 물론이다.

먼저, 제1 도전형, 예컨대 p형 반도체 기판(100)을 준비한 후, 이온 주입 및 확산 공정을 통해 트윈-웰을 형성한다. 예를 들어, 하나의 마스크만을 사용하는 경우, 상기 p형 반도체 기판(100) 상에 질화막/산화막의 적층막을 형성한 후 n웰이 형성될 영역의 상기 적층막을 오픈시키고 제2 도전형 (n형)의 불순물, 예컨대 인(P)을 이온주입한다. 여기서, 상기 n웰이 형성될 영역은 PMOS 소자가 형성될 영역 및 본딩 패드들이 형성될 영역을 포함한다. 이어서, 열산화 공정을 수행하여 n웰 형성 영역 상에 산화막을 형성한 후, 상기 적층막을 제거하여 p웰이 형성될 영역의 기판을 노출시킨다. 다음에, 상기 n웰 영역 상의 산화막을 이온주입 마스크로 하여 p형 불순물, 예컨대 보론(B)을 이온주입한 후, 고온에서 장시간 웰 드라이브-인 공정을 수행한다. 그 결과, PMOS 소자들 및 본딩 패드들이 형성될 영역에는 n웰(101)이 형성되고, NMOS 소자들이 형성될 영역에는 p웰(도시되지 않음)이 형성된다.

이어서, 상기 기판(100)에 액티브 영역과 필드 영역을 정의하기 위한 소자 분리 공정을 수행한다. 예를 들어, 실리콘 부분 산화(LOCOS) 공정을 실시할 경우, 기판(100) 상에 스트레스 완충막으로서 패드 산화막을 형성한 후 그 위에 질화막을 증착한다. 사진 식각 공정으로 상기 질화막 및 패드 산화막을 식각하여 액티브 영역 상에만 상기 막들을 남긴다. 이어서, 상기 질화막/패드 산화막을 마스크로 이용하여 채널 저지층을 형성하기 위한 이온 주입 공정을 실시한 후, 열산화 공정을 수행하여 필드 산화막(102)을 두껍게 형성함으로써 액티브 영역과 필드 영역을 정의한다.

다음에, 상기 질화막/패드 산화막을 제거한 후, 열산화 공정을 실시하여 노출된 액티브 영역 상에 게이트 산화막(도시되지 않음)을 성장시킨다. 상기 결과물 상에 폴리실리콘을 화학 기상 증착(Chemical Vapor Deposition; CVD) 방법으로 증착한 후 상기 폴리실리콘을 예컨대 n⁺형으로 도핑시킨다. 상기 폴리실리콘은 증착 후 확산 또는 이온 주입에 의해 도핑될 수도 있고, 인-시튜(in-situ) 증착에 의해 도핑될 수도 있다. 이어서, 상기 도핑된 폴리실리콘을 사진 식각 공정으로 패터닝함으로써 게이트 전극(도시되지 않음)을 형성한다.

다음에, 상기 게이트 전극과 필드 산화막(102)을 이온 주입 마스크로 이용하여 NMOS 소자에는 제2 도전형 (n형)의 불순물, 예를 들면, 비소(As)를, PMOS 소자에는 제1 도전형 (p형)의 불순물, 예를 들면 불화 붕소(BF₂)를 이온주입함으로써 소오스/드레인 영역(도시되지 않음)을 형성한다.

이어서, 상기 결과물 상에 도우프된 산화막, 예를 들면 PSG (phosphosilicate glass)막 또는 BPSG (borophosphosilicate glass)막을 CVD 방법으로 증착하여 층간 절연막(104)을 형성한다. 상기 층간 절연막(104)은 게이트 전극과 후속 공정에서 형성될 금속 배선층 간을 절연시키는 역할을 하며, 증착된 후 고온에서 플로우됨으로써 기판 표면을 평탄화시켜 우수한 단차 도포성을 제공한다. 다음에, 사진 식각 공정으로 상기 층간 절연막(104)을 식각하여 콘택홀을 형성한다. 상기 콘택홀은 후속 공정에서 형성될 금속 배선층과 게이트 전극, 소오스/드레인 영역 및 기판과의 전기적 연결 및 웰 콘택 영역을 제공한다. 이어서, 상기 결과물 상에 금속 물질, 예컨대 알루미늄(Al)을 스퍼터링한 후 이를 사진 식각 공정으로 패터닝함으로써 금속 배선층(도시되지 않음)을 형성한다. 이어서, 수소(H₂) 또는 질소+수소 (N₂+H₂) 분위기에서 어닐링(Annealing) 공정을 수행한다.

다음에, 상기 결과물 상에 CVD PSG막 또는 플라즈마-증대 CVD 실리콘 질화막과 같은 보호막(108)을 형성한다. 상기 보호막(108)은 기판 상에 형성된 소자 구조물들이 오염되거나 스크래치되는 것을 방지하는 역할을 수행한다. 이어서, 사진 식각 공정을 통해 상기 보호막(108) 하부의 특별한 금속층 패턴들, 즉 회로의 주변부에 위치하는 본딩 패드(106)들이 노출될 때까지 상기 보호막(108)을 식각한다. 상기 본딩 패드(106)들은 전형적으로 100×100 μm 크기이며, 50∼100 μm의 간격으로 격리된다. 이어서, 상기 본딩 패드(106)들 각각에 예를 들면 금(Au)으로 이루어진 본딩 볼(110)을 땜납한 후, 그 위에 와이어(도시되지 않음)들을 본딩한다. 그 다음에, 상기 와이어들은 칩 패키지에 본딩된다. 상기 와이어들을 통해 외부로부터 상기 본딩 패드(106)들에 전원이 공급된다.

상술한 바와 같이 본 발명에 의하면, 각각의 본딩 패드들이 형성되는 영역에 대응되도록 반도체 기판 내에 상기 기판의 도전형과 반대의 도전형을 갖는 웰들을 형성한다. 이에 따라, 상기 본딩 패드들에 본딩 볼을 조립할 때 과도한 힘이 가해져서 크랙이 발생하더라도, 상기 웰과 반도체 기판과의 pn 접합에 의하여 본딩 볼로부터의 누설 전류가 기판 내로 유입되지 않으므로 본딩 볼과 기판이 쇼트되지 않는다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (7)

1. 제1 도전형의 반도체 기판(100);

   상기 제1 도전형의 반도체 기판 상에 층간 절연막(104)을 개재하여 형성되는 다수의 본딩 패드(106); 및

   상기 본딩 패드 각각의 형성 영역에 대응되도록 상기 제1 도전형의 반도체 기판에 형성된, 상기 제1 도전형과 반대인 다수의 제2 도전형의 웰(101)을 구비하는 것을 특징으로 하는 반도체 집적 회로.
2. 제1항에 있어서, 상기 제1 도전형의 반도체 기판에 액티브 영역과 필드 영역을 정의하기 위해 형성된 필드 산화막(102), 상기 제1 도전형 반도체 기판의 액티브 영역에 형성된 회로 구성 소자들, 상기 제1 도전형의 반도체 기판 상에 형성되며 상기 본딩 패드들을 노출시키는 보호막(108), 및 상기 본딩 패드 내에 조립된 본딩 볼(110)을 더 구비하는 것을 특징으로 하는 반도체 집적 회로.
3. 제1항에 있어서, 상기 제2 도전형의 웰은 제1 도전형의 액티브 소자가 형성되는 기판 영역에도 형성되어 있는 것을 특징으로 하는 반도체 집적 회로.
4. 제1 도전형의 반도체 기판을 준비하는 단계;

   다수의 본딩 패드가 형성되는 영역 각각에 대응되도록 상기 제1 도전형의 반도체 기판에 상기 제1 도전형과 반대인 제2 도전형의 웰을 형성하는 단계;

   상기 제1 도전형의 반도체 기판 상에 층간 절연막, 금속 배선층 및 보호막을 순차적으로 형성하는 단계; 및

   상기 보호막을 식각하여 상기 금속 배선층으로 이루어진 다수의 본딩 패드를 노출시키는 단계를 구비하는 것을 특징으로 하는 반도체 집적 회로의 제조 방법.
5. 제4항에 있어서, 상기 다수의 제2 도전형의 웰을 형성하는 단계는, 상기 제1 도전형의 반도체 기판 상에 마스크층을 형성하는 단계; 다수의 본딩 패드가 형성되는 영역 각각에 대응되는 기판 영역의 상기 마스크층을 오픈시키는 단계; 및 상기 제2 도전형의 불순물을 이온주입하여 제2 도전형의 웰을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 집적 회로의 제조 방법.
6. 제4항에 있어서, 상기 제2 도전형의 웰은 제1 도전형의 액티브 소자가 형성될 기판 영역에도 형성하는 것을 특징으로 하는 반도체 집적 회로의 제조 방법.
7. 제4항에 있어서, 상기 보호막을 식각하는 단계 후, 상기 다수의 본딩 패드들 각각에 본딩 볼을 조립하는 단계를 더 구비하는 것을 특징으로 하는 반도체 집적 회로의 제조 방법.