KR100280553B1 - 반도체 장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 이와 같은 반도체 장치는 반도체 기판에 정의된 접지영역과, 상기 접지영역에 대응하는 상기 기판의 바닥면을 공지된 전극연마시스템으로 전극연마하여 형성된 홀(hole)과, 상기 기판 바닥의 상면 및 상기 홀내에 형성된 메탈층을 포함한다. 상기 메탈층은 상기 기판 전면에 형성된 접지메탈라인과 연계하여(link) 접지로서 역할을 한다.
Description
본 발명은 반도체 장치에 관한 것으로, 특히 고집적(high integration) 및 고성능(high performance) 소자에 적합하도록 한 반도체 장치 및 그 제조방법에 관한 것이다.
도 1 은 종래기술에 따른 반도체 장치로서, 도 1a는 반도체 장치의 단면도이고, 도 1b는 도 1a의 등가회로도이다.
도 1a 및 도 1b 를 참조하면, p웰 및 n웰이 형성된 반도체 기판(1)은 제 1 및 제 2 트랜지스터영역(T1)(T2)으로 이루어진 활성영역과 제 1 및 제 2 필드영역(F1)(F2)으로 이루어진 필드영역으로 정의된다. 상기 제 1 트랜지스터영역(T1)은 상기 p웰에 속하고, 상기 제 2 트랜지스터영역(T2)은 상기 n웰에 속한다. 상기 제 1 및 제 2 필드영역(F1)(F2)의 기판(1)에 로코스(LOCOS:Local Of Silicon) 구조의 필드산화막(2a)(2b)이 각각 형성된다. 상기 필드영역(F1)(F2)은 상기 로코스구조의 필드산화막(2a)(2b)을 대신하여 에스티아이(STI:Shallow Trench Isolation)구조의 필드산화막(미도시)이 형성될 수 있다.
상기 제 1 및 제 2 트랜지스터영역(T1)(T2)에 대응하는 기판(1)상의 소정부분에 게이트산화막(3a)(3b)이 개재된 게이트전극(4a)(4b)이 각각 형성되고, 상기 게이트전극(4a)(4b) 양측의 상기 제 1 및 제 2 트랜지스터영역(T1)(T2)에 제 1 및 제 2 도전형의 불순물이 도핑된 불순물영역(5a)(5b)이 별도의 공정으로 각각 형성되고, 상
기 불순물영역(5a)(5b)들은 소스 및 드레인영역으로서 역할을 한다. 상기 제 1 도전형은 n형이고, 상기 제 2 도전형은 그와 반대되는 p형이다.
상기 구조 전체 표면에 상기 불순물영역(5a)(5b)에 대응하는 기판(1)의 표면을 노출시키는 복수개의 콘택홀(6a)을 가진 층간절연막(6)이 형성되고, 상기 층간절연막(6)의 상면 및 상기 콘택홀(6a)내에 1, 제 2 및 제 3 배선층패턴(7a)(7b)(7c)들이 형성된다.
동 도면에 도시된 바와 같이, 상기 제 1 배선층패턴(7a)은 GND 라인으로, 상기 제 2 배선층패턴(7b)은 Vout 라인으로, 상기 제 3 배선층패턴(7c)은 VDD라인으로, 그리고, 상기 게이트전극(4a)(4b)는 Vin 라인으로 각각 사용된다.
상기 구조의 전체표면상에 그 표면을 오염 및 스크래치(scratches)로부터 막기 위해, 상기 배선층패턴(7a)(7b)(7c)들의 일부 표면을 노출시키는 복수개의 개구부(또는 본딩패드부)(8a)를 가진 보호막패턴(8)이 형성된다. 여기서, 상기 개구부(8a)들에 의해 노출된 배선층패턴(7a)(7b)(7c)들을 본딩패드(9a)(9b)(9c)라 한다. 상기 본딩패드(9a)(9b)(9c)중 제 2 배선층(7b)에 대응하는 본딩패드(9b)는 접지(ground)에 연결된다.
상기한 바와 같은 종래 반도체 장치는 기판에 집적되는 반도체 소자의 크기가 작아지고, 그 수가 고집적화 되어감에 따라 각 소자의 전극에 연결되는 본딩패드의 수 또한 증가함으로서 그들이 기판상에 차지하는 면적이 증가하고,
전원 및 접지에 연결되는 본딩패드와 전기적으로 연결된 배선라인에서의 전압강하
가 발생하여 제조된 소자의 동작특성이 저하되는 문제점이 있었다.
따라서, 본 발명의 목적은 상기와 같은 문제점을 해결하기 위해 기판 전면에 접지라인으로서 역할을 하는 배선층과 연계하는 메탈층을 동 기판의 바닥면에 형성함으로서 접지라인에서의 전압강하를 방지하여 소자의 동작특성을 안정시키는 반도체 장치 및 그 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 장치는 트랜지스터영역 및 접지영역으로 이루어진 활성영역과 필드영역이 정의된 반도체 기판과; 상기 필드영역의 기판에 필드산화막과; 상기 트랜지스터영역에 대응하는 기판상의 소정부분에 게이트산화막을 개재시켜 형성된 게이트전극과; 상기 게이트전극 양측의 상기 각 트랜지스터영역에 제 1 및 제 2 도전형의 불순물이 각각 도핑되어 형성된 불순물영역과; 상기 불순물영역과 접지영역에 대응하는 기판의 표면이 노출되도록 상기 구조의 전체표면에 형성된 복수개의 콘택홀을 가진 층간절연막과; 상기 층간절연막의 상면 및 상기 콘택홀내에 형성된 1, 제 2 및 제 3 배선층패턴과; 상기 배선층패턴에 각각 대응하는 본딩패드를 형성하기 위해 상기 구조의 전체표면상에 형성된 복수개의 개구부를 가진 보호막패턴과; 상기 접지영역에 대응하는 상기 기판의 바닥면에 형성된 홀과; 상기 기판의 바닥의 상면 및 상기 홀내에 메탈층으로 구성된 것을 특징으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 장치의 제조방법은 트랜지스터영역 및 접지영역으로 이루어진 활성영역과 필드영역이 정의된 반도체 기판
을 준비하는 공정과; 상기 필드영역에 필드산화막을 각각 형성하는 공정과; 상기 트랜지스터영역에 대응하는 상기 기판의 표면에 게이트산화막을 개재시켜 게이트전극을 각각 형성하는 공정과; 상기 트랜지스터영역의 게이트전극 양측에 제 1 및 제 2 도전형의 불순물영역을 각기 별도의 공정으로 각각 형성하는 공정과; 상기 접지영역에 제 2 도전형의 이온확산층을 각각 형성하는 공정과; 상기 구조의 전체표면에 상기 불순물영역과 이온확산층에 대응하는 기판의 표면을 노출시키는 복수개의 콘택홀을 가진 상기 층간절연막을 형성하는 공정과; 상기 층간절연막의 상면 및 콘택홀내에 배선층을 증착하고, 상기 배선층을 식각하여 제 1, 제 2 및 제 3 배선층패턴들을 형성하는 공정과; 상기 구조의 전체표면상에 보호막(미도시)을 증착하고, 상기 배선층패턴에 각각 대응하는 본딩패드가 형성되도록 상기 보호막을 식각하여 복수개의 개구부를 가진 보호막패턴을 형성하는 공정과; 상기 접지영역에 대응하는 상기 기판의 바닥면에 전극연마시스템을 이용한 전극연마법으로 홀을 형성하는 공정과; 상기 기판의 바닥의 상면 및 상기 홀내에 메탈층을 형성하는 공정을 이루어진 것을 특징으로 한다.
도 1 은 종래기술에 따른 반도체 장치로서, 도 1a는 반도체 장치의 단면도이고, 도 1b는 도 1a의 등가회로도이다.
도 2 는 본 발명에 따른 반도체 장치로서, 도 2a는 반도체 장치의 단면도이고, 도 2b는 도 2a의 등가회로도이다.
도 3a 내지 도 3e는 도 2 에 도시된 반도체 장치의 제조공정단면도.
도 4 는 전극연마시스템의 구성을 보여주는 개략도.
*도면의주요부분에대한부호설명*
10: 반도체 기판T11,T12: 활성영역
G11: 접지영역F11,F12: 필드영역
11:패드산화막12: 마스크층(mask layer)
21,22: 필드산화막31,32: 게이트산화막
41,42: 게이트전극51,52: 불순물영역
61: 이온확산층70: 층간절연막
71: 콘택홀(contact hole)81,82,83: 배선층패턴
91:보호막패턴92: 개구부(opening)
93: 본딩패드(bonding pad)100 :홀(hole)
101 :메탈층(metal layer)
도 2 는 본 발명에 따른 반도체 장치로서, 도 2a는 반도체 장치의 단면도이고, 도 2b는 도 2a의 등가회로도이다.
도 2a 및 도 2b를 참조하면, 제 1 및 제 2 트랜지스터영역(T11)(T12)으로 이루어진 활성영역, 접지영역(G11) 및 필드영역(F11)(F12)이 정의된 반도체 기판(10)내에 p웰 및 n웰이 공지된 이온주입법을 통해 각기 별도의 공정단계로 각각 형성되고, 상
기 필드영역(F11)(F12)의 기판(10)에 로코스(LOCOS:Local Of Silicon) 구조의 필드산화막(21)(22)이 각각 형성되고, 상기 제 및 제 2 트랜지스터영역(T11)(T12)은 상기 p웰 및 n웰에 각각 속하며, 상기 접지영역(G11)은 필드영역(F11)과 필드영역(F12)사이에 정의된다. 상기 필드영역(F11)(F12)은 상기 로코스구조의 필드산화막(21)(22)을 대신하여 에스티아이(STI:Shallow Trench Isolation)구조의 필드산화막(미도시)이 형성될 수 있다. 나중에, 상기 제 1 트랜지스터영역(T11)에는 NMOS 트랜지스터가, 상기 제 2 트랜지스터영역(T12)에는 PMOS 트랜지스터가 각각 형성될 것이다.
상기 제 1 및 제 2 트랜지스터영역(T11)(T12)에 대응하는 기판(10)상의 소정부분에 게이트산화막(31)(32)이 개재된 게이트전극(41)(42)이 각각 형성되고, 상기 게이트전극(41) 양측의 상기 제 1 트랜지스터영역(T11)에 제 1 도전형의 불순물이 도핑된 불순물영역(51)이 형성되고, 상기 게이트전극(42) 양측의 상기 제 2 트랜지스터영역(T12)에 제 2 도전형의 불순물이 각각 도핑된 불순물영역(52)이 형성된다. 상기 불순물영역(51)(52)들은 소스 및 드레인영역으로서 각각 역할을 한다. 상기 제 1 도전형은 n형이고, 상기 제 2 도전형은 p형이다.
상기 구조 전체 표면에 상기 불순물영역(51)(52)과 상기 접지영역(G11)에 대응하는 상기 기판(10)의 표면을 노출시키는 복수개의 콘택홀(71)을 가진 층간절연막(70)이 형성되고, 상기 층간절연막(70)의 상면 및 상기 콘택홀(71)내에 1, 제 2 및 제 3 배선층패턴(81)(82)(83)들이 형성된다. 상기 층간절연막(70)은 SOG(spin on glass), BPSG(boron phosphorous silicate glss) 및 PE-TEOS(plasma enhanced
tetra-ethyl-orthosilicate) 등으로 구성된다.
동 도면에 도시된 바와 같이, 상기 제 1 배선층패턴(81)은 Vout 라인으로, 상기 제 2 배선층패턴은 GND 라인으로, 상기 제 3 배선층패턴(83)은 VDD라인으로 각각 사용되고, 상기 게이트전극(41)(42)은 Vin 라인으로 사용된다. 특히, 상기 접지영역(G11)은 상기 접지메탈라인인 제 2 배선층패턴(82)에 연결된다.
상기 구조의 전체표면상에 그 표면을 오염 및 스크래치(scratches)로부터 막기 위해, 상기 배선층패턴(81)(82)(83)들의 일부 표면을 노출시키는 복수개의 개구부(또는 본딩패드부)(92)를 가진 보호막패턴(91)이 형성된다. 상기 보호막패턴(91)은 PSG(phosphosilica glass), 실리콘산화물 및 실리콘질화물 또는 이들의 조합으로 구성되고, 상기 개구부(92)에 의해 노출된 배선층패턴(81)(82)(83)의 부분을 본딩패드(93)(94)(95)라 하고, 그 중 본딩패드(94)는 접지로서 역할을 한다.
그리고, 상기 접지영역(G11)에 대응하는 상기 기판(10)의 바닥면에 전극연마시스템을 이용한 전극연마법에 의해 홀(100)이 형성되며, 상기 기판(10)의 바닥의 상면 및 상기 홀(100)내에 메탈층(101)이 형성된다. 상기 메탈층(101)은 상기 제 2 배선층(82)과 전기적으로 연결되고, 그와 마찬가지로 GND 라인으로서 역할을 한다.
도 3a 내지 도 3e 는 도 2 에 도시된 반도체 장치의 제조공정단면도이다.
도 3a 를 참조하면, 그 내부에 p웰 및 n웰을 가지는 반도체 기판(10)상에 열산화방법에 의해 100∼200Å 정도 두께의 패드산화막(11)을 형성하고, 이 패드산화막(11)상에 화학기상증착방법으로 질화실리콘을 1000∼2000Å 정도 두께로 증착하여 마스
크층(12)을 형성한다. 상기 마스크층(12) 및 패드산화막(11)을 상기 기판(10)의 일부표면이 노출되도록 사진식각방법으로 패터닝하여 제 1 및 제 2 트랜지스터영역(T11)(T12)으로 이루어진 활성영역, 접지영역(G11) 및 필드영역(F11)(F12)을 각각 정의한다.
상기 p웰 및 n웰은 공지된 이온주입법을 통한 각기 별도의 공정단계로 각각 형성된다. 여기서, 이들의 형성공정에 대해서는 도시하지 않는다. 상기 제 1 및 제 2 트랜지스터영역(T11)(T12)은 상기 p웰 및 n웰에 각각 속한다. 상기 필드영역(F11)(F12)은 상기 로코스구조의 필드산화막(21)(22) 뿐만 아니라 에스티아이(STI:Shallow Trench Isolation)구조의 필드산화막(미도시)이 각각 형성된다.
도 3b 를 참조하면, 상기 마스크층(12) 및 패드산화막(11)을 제거한 후, 상기 제 1 및 제 2 트랜지스터영역(T11)(T12)에 대응하는 상기 기판(10)의 표면에 열산화방법으로 40∼100Å 정도 두께의 게이트산화막(31)(32)을 각각 형성한다. 그리고, 상기 필드영역(F11)(F12) 및 게이트산화막(31)(32)상에 불순물이 도핑된 비정실리콘 또는 다결정실리콘(미도시)을 화학기상증착방법으로 증착하고, 상기 실리콘이 상기 트랜지스터영역(T11)(T12)의 소정부분에만 잔류하도록 사진식각방법으로 패터닝하여 게이트전극을(41)(42) 각각 형성한다.
또한, 상기 트랜지스터영역(T11)(T12)의 게이트전극(41)(42) 양측에 제 1 및 제 2 도전형의 불순물이 도핑된 소스 및 드레인영역으로 이용되는 불순물영역(51)(52)을 각기 별도의 공정으로 각각 형성하고, 상기 접지영역(G11)에 제 1 도전형의 불순물이 도핑된 이온확산층(61)을 형성한다. 상기 제 1 도전형은 n형이고, 상기 제 2
도전형은 p형이다.
상기 불순물영역(51)은 상기 접지영역(G11) 및 제 2 트랜지스터영역(T12) 의 기판(10)상에 제 1 포토레지스트패턴(미도시)을 형성한 후, 상기 제 1 포토레지스패턴을 마스크로 하여 제 1 도전형의 불순물을 상기 트랜지스터영역(T12)에 이온주입함으로서 형성되고, 상기 불순물영역(52) 및 상기 이온확산층(61)은 상기 불순물영역(51)을 형성하기 위한 상기 제 1 포토레지스트패턴을 제거하고, 다시 상기 제 1 트랜지스터영역(T11)의 기판(10)상에 제 2 포토레지스트패턴(미도시)을 형성한 후, 상기 접지영역(G11) 및 제 2 트랜지스터영역(T12)에 제 2 도전형의 불순물을 이온주입함으로서 형성된다. 그 다음, 마스크로 사용된 상기 제 2 포토레지스트패턴을 제거한다.
도 3c 를 참조하면, 상기 구조의 전체표면에 상기 불순물영역(51)(52)과 이온확산층(61)에 대응하는 기판(10)의 표면을 노출시키는 복수개의 콘택홀(71)을 가진 상기 층간절연막(70)을 형성하고, 상기 층간절연막(70)의 상면 및 콘택홀(71)내에 배선층(미도시)을 증착하고, 메탈리제이션 마스크(metallization mask)를 이용하여 상기 배선층을 식각하여 제 1, 제 2 및 제 3 배선층패턴(81)(82)(83)들을 형성한다. 상기 층간절연막(70)은 SOG, BPSG 및 PE-TEOS 등으로 구성된다.
여기서, 도 2b와 마찬가지로, 동 도면에 도시된 바와 같이, 상기 제 1 배선층패턴(81)은 Vout 라인으로, 상기 제 2 배선층패턴은 GND 라인으로, 상기 제 3 배선층패턴(83)은 VDD라인으로, 상기 게이트전극(41)(42)은 Vin 라인으로 각각
사용된다. 특히, 상기 접지영역(G11)의 이온확산층(61)은 상기 제 2 배선층패턴(82)에 연결된다.
도 3d 를 참조하면, 상기 구조의 전체표면상에 보호막(미도시)이 증착되고, 식각마스크를 사용하여 상기 보호막을 식각하여 상기 배선층패턴(81)(82)(83)들의 일부 표면을 노출시키는 복수개의 개구부(또는 본딩패드부)(92)를 가진 보호막패턴(91)이 형성된다.
상기 보호막패턴(91)은 상기 전체표면을 오염 및 스크래치(scratches)로부터 막기 위해 형성되고, 상기 보호막패턴(91)은 PSG, 실리콘산화물 및 실리콘질화물 또는 이들의 조합으로 구성되고, 상기 개구부(92)에 의해 노출된 배선층패턴(81)(82)(83)의 일부를 본딩패드(93)(94)(95)라 하고, 그 중 본딩패드(94)는 접지로서 역할을 한다.
마지막으로, 도 3e 를 참조하면, 상기 접지영역(G11)에 대응하는 상기 기판(10)의 바닥면에 전극연마시스템을 이용한 전극연마법으로 홀(100)을 형성하고, 상기 기판(10)의 바닥의 상면 및 상기 홀(100)내에 메탈층(101)을 형성한다.
상기 메탈층(101)은 상기 제 2 배선층(82)과 전기적으로 연결되고, 그와 마찬가지로 GND 라인으로서 역할을 한다.
상기 전극연마시스템은, 도 4 를 참조하면, 상기 전극연마시스템은 반응튜브(reaction tube), 에칭용액(etching solution), 전극(electrode), 전류원(constant current source), 그리고 상기 기판(10)으로 구성되고, 상기 실리콘에칭용액이 상기 반응튜브 및 상기 기판(10)에 의해 제한된 공간내에 담겨지고,
상기 기판(10)의 바닥이 상기 공간내부를 향하도록 상기 반응튜브의 일단에 부착되고, 상기 전류원이 상기 기판(10)의 메탈층(제 1 배선층) 및 상기 전극에 연결된다.
이를 이용한 상기 홀의 형성은 상기 접지메탈라인(제 1 배선층)을 통해 기판(10) 전면에서 전류를 공급하면, 실리콘에칭용액에 노출된 접지영역에 대응하는 기판(10)의 바닥면이 다공성의 실리콘으로 만들어지고, 상기 다공성의 영역을 자기정합으로 선택적 식각함으로서 이루어진다.
상기 전극연마시스템(electropolishing system)을 이용한 전극연마법으로 실리콘기판의 바닥면에 홀을 형성하는 기술은 본 발명의 양수인(assignee)에 양도된 미국특허번호 5,565,084에 상세히 개시되어 있다.
상기한 바와 같은 본 발명에 따른 반도체 장치 및 그 제조방법은
첫번째, 기판 전면에 접지라인으로서 역할을 하는 배선층과 연계하는 메탈층을 동 기판의 바닥면에 형성함으로서 접지라인에서의 전압강하를 방지하여 소자의 동작특성을 안정시키고,
두번째, 소자의 고집적화에 따른 본딩패드의 증가를 억제함으로서, 본딩패드가 기판상에서 차지하는 면적을 억제하고,
세번째, 외부와의 전기적 연결을 위해 본딩패드에 본딩되는 와이어의 수가 감소함으로서, 패키지의의 면적이 줄어드는 효과가 있다.
Claims (7)
- 트랜지스터영역(T11)(T12) 및 접지영역(G11)으로 이루어진 활성영역과 필드영역(F11)(F12)이 정의된 반도체 기판(10)과;상기 필드영역(F11)(F12)의 기판(10)에 필드산화막(21)(22)과;상기 트랜지스터영역(T11)(T12)에 대응하는 기판(10)상의 소정부분에 게이트산화막(31)(32)을 개재시켜 형성된 게이트전극(41)(42)과;상기 게이트전극(41)(42) 양측의 상기 각 트랜지스터영역(T11)(T12)에 제 1 및 제 2 도전형의 불순물이 각각 도핑되어 형성된 불순물영역(51)(52)과;상기 불순물영역(51)(52)과 접지영역(G11)에 대응하는 기판(10)의 표면이 노출되도록 상기 구조의 전체표면에 형성된 복수개의 콘택홀(71)을 가진 층간절연막(70)과;상기 층간절연막(70)의 상면 및 상기 콘택홀(71)내에 형성된 제 1, 제 2 및 제 3 배선층패턴(81)(82)(83)과;상기 배선층패턴(81)(82)(83)에 각각 대응하는 본딩패드(93)(94)(95)를 형성하기 위해 상기 구조의 전체표면상에 형성된 복수개의 개구부(92)를 가진 보호막패턴(91)과;상기 접지영역(G11)에 대응하는 상기 기판(10)의 바닥면에 형성된 홀(100)과;상기 기판(10)의 바닥의 상면 및 상기 홀(100)내에 메탈층(101)으로 구성된 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서, 상기 제 1 배선층패턴(81)은 Vout 라인으로, 상기 제 2 배선층패턴은 GND 라인으로, 상기 제 3 배선층패턴(83)은 VDD라인으로 각각 역할을 하는 것을 특징으로 하는 반도체 장치.
- 제 2 항에 있어서, 상기 제 2 배선층패턴(82)은 상기 각 불순물영역(51)(52) 중 적어도 하나 이상에 연결된 것을 특징으로 하는 반도체 장치.
- 제 2 항에 있어서, 상기 제 2 배선층패턴(82)은 상기 접지영역(G11)의 이온확산층(61)에 연결된 것을 특징으로 하는 반도체 장치.
- 제 2 항에 있어서, 상기 제 2 배선층패턴(82)에 대응하는 본딩패드(94)는 접지(ground)에 연결된 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서, 상기 메탈층(101)은 상기 제 1 배선층(81)과 연계하여 GND 라인으로서 역할을 하는 것을 특징으로 하는 반도체 장치.
- 트랜지스터영역(T11)(T12) 및 접지영역(G11)으로 이루어진 활성영역과 필드영역(F11)(F12)이 정의된 반도체 기판(10)을 준비하는 공정과;상기 필드영역(F11)(F12)에 필드산화막(21)(22) 각각 형성하는 공정과;상기 트랜지스터영역(T11)(T12)에 대응하는 상기 기판(10)의 표면에 게이트산화막(31)(32)을 개재시켜 게이트전극을(41)(42) 각각 형성하는 공정과;상기 트랜지스터영역(T11)(T12)의 게이트전극(41)(42) 양측에 제 1 및 제 2 도전형의 불순물영역(51)(52)을 각기 별도의 공정으로 각각 형성하는 공정과;상기 접지영역(G11)에 제 2 도전형의 이온확산층(61)을 각각 형성하는 공정과;상기 구조의 전체표면에 상기 불순물영역(51)(52)과 이온확산층(61)(62)에 대응하는 기판(10)의 표면을 노출시키는 복수개의 콘택홀(71)을 가진 상기 층간절연막(70)을 형성하는 공정과;상기 층간절연막(70)의 상면 및 콘택홀(71)내에 배선층(미도시)을 증착하고, 상기 배선층을 식각하여 제 1, 제 2 및 제 3 배선층패턴(81)(82)(83)들을 형성하는 공정과;상기 구조의 전체표면상에 보호막(미도시)을 증착하고, 본딩패드(93)(94)(95)가 형성되도록 상기 보호막을 식각하여 복수개의 개구부(또는 본딩패드부)(92)를 가진 보호막패턴(91)을 형성하는 공정과;상기 접지영역(G11)에 대응하는 상기 기판(10)의 바닥면에 전극연마시스템을 이용한 전극연마법으로 홀(100)을 형성하는 공정과;상기 기판(10)의 바닥의 상면 및 상기 홀(100)내에 메탈층(101)을 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체 장치의 제조방법.
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