JP2002299462A - 半導体装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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Abstract
(57)【要約】
【課題】 キャパシタを備える半導体装置において、高
速動作制御・記憶容量増大化・ＩＣ回路性能安定化等の
要求に応える半導体装置を提供する。 【解決手段】 半導体基板中に直かに埋設されて形成さ
れる埋込型キャパシタを備える半導体装置であって、平
板状の半導体基板１０内に、立体形状で基板面で開口す
るキャビティー１１を配置形成し、このキャビティー１
１に基板埋設型のキャパシタ構造を具備させてキャパシ
タ部Ａとし、このキャパシタ部Ａを含む半導体基体101
を具備する半導体装置とした。
速動作制御・記憶容量増大化・ＩＣ回路性能安定化等の
要求に応える半導体装置を提供する。 【解決手段】 半導体基板中に直かに埋設されて形成さ
れる埋込型キャパシタを備える半導体装置であって、平
板状の半導体基板１０内に、立体形状で基板面で開口す
るキャビティー１１を配置形成し、このキャビティー１
１に基板埋設型のキャパシタ構造を具備させてキャパシ
タ部Ａとし、このキャパシタ部Ａを含む半導体基体101
を具備する半導体装置とした。
Description
【０００１】
【発明の属する技術分野】本発明は、コンピュータ等電
子装置におけるＤＳＰ(デジタル信号処理専用マイクロ
プロセッサー)・ＣＰＵ(中央演算処理装置)・記憶装置
・メモリなどに採用されている半導体装置に係り、より
詳細には、シリコン等の半導体基板に埋め込まれている
キャパシタを備える半導体装置に関する。
子装置におけるＤＳＰ(デジタル信号処理専用マイクロ
プロセッサー)・ＣＰＵ(中央演算処理装置)・記憶装置
・メモリなどに採用されている半導体装置に係り、より
詳細には、シリコン等の半導体基板に埋め込まれている
キャパシタを備える半導体装置に関する。
【０００２】
【従来の技術】近年技術の発展により、音楽の配信・ア
ニメーション・純正カラーの動画等の関係する技術では
新規コンテンツの移送を伴なっていて、それらに関する
有用な電子デバイスの開発が進んできている。そして、
この分野における移送／マルチメデアに関連するデバイ
スの技術革新が様々になされつつある。集積回路設計や
デバイスの技術に関するものとしては、例えばＤＳＰ(D
igitalSignal Processor デジタル信号処理装置)、ＭＰ
Ｕ(Micro Processor Unit超小型演算処理装置)、メモリ
装置(ROM,RAM等)などが重要であり、これらの装置は今
後ますますの高速度制御と高記憶容量確保と性能安定化
等の性能を具備して設計されることが望まれている。
ニメーション・純正カラーの動画等の関係する技術では
新規コンテンツの移送を伴なっていて、それらに関する
有用な電子デバイスの開発が進んできている。そして、
この分野における移送／マルチメデアに関連するデバイ
スの技術革新が様々になされつつある。集積回路設計や
デバイスの技術に関するものとしては、例えばＤＳＰ(D
igitalSignal Processor デジタル信号処理装置)、ＭＰ
Ｕ(Micro Processor Unit超小型演算処理装置)、メモリ
装置(ROM,RAM等)などが重要であり、これらの装置は今
後ますますの高速度制御と高記憶容量確保と性能安定化
等の性能を具備して設計されることが望まれている。
【０００３】従来のＩＣチップ等の半導体装置では、高
速動作の機能を達成せんがために、チップキャパシタ
(デカップリングキャパシタ)などの適当なコンポーネン
トを、インターポーザーに直接外付けして配置構成する
ことにより対応しようとしていた。また、半導体装置内
部の構造に関しては、回路を形成するパターンニング材
料を、従来のアルミではなく、新たに銅を用いる新規技
術を試みられてもいた。しかしながら、これら従来の半
導体装置では、要求されているデバイスの高速動作制
御、高記憶容量確保、集積回路性能安定化等に十分に応
えることのできるものではなかった。
速動作の機能を達成せんがために、チップキャパシタ
(デカップリングキャパシタ)などの適当なコンポーネン
トを、インターポーザーに直接外付けして配置構成する
ことにより対応しようとしていた。また、半導体装置内
部の構造に関しては、回路を形成するパターンニング材
料を、従来のアルミではなく、新たに銅を用いる新規技
術を試みられてもいた。しかしながら、これら従来の半
導体装置では、要求されているデバイスの高速動作制
御、高記憶容量確保、集積回路性能安定化等に十分に応
えることのできるものではなかった。
【０００４】ＩＣチップ等の半導体装置においては、そ
の表面周辺部に配置されたボンディングパッド(外部電
極引出し用パッド)と、リードフレーム側のリード電極
とをひとつずつ金線等のワイヤにより接続するワイヤボ
ンディング方式を行っている。この他にも、細線(ワイ
ヤ)を用いずに接合するワイヤレスボンディング方式が
あり、この中では、ハンダやバンプ等を用いるフリップ
チップ方式と、バンプテープ等を用いるＴＡＢ方式とが
よく利用されている。図７は、従来の半導体装置の一例
としてＤＲＡＭ装置やＤＳＰ装置(６０)を示した外観概
略図である。矢印(→)６２は信号線を示し、チップキャ
パシタ（デカップリングキャパシタ）６３などと外付け
で接続されている。また、装置６０の周辺部より外部に
向けて配置されているのはボンディング用のワイヤ６１
であり、ここでは多数個配列されていて外部と接続され
ている。
の表面周辺部に配置されたボンディングパッド(外部電
極引出し用パッド)と、リードフレーム側のリード電極
とをひとつずつ金線等のワイヤにより接続するワイヤボ
ンディング方式を行っている。この他にも、細線(ワイ
ヤ)を用いずに接合するワイヤレスボンディング方式が
あり、この中では、ハンダやバンプ等を用いるフリップ
チップ方式と、バンプテープ等を用いるＴＡＢ方式とが
よく利用されている。図７は、従来の半導体装置の一例
としてＤＲＡＭ装置やＤＳＰ装置(６０)を示した外観概
略図である。矢印(→)６２は信号線を示し、チップキャ
パシタ（デカップリングキャパシタ）６３などと外付け
で接続されている。また、装置６０の周辺部より外部に
向けて配置されているのはボンディング用のワイヤ６１
であり、ここでは多数個配列されていて外部と接続され
ている。
【０００５】本発明は、上述した従来の半導体装置の問
題点に鑑みなされたもので、従来の半導体装置の構造と
製造方法とに大きな改良を施したものである。本発明
は、これら半導体デバイスのキーポイントとなる技術で
あって、シリコンやガリウムヒ素等の材料からなる半導
体基板（ウエハー）中に直かに埋設されて形成される埋
込型キャパシタを備える半導体装置にかかり、さらに本
発明は、とりわけ有用なインターコネクション技術を含
んでいて、半導体基体またはベア・ダイ(露出チップ体)
に多重の層からなる積層状モジュール(構成要素)が形成
される半導体装置にも関するものであって、シリコンや
GaAs等の材料からなる半導体装置の高精密積層構造や組
立製造工程に高度の適合ができ、今後のデバイスの高速
動作制御・高記憶容量確保・集積回路性能安定化等の要
求に十分応えることのできる半導体装置を提供すること
を目的とする。
題点に鑑みなされたもので、従来の半導体装置の構造と
製造方法とに大きな改良を施したものである。本発明
は、これら半導体デバイスのキーポイントとなる技術で
あって、シリコンやガリウムヒ素等の材料からなる半導
体基板（ウエハー）中に直かに埋設されて形成される埋
込型キャパシタを備える半導体装置にかかり、さらに本
発明は、とりわけ有用なインターコネクション技術を含
んでいて、半導体基体またはベア・ダイ(露出チップ体)
に多重の層からなる積層状モジュール(構成要素)が形成
される半導体装置にも関するものであって、シリコンや
GaAs等の材料からなる半導体装置の高精密積層構造や組
立製造工程に高度の適合ができ、今後のデバイスの高速
動作制御・高記憶容量確保・集積回路性能安定化等の要
求に十分応えることのできる半導体装置を提供すること
を目的とする。
【０００６】
【課題を解決するための手段】上述の課題を解決するた
めに、本発明による半導体装置は次のような手段を用い
る。なお、付した符号は図面のそれに一致している。 （１）平板状の半導体基板１０内に、立体形状のキャビ
ティー１１を配置形成し、このキャビティー１１に直か
に埋設されて形成される基板埋設型のキャパシタ構造を
具備させてキャパシタ部Ａとし、このキャパシタ部Ａを
含む半導体基体(101〜103)を具備して構成される半導体
装置とした。 （２）(１)の半導体装置において、キャパシタ部Ａは、
基板１０面(デバイス表面)上で開口(開放)する側からそ
の内部または裏面側に到って形成されたキャビティー１
１によるキャパシタ構造を具備して構成される。 （３）(１)または(２)の半導体装置において、キャビテ
ィー１１はプラズマ等のエッチングにより形成され構成
される。
めに、本発明による半導体装置は次のような手段を用い
る。なお、付した符号は図面のそれに一致している。 （１）平板状の半導体基板１０内に、立体形状のキャビ
ティー１１を配置形成し、このキャビティー１１に直か
に埋設されて形成される基板埋設型のキャパシタ構造を
具備させてキャパシタ部Ａとし、このキャパシタ部Ａを
含む半導体基体(101〜103)を具備して構成される半導体
装置とした。 （２）(１)の半導体装置において、キャパシタ部Ａは、
基板１０面(デバイス表面)上で開口(開放)する側からそ
の内部または裏面側に到って形成されたキャビティー１
１によるキャパシタ構造を具備して構成される。 （３）(１)または(２)の半導体装置において、キャビテ
ィー１１はプラズマ等のエッチングにより形成され構成
される。
【０００７】（４）(１)〜(３)の半導体装置において、
半導体基板１０表面(デバイス表面)およびキャビティー
１１の内面には、パッシベーションによりシリコン酸化
膜等の絶縁物層１２が形成され構成される。 （５）(１)〜(４)の半導体装置において、キャパシタ部
Ａは、基体１０表面側(デバイス表面)から裏面側にいた
り基板内１０を貫通するスルー基板形キャビティーによ
るキャパシタ構造を具備して構成される。
半導体基板１０表面(デバイス表面)およびキャビティー
１１の内面には、パッシベーションによりシリコン酸化
膜等の絶縁物層１２が形成され構成される。 （５）(１)〜(４)の半導体装置において、キャパシタ部
Ａは、基体１０表面側(デバイス表面)から裏面側にいた
り基板内１０を貫通するスルー基板形キャビティーによ
るキャパシタ構造を具備して構成される。
【０００８】（６）(１)〜(５)の半導体装置において、
キャビティー１１は略円錐台形状で基体表面(デバイス
表面)で開口する構造を具備して構成される。 （７）(１)〜(６)の半導体装置において、キャビティー
部Ａの内面には、ＣＶＤ、スパッタリング、電気的デポ
ジション、スピンコートまたはペイント等による薄膜形
成方法により第１電極層１３・誘電層１４・第２電極層
１５の積層構造を形成してキャパシタ構造が構成され
る。また、キャビティー１１の誘電層１４の上位層の凹
部には、例えばポリイミド等またはメタル等の封止材料
１６を充填させて構成されるとよい。
キャビティー１１は略円錐台形状で基体表面(デバイス
表面)で開口する構造を具備して構成される。 （７）(１)〜(６)の半導体装置において、キャビティー
部Ａの内面には、ＣＶＤ、スパッタリング、電気的デポ
ジション、スピンコートまたはペイント等による薄膜形
成方法により第１電極層１３・誘電層１４・第２電極層
１５の積層構造を形成してキャパシタ構造が構成され
る。また、キャビティー１１の誘電層１４の上位層の凹
部には、例えばポリイミド等またはメタル等の封止材料
１６を充填させて構成されるとよい。
【０００９】（８）(７)の半導体装置において、表側の
層にある誘電体膜(誘電層)にトリミングを施して形成さ
れる。このトリミングとは、レーザー等の手段を用いて
誘電体膜(誘電層)の大きさや容量を調整することであ
り、これによりキャパシタンスの適正値のコントロール
も可能になる。 （９）(１)〜(８)の半導体装置において、半導体基板１
０のキャビティー１１がある基板１０裏面側の基板面を
エッチング手段等によって取り除き、電極層１３'を露
出させるように形成して構成される。
層にある誘電体膜(誘電層)にトリミングを施して形成さ
れる。このトリミングとは、レーザー等の手段を用いて
誘電体膜(誘電層)の大きさや容量を調整することであ
り、これによりキャパシタンスの適正値のコントロール
も可能になる。 （９）(１)〜(８)の半導体装置において、半導体基板１
０のキャビティー１１がある基板１０裏面側の基板面を
エッチング手段等によって取り除き、電極層１３'を露
出させるように形成して構成される。
【００１０】（１０）(１)〜(９)の半導体装置におい
て、キャパシタ部Ａは、電源、ＧＮＤ、信号線と接続さ
れるよう配置され構成される。 （１１）(１)〜(９)の半導体装置において、キャパシタ
部Ａはクロックラインと接続されるよう配置され構成さ
れる。 （１２）(１)〜(９)の半導体装置において、キャパシタ
部Ａは、基板に連結する入出力パッドの直下または周辺
に配置され構成される。
て、キャパシタ部Ａは、電源、ＧＮＤ、信号線と接続さ
れるよう配置され構成される。 （１１）(１)〜(９)の半導体装置において、キャパシタ
部Ａはクロックラインと接続されるよう配置され構成さ
れる。 （１２）(１)〜(９)の半導体装置において、キャパシタ
部Ａは、基板に連結する入出力パッドの直下または周辺
に配置され構成される。
【００１１】（１３）(１)〜(１２)の半導体装置におい
て、これら半導体装置は複数の半導体基体(110,111)を
積層状に重ねて配置する積層モジュール構造を具備し、
半導体基体(110,111)の間にはボール体(120,121)を配置
して構成される。 （１４）(１３)の半導体装置において、ボール体(120,1
21)は弾性を有し、前記半導体基体(110,111)間における
クッション構造を形成する。 （１５）(１３)の半導体装置において、前記ボール体(1
20,121)は導電性を有し、前記半導体基体のキャパシタ
間における導電構造を形成する。
て、これら半導体装置は複数の半導体基体(110,111)を
積層状に重ねて配置する積層モジュール構造を具備し、
半導体基体(110,111)の間にはボール体(120,121)を配置
して構成される。 （１４）(１３)の半導体装置において、ボール体(120,1
21)は弾性を有し、前記半導体基体(110,111)間における
クッション構造を形成する。 （１５）(１３)の半導体装置において、前記ボール体(1
20,121)は導電性を有し、前記半導体基体のキャパシタ
間における導電構造を形成する。
【００１２】
【発明の実施の形態】以下、添付図面を参照して本発明
による半導体装置の実施の形態を詳細に説明する。図１
は本発明による半導体装置を構成する半導体基体(101,1
02,103)の断面による構成図である。ここで図１(ａ)で
は、キャビティー１１が基板１０の表面に形成されてお
り、そのキャビティー１１の底部は基板１０の内部に存
在している構造である。また図１(ｂ)は、基板１０の裏
面(底面)側からエッチング等の手段を施すことにより、
基板材料が取り除かれて薄厚化され、キャビティー１１
の裏面(底部)から第１電極層(第１金属層)を露出させた
構造を示している。さらに図１(ｃ)は、キャビティーは
断面略Ｕ字形で、第１電極層(第１金属層)には電極(α
１とα２)を、第２電極層(第２金属層)には電極(β１)
を、配設したキャパシタ構造を示す。
による半導体装置の実施の形態を詳細に説明する。図１
は本発明による半導体装置を構成する半導体基体(101,1
02,103)の断面による構成図である。ここで図１(ａ)で
は、キャビティー１１が基板１０の表面に形成されてお
り、そのキャビティー１１の底部は基板１０の内部に存
在している構造である。また図１(ｂ)は、基板１０の裏
面(底面)側からエッチング等の手段を施すことにより、
基板材料が取り除かれて薄厚化され、キャビティー１１
の裏面(底部)から第１電極層(第１金属層)を露出させた
構造を示している。さらに図１(ｃ)は、キャビティーは
断面略Ｕ字形で、第１電極層(第１金属層)には電極(α
１とα２)を、第２電極層(第２金属層)には電極(β１)
を、配設したキャパシタ構造を示す。
【００１３】半導体基板１０内に形成されるキャビティ
ー１１は立体形状をなしている。立体形状の一例として
は図に示すような円錐台形状が挙げられるが、必ずしも
この形状である必要はない。具体的には、逆円錐台形、
筒形、皿形、鍋形、丼(どんぶり)形、壷形、すり鉢形な
どの種々の立体形状を想定することができる。また、こ
れら立体形状の横の断面形状としては、円形、楕円形、
多角形、任意非対称形などの様々なものを用いればよ
い。
ー１１は立体形状をなしている。立体形状の一例として
は図に示すような円錐台形状が挙げられるが、必ずしも
この形状である必要はない。具体的には、逆円錐台形、
筒形、皿形、鍋形、丼(どんぶり)形、壷形、すり鉢形な
どの種々の立体形状を想定することができる。また、こ
れら立体形状の横の断面形状としては、円形、楕円形、
多角形、任意非対称形などの様々なものを用いればよ
い。
【００１４】図１のキャビティー１１は、基板１０(デ
バイス表面)で開口または開放している構造であり、キ
ャビティー形状の拡大径側が基板１０表面上で開口し、
基板内部の縮小径側で凹形立体形状を形成し、図１のキ
ャビティー全体形状としては略円錐台形状(逆すり鉢形
状)として示されている。もちろん立体形状としてはこ
れに限られるものではなく、基板１０表面上の開口部は
基板内部の立体形状の横径より縮小した径を持つ開口部
として形成することもできる。すなわち、例をあげれ
ば、すり鉢形立体形状でも逆すり鉢形立体形状でもよ
く、また、三角フラスコ立体形状でも逆三角フラスコ立
体形状でも形成することが可能である。そして、従来の
ＤＲＡＭ装置等に用いられているメモリーのキャビティ
ー構造としては、ストレートで形状変化のない筒形や角
材形状のトレンチ形キャビティー構造など知られている
ものがあるが、これらを採用することもできる。
バイス表面)で開口または開放している構造であり、キ
ャビティー形状の拡大径側が基板１０表面上で開口し、
基板内部の縮小径側で凹形立体形状を形成し、図１のキ
ャビティー全体形状としては略円錐台形状(逆すり鉢形
状)として示されている。もちろん立体形状としてはこ
れに限られるものではなく、基板１０表面上の開口部は
基板内部の立体形状の横径より縮小した径を持つ開口部
として形成することもできる。すなわち、例をあげれ
ば、すり鉢形立体形状でも逆すり鉢形立体形状でもよ
く、また、三角フラスコ立体形状でも逆三角フラスコ立
体形状でも形成することが可能である。そして、従来の
ＤＲＡＭ装置等に用いられているメモリーのキャビティ
ー構造としては、ストレートで形状変化のない筒形や角
材形状のトレンチ形キャビティー構造など知られている
ものがあるが、これらを採用することもできる。
【００１５】キャビティー１１はその内面の凹部に、基
板１０に埋設するキャパシタ構造を具備してキャパシタ
部Ａを形成している。まず、半導体基板１０の表面に
は、キャビティー１１がプラズマエッチング等により形
成される。次に、半導体基板１０の表面およびキャビテ
ィー１１の内面には、パッシベーションにより二酸化シ
リコン酸化膜（SiO２）１２が形成される。そして、キ
ャビティー１１には、ＣＶＤ、スパッタリング、電気的
デポジション、スピンコートまたはペイント等による薄
膜形成方法により、第１電極層１３(Ｔｉ／Ｗ層等)を形
成し、次にポリイミド(ＰＩ)などの誘電材料により誘電
層１４を積層して形成し、さらにまた第２電極層１５を
積層して形成し、多重の積層構造を形成してキャパシタ
部Ａが構成される。
板１０に埋設するキャパシタ構造を具備してキャパシタ
部Ａを形成している。まず、半導体基板１０の表面に
は、キャビティー１１がプラズマエッチング等により形
成される。次に、半導体基板１０の表面およびキャビテ
ィー１１の内面には、パッシベーションにより二酸化シ
リコン酸化膜（SiO２）１２が形成される。そして、キ
ャビティー１１には、ＣＶＤ、スパッタリング、電気的
デポジション、スピンコートまたはペイント等による薄
膜形成方法により、第１電極層１３(Ｔｉ／Ｗ層等)を形
成し、次にポリイミド(ＰＩ)などの誘電材料により誘電
層１４を積層して形成し、さらにまた第２電極層１５を
積層して形成し、多重の積層構造を形成してキャパシタ
部Ａが構成される。
【００１６】また、このとき第１電極層１３から第２電
極層１５を形成する工程を繰り返すことにより積層構造
を有するキャパシター部を形成しても良いし、第１電極
層１３を形成する前のキャビティー基板面または形成さ
れた第１電極層自体をサンドブラストやエッチングなど
の方法で粗面化してキャパシター形成面を拡面した後誘
電層１４および第２電極層１５を形成するなどの方法に
より、キャビティー内に形成されるキャパシターの容量
拡大手段を講じることも出来る。それから、キャビティ
ー１１の誘電層１４の上位側に生じる凹部には、例えば
ポリイミド等またはメタル等の封止材料１６を充填させ
て構成されるとよい。このとき、第２電極層１５と接す
る面においては、封止材料１６は電気的に絶縁する材料
を用いるが、絶縁膜または絶縁層を介在させて形成して
もよい。
極層１５を形成する工程を繰り返すことにより積層構造
を有するキャパシター部を形成しても良いし、第１電極
層１３を形成する前のキャビティー基板面または形成さ
れた第１電極層自体をサンドブラストやエッチングなど
の方法で粗面化してキャパシター形成面を拡面した後誘
電層１４および第２電極層１５を形成するなどの方法に
より、キャビティー内に形成されるキャパシターの容量
拡大手段を講じることも出来る。それから、キャビティ
ー１１の誘電層１４の上位側に生じる凹部には、例えば
ポリイミド等またはメタル等の封止材料１６を充填させ
て構成されるとよい。このとき、第２電極層１５と接す
る面においては、封止材料１６は電気的に絶縁する材料
を用いるが、絶縁膜または絶縁層を介在させて形成して
もよい。
【００１７】図１(ｃ)は、本発明による半導体装置の他
の例(半導体基体103)を示す。ここでのキャビティー１
１は断面Ｕ字形または壷形に類似する形状であり、底面
は丸みを帯びて角のない形状となっている。この図でも
(ａ)（ｂ）と同様に、第１電極層１３(Ｔｉ／Ｗ層等)・
誘電層１４(ポリイミド等)・第２電極層１５からなる多
重の積層構造を備えて形成されたキャパシタ部Ａが構成
されていて、ここではさらに、第１電極層１３は表面側
に電極α１を、また裏側に電極α２を有しているし、第
２電極層１５は表面側に電極β1を有している。このよ
うな構造によれば、α１とβ１とから電極を取るか、ま
たはα２とβ１とから電極を取るかすることにより、本
発明のキャパシタ機能を働かせることができる。
の例(半導体基体103)を示す。ここでのキャビティー１
１は断面Ｕ字形または壷形に類似する形状であり、底面
は丸みを帯びて角のない形状となっている。この図でも
(ａ)（ｂ）と同様に、第１電極層１３(Ｔｉ／Ｗ層等)・
誘電層１４(ポリイミド等)・第２電極層１５からなる多
重の積層構造を備えて形成されたキャパシタ部Ａが構成
されていて、ここではさらに、第１電極層１３は表面側
に電極α１を、また裏側に電極α２を有しているし、第
２電極層１５は表面側に電極β1を有している。このよ
うな構造によれば、α１とβ１とから電極を取るか、ま
たはα２とβ１とから電極を取るかすることにより、本
発明のキャパシタ機能を働かせることができる。
【００１８】なお、一般的な平行平板形のキャパシタで
は、その容量をＣ、電極面積をＳ、誘電体の厚さ(電極
間隔)をｄ、誘電体の誘電率をεとすれば、Ｃ＝ε・Ｓ／
Ｄ の関係で表すことができる。よってこの式から明ら
かなように、本発明においても、キャパシタの容量Ｃを
大きくとりたいとすれば、電極(本発明での第１電極層
１３と第２電極層１５)の面積Ｓを大きくし、誘電体(本
発明での誘電層１４)の厚さｄはできるだけ薄くし、し
かも誘電率εの高い材料を用いることが肝要になってい
る。
は、その容量をＣ、電極面積をＳ、誘電体の厚さ(電極
間隔)をｄ、誘電体の誘電率をεとすれば、Ｃ＝ε・Ｓ／
Ｄ の関係で表すことができる。よってこの式から明ら
かなように、本発明においても、キャパシタの容量Ｃを
大きくとりたいとすれば、電極(本発明での第１電極層
１３と第２電極層１５)の面積Ｓを大きくし、誘電体(本
発明での誘電層１４)の厚さｄはできるだけ薄くし、し
かも誘電率εの高い材料を用いることが肝要になってい
る。
【００１９】図２は、本発明による半導体装置にかか
り、キャビティー１１に第１電極層１３(Ｔｉ／Ｗ層等)
を形成したときの構造の断面図及び上面図を示す。基板
１０にはキャビティー１１が形成され、基板１０の表面
およびキャビティー１１内面は、パッシベーション手段
によりシリコン酸化膜(SiO２)等の絶縁膜層が形成され
ている。第１電極層１３は、キャビティー１１内面とそ
の基板表面周辺を連続して被うように形成される。図２
に示される第１電極層１３は、上面から見ると長方形ま
たは正方形で示されているが、その各辺ｘとｙとはキャ
ビティー１１の大きさや形状等を勘案して適宜設計され
ればよいものであり、ここでの第１電極層１３の形状と
しても、図２の長方形または正方形に限られるものでは
なく、円や楕円などのいかなる形状でも可能である。ま
た、ここでのキャビティー１１の穴深さは、基板１１の
背面から金属層１３'(第１電極層１３)を露出させてい
る関係で、図２に見られるように基板１０の厚さｎとほ
ぼ等しくなりうる。この金属層１３'では、ハンダやバ
ンプ等をここに設定してインターポーザ等と接合するな
どにより、外部との接続が容易に可能となる。
り、キャビティー１１に第１電極層１３(Ｔｉ／Ｗ層等)
を形成したときの構造の断面図及び上面図を示す。基板
１０にはキャビティー１１が形成され、基板１０の表面
およびキャビティー１１内面は、パッシベーション手段
によりシリコン酸化膜(SiO２)等の絶縁膜層が形成され
ている。第１電極層１３は、キャビティー１１内面とそ
の基板表面周辺を連続して被うように形成される。図２
に示される第１電極層１３は、上面から見ると長方形ま
たは正方形で示されているが、その各辺ｘとｙとはキャ
ビティー１１の大きさや形状等を勘案して適宜設計され
ればよいものであり、ここでの第１電極層１３の形状と
しても、図２の長方形または正方形に限られるものでは
なく、円や楕円などのいかなる形状でも可能である。ま
た、ここでのキャビティー１１の穴深さは、基板１１の
背面から金属層１３'(第１電極層１３)を露出させてい
る関係で、図２に見られるように基板１０の厚さｎとほ
ぼ等しくなりうる。この金属層１３'では、ハンダやバ
ンプ等をここに設定してインターポーザ等と接合するな
どにより、外部との接続が容易に可能となる。
【００２０】図３は本発明による半導体装置の一例であ
る半導体チップの上面図である。チップ基体２０に連接
してシリコン基板１０’が配置され、その周囲にはパッ
ド部(２１、２２等)が配設されている。ここでの半導体
チップの設計にあたっては、一例を挙げれば、適当な大
きさのシリコン基板において、シリコン基板１０の厚さ
は約200μｍ、キャビティーの数は10〜12pcs/line×4＝
48 pcs[max.]、キャビティーの配置は自由に設定でき
る、などのように設計することができる。
る半導体チップの上面図である。チップ基体２０に連接
してシリコン基板１０’が配置され、その周囲にはパッ
ド部(２１、２２等)が配設されている。ここでの半導体
チップの設計にあたっては、一例を挙げれば、適当な大
きさのシリコン基板において、シリコン基板１０の厚さ
は約200μｍ、キャビティーの数は10〜12pcs/line×4＝
48 pcs[max.]、キャビティーの配置は自由に設定でき
る、などのように設計することができる。
【００２１】図３において外部接続用のパッド部(２１、
２２等)は、シリコン基板１０'の周辺に多数個が配置さ
れている。これらのパッド部(２１、２２等)は、本発明
により形成されたキャパシタ構造を備えたキャパシタと
して形成することができる。本発明の半導体装置によれ
ば、図１(Ｃ)で示したように、キャパシタ電極は、基板
の表面側から２つの電極（α１とβ１など）をとること
もできれば、基板の表面側と裏面側とからひとつずつ
（α２とβ１など）電極をとることもできる構造となっ
ている。これらを適宜組み合わせて配置して構成するこ
とにより、ＩＣチップ表面周辺部における電極(ボンデ
ィングパッド)とリードフレームとの接続が極めて合理
的になされ、設計効率化・製品コンパクト化等の面での
寄与が大きく、市場ニーズにあった商品を製造実施する
ことができる。
２２等)は、シリコン基板１０'の周辺に多数個が配置さ
れている。これらのパッド部(２１、２２等)は、本発明
により形成されたキャパシタ構造を備えたキャパシタと
して形成することができる。本発明の半導体装置によれ
ば、図１(Ｃ)で示したように、キャパシタ電極は、基板
の表面側から２つの電極（α１とβ１など）をとること
もできれば、基板の表面側と裏面側とからひとつずつ
（α２とβ１など）電極をとることもできる構造となっ
ている。これらを適宜組み合わせて配置して構成するこ
とにより、ＩＣチップ表面周辺部における電極(ボンデ
ィングパッド)とリードフレームとの接続が極めて合理
的になされ、設計効率化・製品コンパクト化等の面での
寄与が大きく、市場ニーズにあった商品を製造実施する
ことができる。
【００２２】図４は本発明による半導体装置の製造にか
かるもので、キャビティーとキャパシタ積層構造による
キャパシタ部を形成する手順を示す工程図の例である。 (ａ）半導体基板(ウエハー)１０はシリコンやガリウム
ヒ素等の材料からなり、基板表面から開口するようにし
て立体形状のキャビティー１１が形成される。キャビテ
ィーの形成手段としてはプラズマエッチング等の手段を
適宜選択して用いるとよい。キャビティーは、半導体装
置の設計に基づいて、その形状・大きさ・穴深さ・個数
・間隔・配設位置などが設定されて配設形成される。 (ｂ）基板１０の表面とキャビティー１１の開口する内
面には、パッシベーション手段等によりシリコン酸化膜
(SiO２層等)１２が形成される。
かるもので、キャビティーとキャパシタ積層構造による
キャパシタ部を形成する手順を示す工程図の例である。 (ａ）半導体基板(ウエハー)１０はシリコンやガリウム
ヒ素等の材料からなり、基板表面から開口するようにし
て立体形状のキャビティー１１が形成される。キャビテ
ィーの形成手段としてはプラズマエッチング等の手段を
適宜選択して用いるとよい。キャビティーは、半導体装
置の設計に基づいて、その形状・大きさ・穴深さ・個数
・間隔・配設位置などが設定されて配設形成される。 (ｂ）基板１０の表面とキャビティー１１の開口する内
面には、パッシベーション手段等によりシリコン酸化膜
(SiO２層等)１２が形成される。
【００２３】(ｃ）Ｔｉ／Ｗ等の被着により第１電極層
(第１金属層)１３を形成する。 (ｄ）ポリイミド(ＰＩ)などの誘電材料による誘電層１
４を、第１電極層１３に積層させて形成する。 (ｅ）第１電極層(第１金属層)１３・誘電層１４に重ね
て、第２電極層(第２金属層)１５を形成する。なお、
(ｄ)または(ｅ)の工程においては、基板１０表面上にあ
る第１電極層(第１金属層)１３から電極がとれるよう
に、第１電極層１３の一部または多くを基板表面に露出
させるようにして形成してもよい。また、(ｃ)(ｄ)(ｅ)
の工程での薄膜形成にあたっては、ＣＶＤ、スパッタリ
ング、電気的デポジション、スピンコート、ペイント等
による薄膜形成手段を適宜採用して適用することができ
る。
(第１金属層)１３を形成する。 (ｄ）ポリイミド(ＰＩ)などの誘電材料による誘電層１
４を、第１電極層１３に積層させて形成する。 (ｅ）第１電極層(第１金属層)１３・誘電層１４に重ね
て、第２電極層(第２金属層)１５を形成する。なお、
(ｄ)または(ｅ)の工程においては、基板１０表面上にあ
る第１電極層(第１金属層)１３から電極がとれるよう
に、第１電極層１３の一部または多くを基板表面に露出
させるようにして形成してもよい。また、(ｃ)(ｄ)(ｅ)
の工程での薄膜形成にあたっては、ＣＶＤ、スパッタリ
ング、電気的デポジション、スピンコート、ペイント等
による薄膜形成手段を適宜採用して適用することができ
る。
【００２４】(ｆ）この工程例においては、半導体基板
１０のキャビティー１１の基板１０表面と反対側の面
(裏面または下面)をエッチング等の手段によって薄厚化
して、その一部または全部を取り除いて電極層１３'を
露出させるようにしてキャパシタ部Ａが形成される。こ
うして、キャビティー１１の底面(下面)に第１電極層
(第１金属層)１３が露出されてくるので、ここをキャパ
シタ電極として使用することができる。
１０のキャビティー１１の基板１０表面と反対側の面
(裏面または下面)をエッチング等の手段によって薄厚化
して、その一部または全部を取り除いて電極層１３'を
露出させるようにしてキャパシタ部Ａが形成される。こ
うして、キャビティー１１の底面(下面)に第１電極層
(第１金属層)１３が露出されてくるので、ここをキャパ
シタ電極として使用することができる。
【００２５】図５は、本発明による半導体装置における
キャパシタ積層構造を有するキャパシタ部Ａの様々な配
置を示す配置構造図である。この図における●は本発明
によるキャパシタ構造を適用したキャパシタ部を含んだ
Ｉ／Ｏパッド(Ａ)であり、○は本発明のキャパシタ部を
含まない従来のＩ／Ｏパッド(Ｃ)を示す。本発明による
Ｉ／Ｏパッド●(Ａ)と、従来のＩ／Ｏパッド○(Ｃ)と
は、これらを適宜自由に組み合わせて半導体基板上に配
置させて設定適用することにより種々の半導体装置を構
成することができる。なお、半導体基板としては、シリ
コンのみならずGaAs等の他の材料基板を採用すること
も、もちろん可能である。
キャパシタ積層構造を有するキャパシタ部Ａの様々な配
置を示す配置構造図である。この図における●は本発明
によるキャパシタ構造を適用したキャパシタ部を含んだ
Ｉ／Ｏパッド(Ａ)であり、○は本発明のキャパシタ部を
含まない従来のＩ／Ｏパッド(Ｃ)を示す。本発明による
Ｉ／Ｏパッド●(Ａ)と、従来のＩ／Ｏパッド○(Ｃ)と
は、これらを適宜自由に組み合わせて半導体基板上に配
置させて設定適用することにより種々の半導体装置を構
成することができる。なお、半導体基板としては、シリ
コンのみならずGaAs等の他の材料基板を採用すること
も、もちろん可能である。
【００２６】図５(ａ)は、本発明によるキャパシタ部Ａ
を、半導体基板１０''の周辺部に複数個数配設した一例
を示す。このようなキャパシタ構造をインターポーザ等
に接続するパッド部として設定することができる。そし
て、従来のキャパシタ部Ｃも適宜に組み合わせて半導体
基板上に配置させるとよい。このようにして、半導体基
板上のＩ／Ｏパッド直下またはその周辺に本発明のキャ
パシタ構造を配置することとすれば、信号ライン上の信
号品質の向上を図ることができる。
を、半導体基板１０''の周辺部に複数個数配設した一例
を示す。このようなキャパシタ構造をインターポーザ等
に接続するパッド部として設定することができる。そし
て、従来のキャパシタ部Ｃも適宜に組み合わせて半導体
基板上に配置させるとよい。このようにして、半導体基
板上のＩ／Ｏパッド直下またはその周辺に本発明のキャ
パシタ構造を配置することとすれば、信号ライン上の信
号品質の向上を図ることができる。
【００２７】また、図５(ｂ)は、本発明によるキャパシ
タ部Ａを、電源、ＧＮＤ、信号線と接続されるのに適す
る配置にするための一例を示している。そして、本発明
によるキャパシタ部Ａをシリコン基板の電源−ＧＮＤラ
インへのデカップリング・キャパシタとして配置するこ
ととすれば、極めて高速な動作を保証できる半導体装置
とすることができる。
タ部Ａを、電源、ＧＮＤ、信号線と接続されるのに適す
る配置にするための一例を示している。そして、本発明
によるキャパシタ部Ａをシリコン基板の電源−ＧＮＤラ
インへのデカップリング・キャパシタとして配置するこ
ととすれば、極めて高速な動作を保証できる半導体装置
とすることができる。
【００２８】さらに、図５(ｃ)は、本発明によるキャパ
シタＡを、クロックラインと接続させるのに適する配置
にするための一例を示している。そして、シリコン基板
１０''内のクロックラインへ異なる値のキャパシタとし
て配置することとすれば、エネルギーマネージメントへ
寄与することが極めて大きい。
シタＡを、クロックラインと接続させるのに適する配置
にするための一例を示している。そして、シリコン基板
１０''内のクロックラインへ異なる値のキャパシタとし
て配置することとすれば、エネルギーマネージメントへ
寄与することが極めて大きい。
【００２９】ところで、本発明は、半導体装置のキーと
なる基体同士のインターコネクションに係わるものを含
んでいて、基体または露出形チップ体(ベア・ダイ)に多
重層からなる積層状モジュール(構成要素)を形成する技
術を提供している。そして、この技術によれば、シリコ
ンやGaAs等の半導体材料による半導体装置の高精密積層
構造や製造組立工程に、きわめて良好に適合させること
ができる。図６は、本発明による半導体装置にかかり、
複数の半導体基体(110，111)をボンド体(120,121)によ
りインターコネクション構造として構成するときの一例
を示す断面による構造説明図である。
なる基体同士のインターコネクションに係わるものを含
んでいて、基体または露出形チップ体(ベア・ダイ)に多
重層からなる積層状モジュール(構成要素)を形成する技
術を提供している。そして、この技術によれば、シリコ
ンやGaAs等の半導体材料による半導体装置の高精密積層
構造や製造組立工程に、きわめて良好に適合させること
ができる。図６は、本発明による半導体装置にかかり、
複数の半導体基体(110，111)をボンド体(120,121)によ
りインターコネクション構造として構成するときの一例
を示す断面による構造説明図である。
【００３０】図６による半導体装置は、複数の半導体基
体(110,111)を積層状に重ねて配置する３Ｄ積層パッケ
ージとしてのモジュール構造を具備することができ、こ
のとき、半導体基体(110,111)のキャパシタ型スルーホ
ールの間(Ａ１−Ａ３，Ａ２−Ａ４)には、ボール体(12
0,121)を配置して構成されるとよい。また、ここでのボ
ール体(120,121)は、弾性を有する材料を用いることに
より、前記半導体基体(110,111)間におけるクッション
構造を形成するよう構成してもよい。さらに、前記ボー
ル体(120,121)は導電性を有し、前記半導体基体のキャ
パシタ部のスルーホール(Ａ１−Ａ３，Ａ２−Ａ４)間に
おける導電構造を形成することができる。こうして、弾
性ソルダーボール体によりキャパシタ型スルーホール半
導体基体を結びつけて、良好なコンビネーション構造を
なすことが可能である。
体(110,111)を積層状に重ねて配置する３Ｄ積層パッケ
ージとしてのモジュール構造を具備することができ、こ
のとき、半導体基体(110,111)のキャパシタ型スルーホ
ールの間(Ａ１−Ａ３，Ａ２−Ａ４)には、ボール体(12
0,121)を配置して構成されるとよい。また、ここでのボ
ール体(120,121)は、弾性を有する材料を用いることに
より、前記半導体基体(110,111)間におけるクッション
構造を形成するよう構成してもよい。さらに、前記ボー
ル体(120,121)は導電性を有し、前記半導体基体のキャ
パシタ部のスルーホール(Ａ１−Ａ３，Ａ２−Ａ４)間に
おける導電構造を形成することができる。こうして、弾
性ソルダーボール体によりキャパシタ型スルーホール半
導体基体を結びつけて、良好なコンビネーション構造を
なすことが可能である。
【００３１】このように、モジュール(構成要素)の中に
直接的に介在または挿入される弾性ボールを用い、イン
ターコネクション(内部接続構造)を形成する本発明の技
術は、今後の半導体チップの高精密積層や組立製造工程
にとっては大変有用となる技術である。従来の半導体装
置では、ウエハや基体上には防護用フィルム体を有して
いて、それぞれのウエハや基体間にある狭間隔ギャップ
は、適正な圧力に制御されていることが必要であった
し、また、薄膜状ウエハや基体では、高精度の表面平面
性を備え、正確なモジュールとすることが要求されてい
て、これが技術的には困難であった。ところが本発明に
よれば、それらのナローギャップを制御する技術が必要
なくなるので、今後の高精密積層や組立製造工程に改善
を施すには、ボール体の弾性支持構造は大変有効な技術
となる。
直接的に介在または挿入される弾性ボールを用い、イン
ターコネクション(内部接続構造)を形成する本発明の技
術は、今後の半導体チップの高精密積層や組立製造工程
にとっては大変有用となる技術である。従来の半導体装
置では、ウエハや基体上には防護用フィルム体を有して
いて、それぞれのウエハや基体間にある狭間隔ギャップ
は、適正な圧力に制御されていることが必要であった
し、また、薄膜状ウエハや基体では、高精度の表面平面
性を備え、正確なモジュールとすることが要求されてい
て、これが技術的には困難であった。ところが本発明に
よれば、それらのナローギャップを制御する技術が必要
なくなるので、今後の高精密積層や組立製造工程に改善
を施すには、ボール体の弾性支持構造は大変有効な技術
となる。
【００３２】
【発明の効果】上述してきたように、本発明の半導体装
置は顕著な特徴を有し、次のような優れた効果を発揮す
る。 （１）本発明の半導体装置では、キャパシタ部Ａをシリ
コン基板中に埋設して形成する構成により、回路上に含
まれるインダクター(Ｌ分)を最小限に押さえて、高速動
作を可能になる。なお、基板としてはシリコン基板材料
のみならず、GaAs等の他の材料を採用することも可能で
ある。
置は顕著な特徴を有し、次のような優れた効果を発揮す
る。 （１）本発明の半導体装置では、キャパシタ部Ａをシリ
コン基板中に埋設して形成する構成により、回路上に含
まれるインダクター(Ｌ分)を最小限に押さえて、高速動
作を可能になる。なお、基板としてはシリコン基板材料
のみならず、GaAs等の他の材料を採用することも可能で
ある。
【００３３】（２）本発明の半導体装置の構造と製造プ
ロセスによれば、従来装置におけるトレンチ構造による
キャパシタンス(数ｆF)と比べて、本発明の半導体装置
ではひとつのキャビティーあたりにつき数十ｐＦから数
ｎＦまでの大きな値を得ることが可能になる。
ロセスによれば、従来装置におけるトレンチ構造による
キャパシタンス(数ｆF)と比べて、本発明の半導体装置
ではひとつのキャビティーあたりにつき数十ｐＦから数
ｎＦまでの大きな値を得ることが可能になる。
【００３４】（３）本発明の半導体装置の構造と製造プ
ロセスによれば、キャパシタンスの公差を従来のチップ
キャパシタンスに比べて、数％の誤差で管理することが
可能となる。
ロセスによれば、キャパシタンスの公差を従来のチップ
キャパシタンスに比べて、数％の誤差で管理することが
可能となる。
【００３５】（４）本発明の半導体装置では、シリコン
基板上の各Ｉ／Ｏパッドの真上や真下またはすぐ周辺に
本発明のキャパシタ構造を適用するなど様々な構造的改
良をすることができるので、キャパシタの設計と製作が
極めて合理的で効率的になされ、製品コンパクト化やチ
ップサイズパッケージ化、高性能化等の面での寄与が大
きく、市場ニーズに適合する商品を製造し実施すること
ができる。
基板上の各Ｉ／Ｏパッドの真上や真下またはすぐ周辺に
本発明のキャパシタ構造を適用するなど様々な構造的改
良をすることができるので、キャパシタの設計と製作が
極めて合理的で効率的になされ、製品コンパクト化やチ
ップサイズパッケージ化、高性能化等の面での寄与が大
きく、市場ニーズに適合する商品を製造し実施すること
ができる。
【００３６】（５）本発明の半導体装置では、表側の層
にある誘電体膜(誘電層)をトリミングすることにより、
キャパシタンスの適正値のコントロールも可能になる。
このトリミングは、レーザー等の手段を用いて誘電体膜
(誘電層)の大きさや容量を調整することである。
にある誘電体膜(誘電層)をトリミングすることにより、
キャパシタンスの適正値のコントロールも可能になる。
このトリミングは、レーザー等の手段を用いて誘電体膜
(誘電層)の大きさや容量を調整することである。
【００３７】（６）本発明の半導体装置では、必要に応
じてシリコンやGaAs等の基板内に形成されたキャパシタ
の電極を直下の信号線（電源、ＧＮＤまたは信号線）に
接続することも可能となる。
じてシリコンやGaAs等の基板内に形成されたキャパシタ
の電極を直下の信号線（電源、ＧＮＤまたは信号線）に
接続することも可能となる。
【００３８】（７）本発明の半導体装置での半導体基体
間に弾性ボール体を適用することで、薄膜状ウエハや基
体のチッピング問題を改良することができ、ボール体の
弾性能力によって機械的な応力を吸収することができ、
そして、それぞれのウエハやベア・ダイ(露出チップ体)
間にある狭間隔ギャップや自己整合性の調整は、ボール
体の弾性的性能やそれらの動作によって、容易に調整さ
れうるので、高性能の半導体装置を容易に得ることがで
きる。
間に弾性ボール体を適用することで、薄膜状ウエハや基
体のチッピング問題を改良することができ、ボール体の
弾性能力によって機械的な応力を吸収することができ、
そして、それぞれのウエハやベア・ダイ(露出チップ体)
間にある狭間隔ギャップや自己整合性の調整は、ボール
体の弾性的性能やそれらの動作によって、容易に調整さ
れうるので、高性能の半導体装置を容易に得ることがで
きる。
【図１】本発明による半導体装置の半導体基体(101,10
2,103)の断面による構成図である。(ａ)は、キャビティ
ー１１の底部が基板１０の内部にあって貫通していない
キャパシタ構造を、(ｂ)は、キャビティー１１の底部側
にある第１電極層(第１金属層)を露出させたキャパシタ
構造を、(Ｃ)は、キャビティーは断面略Ｕ字形で、第１
電極層(第１金属層)には電極(α１とα２)を、また第２
電極層(第２金属層)には電極(β１)を配設したキャパシ
タ構造を、それぞれ示す。
2,103)の断面による構成図である。(ａ)は、キャビティ
ー１１の底部が基板１０の内部にあって貫通していない
キャパシタ構造を、(ｂ)は、キャビティー１１の底部側
にある第１電極層(第１金属層)を露出させたキャパシタ
構造を、(Ｃ)は、キャビティーは断面略Ｕ字形で、第１
電極層(第１金属層)には電極(α１とα２)を、また第２
電極層(第２金属層)には電極(β１)を配設したキャパシ
タ構造を、それぞれ示す。
【図２】本発明による半導体装置の一例であり、キャビ
ティー１１に第１電極層１３(Ｔｉ／Ｗ層等)を形成した
とき構造を示す断面図及び上面図である。
ティー１１に第１電極層１３(Ｔｉ／Ｗ層等)を形成した
とき構造を示す断面図及び上面図である。
【図３】本発明による半導体装置の一例である半導体チ
ップであり、周囲に接続用パッド(Ｉ／Ｏパッド)を複数
配置した構成を示す上面図である。
ップであり、周囲に接続用パッド(Ｉ／Ｏパッド)を複数
配置した構成を示す上面図である。
【図４】本発明による半導体装置の半導体基体の製造フ
ローの一例であり、キャビティーと積層構造のキャパシ
タ部を形成する手順を示す工程図である。
ローの一例であり、キャビティーと積層構造のキャパシ
タ部を形成する手順を示す工程図である。
【図５】本発明による半導体装置にかかり、キャパシタ
積層構造を有するキャパシタ部の様々の配置を示す配置
構造図であり、(ａ)はキャパシタ部Ａを半導体基板１０
の周辺部に複数個数配設した一例を、(ｂ)は電源・ＧＮ
Ｄ・信号線と接続される配置の一例を、(ｃ)はクロック
ラインと接続させる配置の一例を、それぞれ示してい
る。
積層構造を有するキャパシタ部の様々の配置を示す配置
構造図であり、(ａ)はキャパシタ部Ａを半導体基板１０
の周辺部に複数個数配設した一例を、(ｂ)は電源・ＧＮ
Ｄ・信号線と接続される配置の一例を、(ｃ)はクロック
ラインと接続させる配置の一例を、それぞれ示してい
る。
【図６】本発明による半導体装置にかかり、複数の半導
体基体(110，111)をボンド体(120,121)によりインター
コネクション構造を形成するときの断面による構造説明
図である。
体基体(110，111)をボンド体(120,121)によりインター
コネクション構造を形成するときの断面による構造説明
図である。
【図７】従来の半導体装置の一例であり、ＤＲＡＭやＤ
ＳＰ装置(６０)を示す外観概略図である。
ＳＰ装置(６０)を示す外観概略図である。
Ａ、Ａ１、Ａ２、Ａ３、Ａ４ 本発明によるキャパシ
タ部(●) Ｃ 従来タイプのキャパシタ部(○) １０１、１０２、１０３、１１０、１１１ 半導体基
体 １０、１０'、１０'' 半導体基板（ウエハ） １１ キャビティー １２ パシベーション層 １３ 第１電極層（第１金属層） １４ 誘電層 １５ 第２電極層（第２金属層） １６ 封止材料（充填材料） ２０ ＩＣチップ基体 ２１、２２ パッド部(Ｉ／Ｏパッド) α１、α２ 第１電極層(第１金属層)上の電極 β１ 第２電極層(第２金属層)上の電極 １２０、１２１ ボール体
タ部(●) Ｃ 従来タイプのキャパシタ部(○) １０１、１０２、１０３、１１０、１１１ 半導体基
体 １０、１０'、１０'' 半導体基板（ウエハ） １１ キャビティー １２ パシベーション層 １３ 第１電極層（第１金属層） １４ 誘電層 １５ 第２電極層（第２金属層） １６ 封止材料（充填材料） ２０ ＩＣチップ基体 ２１、２２ パッド部(Ｉ／Ｏパッド) α１、α２ 第１電極層(第１金属層)上の電極 β１ 第２電極層(第２金属層)上の電極 １２０、１２１ ボール体
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉村 誠 東京都千代田区永田町２−13−５ 赤坂エ イトワンビル６階 ノキア・ジャパン株式 会社内 (72)発明者 橋詰 賢一 東京都千代田区永田町２−13−５ 赤坂エ イトワンビル６階 ノキア・ジャパン株式 会社内 (72)発明者 岩本 隆 東京都千代田区永田町２−13−５ 赤坂エ イトワンビル６階 ノキア・ジャパン株式 会社内 Ｆターム(参考） 5E082 AB03 BC14 EE05 EE37 FG03 FG38 FG42 KK01 5F038 AC05 AC10 EZ20
Claims (15)
- 【請求項１】 平板状の半導体基板内に、立体形状のキ
ャビティーを配置形成し、前記キャビティーに基板埋設
型のキャパシタ構造を具備させてキャパシタ部とし、こ
のキャパシタ部を含む半導体基体を具備して構成され
る、ことを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記キャパシタ部は、前記半導体基板面で開口する表面
側からその内部または裏面側に到って形成されたキャビ
ティーによるキャパシタ構造を具備して構成されること
を特徴とする半導体装置。 - 【請求項３】 請求項１または２に記載の半導体装置に
おいて、 前記キャビティーはエッチングにより形成されて構成さ
れる、ことを特徴とする半導体装置。 - 【請求項４】 請求項１乃至３いずれか１項に記載の半
導体装置において、 前記半導体基板の表面およびキャビティー内面には、パ
ッシベーションにより絶縁物が形成されて構成される、
ことを特徴とする半導体装置。 - 【請求項５】 請求項１乃至４いずれか１項に記載の半
導体装置において、 前記キャパシタ部は、前記基体表面側から裏面側にいた
り前記基板内を貫通するスルー基板形キャビティーによ
るキャパシタ構造を具備して構成される、ことを特徴と
する半導体装置。 - 【請求項６】 請求項１乃至５いずれか１項に記載の半
導体装置において、 前記キャビティーは、略円錐台形状で基体表面で開口す
る構造を具備して構成される、ことを特徴とする半導体
装置。 - 【請求項７】 請求項１乃至６いずれか１項に記載の半
導体装置において、 前記キャビティーの内部には、薄膜形成方法により、第
１電極層・誘電層・第２電極層の積層構造を形成してキ
ャパシタ構造が構成される、ことを特徴とする半導体装
置。 - 【請求項８】 請求項７に記載の半導体装置において、 前記誘電層は、トリミングを施されて構成される、こと
を特徴とする半導体装置。 - 【請求項９】 請求項１乃至８いずれか１項に記載の半
導体装置において、 前記キャビティーがある半導体基板裏面側の基板面を取
り除き、前記電極層を露出させるように形成して構成さ
れる、ことを特徴とする半導体装置。 - 【請求項１０】 請求項１乃至９いずれか１項に記載の
半導体装置において、 前記キャパシタ部は、電源、ＧＮＤまたは信号線と接続
されるよう配置され構成される、ことを特徴とする半導
体装置。 - 【請求項１１】 請求項１乃至９いずれか１項に記載の
半導体装置において、 前記キャパシタ部は、クロックラインと接続されるよう
配置され構成される、ことを特徴とする半導体装置。 - 【請求項１２】 請求項１乃至９いずれか１項に記載の
半導体装置において、 前記キャパシタ部は、基板に連結する入出力パッドの直
下または周辺に配置され構成される、ことを特徴とする
半導体装置。 - 【請求項１３】 請求項１乃至１２いずれか１項に記載
の半導体装置において、 前記半導体装置は、複数の前記半導体基体を積層状に重
ねて配置する積層モジュール構造を具備し、 前記半導体基体の間にはボール体を配置して構成され
る、ことを特徴とする半導体装置。 - 【請求項１４】 請求項１３に記載の半導体装置におい
て、 前記ボール体は弾性を有し、前記半導体基体間における
クッション構造を形成する、ことを特徴とする半導体装
置。 - 【請求項１５】 請求項１３に記載の半導体装置におい
て、 前記ボール体は導電性を有し、前記半導体基体のキャパ
シタ間における導電構造を形成する、ことを特徴とする
半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001369182A JP2002299462A (ja) | 2001-01-26 | 2001-12-03 | 半導体装置 |
| US10/052,266 US6784519B2 (en) | 2001-01-26 | 2002-01-23 | Semiconductor device |
| EP02250519A EP1227515A3 (en) | 2001-01-26 | 2002-01-25 | Buried type capacitor for integrated circuits |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001-19003 | 2001-01-26 | ||
| JP2001019003 | 2001-01-26 | ||
| JP2001369182A JP2002299462A (ja) | 2001-01-26 | 2001-12-03 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002299462A true JP2002299462A (ja) | 2002-10-11 |
Family
ID=26608369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001369182A Pending JP2002299462A (ja) | 2001-01-26 | 2001-12-03 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6784519B2 (ja) |
| EP (1) | EP1227515A3 (ja) |
| JP (1) | JP2002299462A (ja) |
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| JP2019004014A (ja) * | 2017-06-14 | 2019-01-10 | 株式会社豊田中央研究所 | 半導体装置 |
| WO2019032100A1 (en) * | 2017-08-09 | 2019-02-14 | Intel Corporation | INTEGRATED CIRCUIT COMPONENTS WITH SUBSTRATE CAVITIES |
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| JP4467721B2 (ja) * | 2000-06-26 | 2010-05-26 | 富士通マイクロエレクトロニクス株式会社 | コンタクタ及びコンタクタを使用した試験方法 |
| CN101305448B (zh) * | 2005-11-08 | 2012-05-23 | Nxp股份有限公司 | 电容器装置、宽带系统、电子部件及电容器的制造方法 |
| DE102007009383A1 (de) * | 2007-02-20 | 2008-08-21 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Halbleiteranordnung und Verfahren zu deren Herstellung |
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- 2001-12-03 JP JP2001369182A patent/JP2002299462A/ja active Pending
-
2002
- 2002-01-23 US US10/052,266 patent/US6784519B2/en not_active Expired - Fee Related
- 2002-01-25 EP EP02250519A patent/EP1227515A3/en not_active Withdrawn
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