JP2001326305A - 半導体装置用インターポーザー、その製造方法および半導体装置 - Google Patents

半導体装置用インターポーザー、その製造方法および半導体装置

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Abstract

(57)【要約】 【課題】 ノイズの吸収に優れ、小型化が可能で、製造
コストの低減化も図れる半導体装置用インターポーザー
を提供する。 【解決手段】 耐熱性を有する絶縁体１０と、該絶縁体
１０に形成された複数個のスルーホール１２と、該スル
ーホール１２のうち、所要数のスルーホール１２内壁に
形成された導体部１４を通じて電気的に接続される、絶
縁体１０の表裏面に形成された配線パターン１６と、ス
ルーホール１２のうち、所要数のスルーホール１２内壁
に形成された導体部１４を通じて電気的に接続される、
絶縁体１０の表裏面に形成された第１の電極部１８と、
該第１の電極部１８上に形成された誘電体層２０と、該
誘電体層２０上に形成された第２の電極部２４とを有
し、第１の電極部１８、誘電体層２０、第２の電極部２
４とからなるキャパシタ２８が所要数形成されているこ
とを特徴としている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置用インタ
ーポーザー、その製造方法および半導体装置に関する。
【０００２】
【従来の技術】半導体チップを搭載する多層回路基板で
は、ノイズの吸収をするためキャパシタを取り付けてい
る。従来はこのキャパシタは、チップキャパシタを多層
回路基板の外部に取り付けることにより対処している。
【０００３】
【発明が解決しようとする課題】しかるに、上記のよう
に、チップキャパシタを多層回路基板の外部に取り付け
たのでは、半導体チップとチップキャパシタの距離が大
きくなり、ノイズの吸収が十分でなく、デカップリング
キャパシタとしての性能が落ちてしまったり、複数のチ
ップキャパシタを搭載する搭載工程が増え、製造コスト
が高くなるという課題がある。また、チップキャパシタ
を含めた装置全体が大型化するという課題もある。
【０００４】そこで本発明は上記課題を解決すべくなさ
れたものであり、その目的とするところは、ノイズの吸
収に優れ、小型化が可能で、製造コストの低減化も図れ
る半導体装置用インターポーザー、その製造方法、およ
びこのインターポーザーを用いた半導体装置を提供する
にある。
【０００５】
【課題を解決するための手段】本発明は上記目的を達成
するため次の構成を備える。すなわち、実装基板と、該
実装基板に搭載される半導体チップとの間に介挿される
インターポーザーであって、耐熱性を有する絶縁体と、
該絶縁体に形成された複数個のスルーホールと、該スル
ーホールのうち、所要数のスルーホールの内壁に形成さ
れた導体部を通じて電気的に接続される、前記絶縁体の
表裏面に形成された配線パターンと、前記スルーホール
のうち、所要数のスルーホールの内壁に形成された導体
部を通じて電気的に接続される、前記絶縁体の表裏面に
形成された第１の電極部と、該第１の電極部上に形成さ
れた誘電体層と、該誘電体層上に形成された第２の電極
部とを有し、前記第１の電極部、誘電体層および第２の
電極部からなる所要数のキャパシタが形成されているこ
とを特徴としている。
【０００６】上記のように、インターポーザに組み込ま
れたキャパシタが半導体チップの直下に位置して極めて
近接していることからデカップリングキャパシタとして
極めて性能よく機能する。また、複数個のキャパシタ
が、インターポーザーの作成時に同時に作り込まれるか
ら製造コストの低減化も図れる。また、インターポーザ
ー上に、配線パターンにより再配線するから、微細なパ
ターンにすることが可能となる。したがって、このよう
に再配線するから、多層基板となる実装基板側の層を１
層減らすことも可能となる。
【０００７】前記キャパシタは前記配線パターン間に位
置して形成されることになる。このように、キャパシタ
は、配線パターン間の空いている領域を利用して数多く
作れる利点がある。前記配線パターンおよび前記第２の
電極部上に実装基板接続用のバンプを形成してインター
ポーザーとすることもできる。前記絶縁体はシリコン、
ガラスあるいは耐熱性を有するポリイミドなどを用いる
ことができる。前記誘電体層および前記第２の電極部
を、前記絶縁体の表裏面に形成された第１の電極部上に
この順に形成するようにすることによって、第１の電極
部と第２の電極部との対向面積を大きくでき、高容量の
キャパシタにすることができる。
【０００８】また本発明に係るインターポーザーの製造
方法によれば、絶縁体に所要の配置で複数個のスルーホ
ールを形成する工程と、該スルーホールの内壁および前
記絶縁体の表裏面上に第１の導体層を形成する工程と、
該第１の導体層をパターンニングして、前記絶縁体の表
裏面に、前記スルーホールのうち、所要数のスルーホー
ルの内壁に形成された導体部を通じて電気的に接続され
る配線パターンと、前記スルーホールのうち、所要数の
スルーホール内壁に形成された導体部を通じて電気的に
接続される第１の電極部とを形成するパターンニング工
程と、前記配線パターンおよび前記第１の電極部を覆っ
て、前記絶縁体の表面に誘電体層を形成する工程と、該
誘電体層をパターンニングして、前記第１の電極部上に
誘電体層を形成するパターンニング工程と、該誘電体層
を覆って、前記絶縁体の表面に第２の導体層を形成する
工程と、該第２の導体層をパターンニングして、前記誘
電体層上に第２の電極部を形成するパターンニング工程
とを具備することを特徴とする。複数個のキャパシタを
同時に作り込むことができ、製造コストの低減化が図れ
る。
【０００９】実装基板上に、上記インターポーザーを所
定位置に所要の電気的導通をとって実装し、該インター
ポーザー上に半導体チップを所要の電気的導通をとって
搭載することによって半導体装置とすることができる。
【００１０】
【発明の実施の形態】以下、本発明の好適な実施の形態
を添付図面に基づいて詳細に説明する。インターポーザ
ーを製造工程と共に説明する。図１は絶縁体１０を示
す。この絶縁体１０にＹＡＧレーザーあるいはエキシマ
レーザー等によりφ３０〜３００μｍ程度の大きさの複
数個のスルーホール１２を所要パターンで形成する。
【００１１】絶縁体１０としては、後記するようにスパ
ッタリング時に熱負荷がかかることから、耐熱性を有す
るものが用いられる。例えば、厚さ５０μｍ程度に薄化
されるとともに、ポリッシングにより平滑化されたシリ
コン基板を好適に用いることができる。あるいは絶縁体
１０にガラスや耐熱性を有するポリイミド等の樹脂を用
いることができる。ガラス基板の場合も、表面が平滑で
好適である。絶縁体１０にガラスを用いるときには、ス
ルーホール１２は、マスクを用いてエッチングにより孔
明け加工するか、マスクを用いてサンドブラストにより
孔明け加工するとよい。
【００１１】次に、スパッタリング次いで電解めっきを
行って、スルーホール１２内壁を含む絶縁体１０の表裏
面に銅あるいはアルミニウム等の金属からなる第１の導
体層（図示せず）を形成する。この第１の導体層を形成
する際（特にスパッタリング膜を形成する際）、薄化さ
れ、鏡面にポリッシングされたシリコン基板を用いる
と、第１の導体層が、凹凸のない極めて均一な厚さに形
成されて好適である。
【００１２】次いでフォトリソグラフィー法により第１
の導体層をパターンニングして、図２に示すように、絶
縁体１０の表裏面に、スルーホール１２のうち、所要数
のスルーホール１２内壁に形成された導体部１４を通じ
て電気的に接続される配線パターン１６と、スルーホー
ル１２のうち、所要数のスルーホール１２内壁に形成さ
れた導体部１４を通じて電気的に接続される第１の電極
部１８とを形成する。
【００１３】次に、配線パターン１６および第１の電極
部１８を覆って絶縁体１０の表面に誘電体層を形成す
る。次いで該誘電体層をパターンニングして、第１の電
極部１８上に誘電体層２０を残す。誘電体層１６には、
例えばＳＴＯ（ストロンチウムチタンオキサイド）や、
ＰＺＴ（鉛ジルコニウムチタン）等の強誘電体を用いる
ことにより、高容量のキャパシタに形成できる。
【００１４】誘電体層２０の厚さは薄い程キャパシタの
容量を高容量のものにすることができる。下地となる、
前記第１の導体層をパターンニングした第１の電極部１
８が前記のように凹凸のない平滑面に形成されているこ
とから、薄い誘電体層２０であってもピンホール等のな
い薄い良好な膜に形成できる。また、図３に示すよう
に、誘電体層を隣接する配線パターン１６間をつなげる
ように残すことで、該誘電体層を抵抗線２２として用い
ることもできる。
【００１５】次に、誘電体層２０を覆って絶縁体１０の
表面にスパッタリングおよび電解めっきにより第２の導
体層（図示せず）を形成する。次いで図４に示すよう
に、第２の導体層をフォトリソグラフィー法によりパタ
ーンニングして、誘電体層２０上に第２の電極部２４を
形成する。次にスパッタリング等によって、配線パター
ン１６上、第１の電極部１８、第２の電極部２４の必要
個所に、金パッド２６を形成する。このようにしてイン
ターポーザー３０に形成される。なお、金パッド２６は
必ずしも設けなくともよい。インターポーザ３０には、
第１の電極部１８、誘電体層２０、第２の電極部２４と
からなるキャパシタ２８が所要数形成される。また、こ
のインターポーザー３０の実装基板側の金パッド２６に
はんだバンプ３２を形成してインターポーザー３０とす
ることもある。
【００１６】図５は、半導体チップ３４をインターポー
ザ３０を介して実装基板３６（半導体装置用パッケージ
を含む）に実装した半導体装置５０を模式的に示したも
のである。３８は半導体チップ３４側に設けた接続用の
パッドである。４０は電源ライン、４２はグランドライ
ンである。上記のように、本実施の形態では、インター
ポーザ３０に組み込まれたキャパシタ２８が半導体チッ
プ３４の直下に位置して極めて近接していることからデ
カップリングキャパシタとして極めて性能よく機能す
る。また、複数個のキャパシタ２８が抵抗２２ととも
に、インターポーザー３０の作成時に同時に作り込まれ
るから製造コストの低減化も図れる。
【００１７】キャパシタ２８が必要ない場合には、半導
体チップ３４を直接実装基板３６に実装すればよい。上
記のように、インターポーザー３０上に、配線パターン
１６により再配線するから、微細なパターンにすること
が可能となる。したがって、このように再配線するか
ら、多層基板となる実装基板３６側の層を１層減らすこ
とも可能となる。キャパシタ２８は、配線パターン１６
間の空いている領域を利用して数多く作れる利点があ
る。
【００１８】上記実施の形態では、キャパシタ２８が、
搭載される半導体チップ３４の側の面のインターポーザ
ー３０に作り込まれた例を示したが、図６に示すよう
に、実装基板３６側の面のインターポーザー３０に作り
込むこともできる。上記と同一の部材は同一の符号で示
す。製造工程も上記と同様にして行える。
【００１９】また図７はさらに他の実施の形態を示す。
上記と同一の部材は同一の符号で示す。本実施の形態で
は、絶縁体１０の表裏の第１の電極部１８上にそれぞれ
誘電体層２０、２０を形成し、この両誘電体層２０、２
０上にそれぞれ第２の電極部２４、２４を形成し、この
両第２の電極部２４、２４をスルーホール１２ａの内壁
に形成された導電部１４ａで接続している。絶縁体１０
の表裏の第１の電極部１８はスルーホール１２ｂの内壁
に形成された導電部１４ｂで接続されている。
【００２０】この実施の形態では、キャパシタ２８の両
電極部１８、２４の対向面積が大きくなり、それだけ高
容量のキャパシタ２８が形成され、より電気的特性に優
れるものとなる。製造工程は、絶縁体１０の表裏に誘電
体層および第２の導電層を形成すればよいものであり、
上記製造工程と同様にして行える。
【００２１】また図８は、絶縁体１０の表裏の第１の電
極部１８を接続する導電部１４上、すなわち、スルーホ
ール１２の内部にも、第１の電極１８を覆うようにして
誘電体層２０を形成し、さらにこの誘電体層２０全体を
覆うようにして第２の電極部２４を形成したものであ
る。この実施の形態でも第１の電極１８と第２の電極２
４の対向面積が大きくなり、それだけ高容量のキャパシ
タ２８を形成できる。また、スルーホール内にキャパシ
タを形成するため、インターポーザの表面にキャパシタ
を形成しなくとも済む。よって、インターポーザの配線
密度の向上と、それによる小型化が可能となる。なお、
上記と同一の部材は同一の符号を付した。
【００２２】以上、本発明の好適な実施の形態を示した
が、本発明はこれに限定されないことはもちろんであ
る。
【００２３】
【発明の効果】以上のように、本発明によれば、インタ
ーポーザに組み込まれたキャパシタが半導体チップの直
下に位置して極めて近接していることからデカップリン
グキャパシタとして極めて性能よく機能する。また、複
数個のキャパシタが、インターポーザーの作成時に同時
に作り込まれるから製造コストの低減化も図れる。
【図面の簡単な説明】
【図１】図１〜図４はインターポーザーの製造工程の一
例を示し、図１は絶縁体にスルーホールを形成した状態
を示し、
【図２】図２は配線パターンと第１の電極部を形成した
状態を示し、
【図３】図３は誘電体層を形成した状態を示し、
【図４】図４は第２の電極膜を形成した状態を示す。
【図５】半導体装置の模式図である。
【図６】インターポーザーの他の実施の形態を示す。
【図７】インターポーザーのさらに他の実施の形態を示
す。
【図８】インターポーザーの他の実施の形態を示す説明
図である。
【符号の説明】
１０ 絶縁体 １２ スルーホール １４ 導体部 １６ 配線パターン １８ 第１の電極部 ２０ 誘電体層 ２２ 抵抗 ２４ 第２の電極部 ２６ 金パッド ２８ キャパシタ ３０ インターポーザー ３２ バンプ ３４ 半導体チップ ３６ 実装基板 ３８ パッド ４０ 電源ライン ４２ グランドライン ５０ 半導体装置

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 実装基板と、該実装基板に搭載される半
    導体チップとの間に介挿されるインターポーザーであっ
    て、 耐熱性を有する絶縁体と、 該絶縁体に形成された複数個のスルーホールと、 該スルーホールのうち、所要数のスルーホールの内壁に
    形成された導体部を通じて電気的に接続される、前記絶
    縁体の表裏面に形成された配線パターンと、 前記スルーホールのうち、所要数のスルーホールの内壁
    に形成された導体部を通じて電気的に接続される、前記
    絶縁体の表裏面に形成された第１の電極部と、 該第１の電極部上に形成された誘電体層と、 該誘電体層上に形成された第２の電極部とを有し、 前記第１の電極部、誘電体層および第２の電極部からな
    る所要数のキャパシタが形成されていることを特徴とす
    る半導体装置用インターポーザー。
  2. 【請求項２】 前記キャパシタが、前記配線パターン間
    に位置して形成されていることを特徴とする請求項１記
    載の半導体装置用インターポーザー。
  3. 【請求項３】 前記配線パターンおよび前記第２の電極
    部上に、実装基板接続用のバンプが形成されていること
    を特徴とする請求項１または２記載の半導体装置用イン
    ターポーザー。
  4. 【請求項４】 前記絶縁体が、シリコンからなることを
    特徴とする請求項１、２または３記載の半導体装置用イ
    ンターポーザー。
  5. 【請求項５】 前記絶縁体が、ガラスからなることを特
    徴とする請求項１、２または３記載の半導体装置用イン
    ターポーザー。
  6. 【請求項６】 前記誘電体層および前記第２の電極部
    が、前記絶縁体の表裏面に形成された第１の電極部上に
    この順に形成されていることを特徴とする請求項１、
    ２、３、４または５記載の半導体装置用インターポーザ
    ー。
  7. 【請求項７】 絶縁体に所要の配置で複数個のスルーホ
    ールを形成する工程と、 該スルーホールの内壁および前記絶縁体の表裏面上に第
    １の導体層を形成する工程と、 該第１の導体層をパターンニングして、前記絶縁体の表
    裏面に、前記スルーホールのうち、所要数のスルーホー
    ルの内壁に形成された導体部を通じて電気的に接続され
    る配線パターンと、前記スルーホールのうち、所要数の
    スルーホールの内壁に形成された導体部を通じて電気的
    に接続される第１の電極部とを形成するパターンニング
    工程と、 前記配線パターンおよび前記第１の電極部を覆って、前
    記絶縁体の表面に誘電体層を形成する工程と、 該誘電体層をパターンニングして、前記第１の電極部上
    に誘電体層を形成するパターンニング工程と、 該誘電体層を覆って、前記絶縁体の表面に第２の導体層
    を形成する工程と、 該第２の導体層をパターンニングして、前記誘電体層上
    に第２の電極部を形成するパターンニング工程とを具備
    することを特徴とする半導体装置用インターポーザーの
    製造方法。
  8. 【請求項８】 実装基板上に、請求項１、２、３、４、
    ５、６または７記載のインターポーザーが所定位置に所
    要の電気的導通をとって実装され、該インターポーザー
    上に半導体チップが所要の電気的導通をとって搭載され
    ていることを特徴とする半導体装置。
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