JP2000101049A - 絶縁カラ―を有するトレンチコンデンサおよびその製造方法 - Google Patents
絶縁カラ―を有するトレンチコンデンサおよびその製造方法Info
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- JP2000101049A JP2000101049A JP11269054A JP26905499A JP2000101049A JP 2000101049 A JP2000101049 A JP 2000101049A JP 11269054 A JP11269054 A JP 11269054A JP 26905499 A JP26905499 A JP 26905499A JP 2000101049 A JP2000101049 A JP 2000101049A
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- H10B12/00—Dynamic random access memory [DRAM] devices
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
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- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【課題】 絶縁カラーを有する改善されたトレンチコン
デンサを提供する。 【解決手段】 半導体メモリセルに使用するためのトレ
ンチコンデンサであって、基板（１０）に形成された溝
（１００）と、基板（１０）に設けられた、第１のコン
デンサプレートとしての領域と、コンデンサ誘電体とし
ての、溝壁の誘電層（６０）と、溝（１００）に充填さ
れた、第２のコンデンサプレートとしての導電性充填材
料（５０）と、溝（１００）の上部領域に形成された絶
縁カラー（１１０）とを有し、前記誘電層（６０）は絶
縁カラー（１１０）を少なくとも部分的に取り囲むよう
に構成する。
デンサを提供する。 【解決手段】 半導体メモリセルに使用するためのトレ
ンチコンデンサであって、基板（１０）に形成された溝
（１００）と、基板（１０）に設けられた、第１のコン
デンサプレートとしての領域と、コンデンサ誘電体とし
ての、溝壁の誘電層（６０）と、溝（１００）に充填さ
れた、第２のコンデンサプレートとしての導電性充填材
料（５０）と、溝（１００）の上部領域に形成された絶
縁カラー（１１０）とを有し、前記誘電層（６０）は絶
縁カラー（１１０）を少なくとも部分的に取り囲むよう
に構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁カラーを有す
るトレンチコンデンサおよび相応の製造方法に関する。
るトレンチコンデンサおよび相応の製造方法に関する。
【０００２】
【従来の技術】集積回路（ＩＣ）またはチップはコンデ
ンサを電荷記憶のために使用する。コンデンサを電荷の
記憶に使用するＩＣの例は、メモリＩＣ、例えばランダ
ムアクセス可能なダイナミック書き込み／読み出しメモ
リ（ＤＲＡＭ）に対するチップである。ここではコンデ
ンサの電荷状態（０または１）がデータビットを表す。
ンサを電荷記憶のために使用する。コンデンサを電荷の
記憶に使用するＩＣの例は、メモリＩＣ、例えばランダ
ムアクセス可能なダイナミック書き込み／読み出しメモ
リ（ＤＲＡＭ）に対するチップである。ここではコンデ
ンサの電荷状態（０または１）がデータビットを表す。
【０００３】ＤＲＡＭチップはメモリセルのマトリクス
を含んでおり、これらメモリセルは行および列の形態に
網目化されている。通常、行接続路はワード線路、列接
続路はビット線路と称される。メモリセルからのデータ
の読み出し、またはメモリセルへのデータの書き込み
は、適切なワード線路およびビット線路の作動によって
処理される。
を含んでおり、これらメモリセルは行および列の形態に
網目化されている。通常、行接続路はワード線路、列接
続路はビット線路と称される。メモリセルからのデータ
の読み出し、またはメモリセルへのデータの書き込み
は、適切なワード線路およびビット線路の作動によって
処理される。
【０００４】通常、ＤＲＡＭメモリセルはコンデンサと
接続されたトランジスタを有する。トランジスタは２つ
の拡散領域を含み、これら拡散領域はチャネルによって
分離されている。このチャネルの上部にはゲートが配置
されている。電流の方向に依存して、拡散領域の一方を
ドレイン、他方をソースと称する。ドレインおよびソー
スは、ここでは拡散領域に関して相互に交換して使用さ
れる。ゲートはワード線路と接続され、拡散領域の一方
はビット線路と接続されている。拡散領域の他方はコン
デンサと接続されている。適切な電圧をゲートに印加す
ることによりトランジスタは投入接続され、拡散領域間
でチャネルを通って電流の流れることを可能にし、これ
によりコンデンサとビット線路との間の接続を形成す
る。トランジスタの遮断によりこの接続は分離される。
これによりチャネルを流れる電流が中断される。
接続されたトランジスタを有する。トランジスタは２つ
の拡散領域を含み、これら拡散領域はチャネルによって
分離されている。このチャネルの上部にはゲートが配置
されている。電流の方向に依存して、拡散領域の一方を
ドレイン、他方をソースと称する。ドレインおよびソー
スは、ここでは拡散領域に関して相互に交換して使用さ
れる。ゲートはワード線路と接続され、拡散領域の一方
はビット線路と接続されている。拡散領域の他方はコン
デンサと接続されている。適切な電圧をゲートに印加す
ることによりトランジスタは投入接続され、拡散領域間
でチャネルを通って電流の流れることを可能にし、これ
によりコンデンサとビット線路との間の接続を形成す
る。トランジスタの遮断によりこの接続は分離される。
これによりチャネルを流れる電流が中断される。
【０００５】コンデンサに蓄積された電荷は、時間と共
にその内部漏れ電流によって減少する。電荷が不安定な
レベル（閾値以下）まで低下する前にメモリコンデンサ
をリフレッシュしなければならない。
にその内部漏れ電流によって減少する。電荷が不安定な
レベル（閾値以下）まで低下する前にメモリコンデンサ
をリフレッシュしなければならない。
【０００６】記憶装置を小型化するための努力が続けら
れているが、これには実装密度が大きく、メモリセル面
積の小さなＤＲＡＭの設計が必要である。比較的に小さ
な表面領域を有するメモリセルを製造するために、比較
的に小さな素子、例えばコンデンサが使用される。しか
し比較的に小さなコンデンサを低減されたメモリキャパ
シタンスで使用すると、このことがまたメモリ装置の機
能性および使用性に不利に影響することがある。例えば
読み出し増幅器は、メモリセルの情報を確実に読み出す
ために十分な信号レベルを必要とする。メモリキャパシ
タンスとビット線路キャパシタンスとの比が信号レベル
の検出の際に重要である。メモリキャパシタンスが過度
に小さくなれば、この比も十分な信号を形成するのには
小さくなり得る。同じように小さなメモリキャパシタン
スは比較的に高いリフレッシュ周波数を必要とする。
れているが、これには実装密度が大きく、メモリセル面
積の小さなＤＲＡＭの設計が必要である。比較的に小さ
な表面領域を有するメモリセルを製造するために、比較
的に小さな素子、例えばコンデンサが使用される。しか
し比較的に小さなコンデンサを低減されたメモリキャパ
シタンスで使用すると、このことがまたメモリ装置の機
能性および使用性に不利に影響することがある。例えば
読み出し増幅器は、メモリセルの情報を確実に読み出す
ために十分な信号レベルを必要とする。メモリキャパシ
タンスとビット線路キャパシタンスとの比が信号レベル
の検出の際に重要である。メモリキャパシタンスが過度
に小さくなれば、この比も十分な信号を形成するのには
小さくなり得る。同じように小さなメモリキャパシタン
スは比較的に高いリフレッシュ周波数を必要とする。
【０００７】通常ＤＲＡＭで使用されるコンデンサ形式
はトレンチコンデンサである。トレンチコンデンサは３
次元構造体を有し、この構造体はシリコン基板に構成さ
れている。トレンチコンデンサの容積ないしはキャパシ
タンスを増大することは、基板に深くエッチングするこ
とによって達成できる。この場合、トレンチコンデンサ
のキャパシタンスが上昇しても、メモリセルにより占有
される表面の増大にはつながらない。
はトレンチコンデンサである。トレンチコンデンサは３
次元構造体を有し、この構造体はシリコン基板に構成さ
れている。トレンチコンデンサの容積ないしはキャパシ
タンスを増大することは、基板に深くエッチングするこ
とによって達成できる。この場合、トレンチコンデンサ
のキャパシタンスが上昇しても、メモリセルにより占有
される表面の増大にはつながらない。
【０００８】通常のトレンチコンデンサは基板にエッチ
ングされた溝を有している。この溝は典型的にはｐ＋ま
たはｎ+でドープされたポリシリコンにより充填されて
いる。このポリシリコンはコンデンサ電極として用いる
（メモリコンデンサとも称される）。第２のコンデンサ
電極は基板または“溝切りされたプレート”である。例
えばニトライドを含むコンデンサ誘電体は通常は２つの
コンデンサ電極の絶縁に用いる。
ングされた溝を有している。この溝は典型的にはｐ＋ま
たはｎ+でドープされたポリシリコンにより充填されて
いる。このポリシリコンはコンデンサ電極として用いる
（メモリコンデンサとも称される）。第２のコンデンサ
電極は基板または“溝切りされたプレート”である。例
えばニトライドを含むコンデンサ誘電体は通常は２つの
コンデンサ電極の絶縁に用いる。
【０００９】溝の上部領域には誘電性カラー（有利には
酸化領域）が形成され、これにより漏れ電流を阻止し、
ないしはコンデンサの上部部分を絶縁している。
酸化領域）が形成され、これにより漏れ電流を阻止し、
ないしはコンデンサの上部部分を絶縁している。
【００１０】コンデンサ誘電体は溝の上部領域（ここに
カラーが形成される）で通常はこの溝の形成前に除去さ
れる。なぜならコンデンサ誘電体のこの上部部分は後の
プロセスステップに対して妨げになるからである。
カラーが形成される）で通常はこの溝の形成前に除去さ
れる。なぜならコンデンサ誘電体のこの上部部分は後の
プロセスステップに対して妨げになるからである。
【００１１】とりわけこのことにより、ゲート導体路エ
ッチングが困難になる。なぜなら、コンデンサ誘電体が
前もってデポジットされたゲート・ポリシリコンの一部
をエッチングから遮蔽し、このことによりゲート導体路
とトレンチコンデンサとの間に短絡の危険性が生じるか
らである。
ッチングが困難になる。なぜなら、コンデンサ誘電体が
前もってデポジットされたゲート・ポリシリコンの一部
をエッチングから遮蔽し、このことによりゲート導体路
とトレンチコンデンサとの間に短絡の危険性が生じるか
らである。
【００１２】さらにトランジスタへのブリッジの集積が
次の場合に非常に困難になる。すなわち、コンデンサ誘
電体がトレンチ側壁に留まったままでいる場合には非常
に困難になる。この場合、トランジスタのドレイン拡散
領域への接触面が大きく低減される。このことにより移
行抵抗が増大し、相応の問題がメモり駆動に対して生じ
る。
次の場合に非常に困難になる。すなわち、コンデンサ誘
電体がトレンチ側壁に留まったままでいる場合には非常
に困難になる。この場合、トランジスタのドレイン拡散
領域への接触面が大きく低減される。このことにより移
行抵抗が増大し、相応の問題がメモり駆動に対して生じ
る。
【００１３】さらに突出したコンデンサ誘電体は、障害
箇所形成および混合形成を助長し、例えばピンホールな
いしは針状穴がカラーの下側部分とコンデンサ誘電体の
上側部分との間の移行部に、後での高温処理時に容易に
形成される。このようなエラー箇所はコンデンサ誘電体
の品質を悪化させ、溝からの電荷崩壊の重大な原因とな
る。このことはトレンチコンデンサの保持時間を低下さ
せ、従ってその機能性を損なう。
箇所形成および混合形成を助長し、例えばピンホールな
いしは針状穴がカラーの下側部分とコンデンサ誘電体の
上側部分との間の移行部に、後での高温処理時に容易に
形成される。このようなエラー箇所はコンデンサ誘電体
の品質を悪化させ、溝からの電荷崩壊の重大な原因とな
る。このことはトレンチコンデンサの保持時間を低下さ
せ、従ってその機能性を損なう。
【００１４】この問題を回避するために、コンデンサ誘
電体の上側部分を除去すべきである。しかしそれは絶対
に必要な場合だけである。なぜなら、コンデンサ誘電体
は有利には絶縁体および拡散バリアとしても用いられる
からである。
電体の上側部分を除去すべきである。しかしそれは絶対
に必要な場合だけである。なぜなら、コンデンサ誘電体
は有利には絶縁体および拡散バリアとしても用いられる
からである。
【００１５】
【発明が解決しようとする課題】従って本発明の課題
は、絶縁カラーを有する改善されたトレンチコンデンサ
を提供することであり、このトレンチコンデンサではコ
ンデンサ誘電体が必要な深さにまでだけ除去され、カラ
ーの全深さにわたって除去されることはない。本発明の
さらなる課題は、相応の製造方法を提供することであ
る。
は、絶縁カラーを有する改善されたトレンチコンデンサ
を提供することであり、このトレンチコンデンサではコ
ンデンサ誘電体が必要な深さにまでだけ除去され、カラ
ーの全深さにわたって除去されることはない。本発明の
さらなる課題は、相応の製造方法を提供することであ
る。
【００１６】
【課題を解決するための手段】この課題は請求項１に記
載された、絶縁カラーを有するトレンチコンデンサによ
り解決される。さらにこの課題は請求項５に記載された
方法によって解決される。
載された、絶縁カラーを有するトレンチコンデンサによ
り解決される。さらにこの課題は請求項５に記載された
方法によって解決される。
【００１７】
【発明の実施の形態】有利な改善形態はそれぞれ従属請
求項の対象である。
求項の対象である。
【００１８】本発明の基礎とする思想は、コンデンサ誘
電体を絶対に必要な場所でだけ、すなわちコンデンサ接
続領域で除去することである。本発明の方法では、コン
デンサ誘電体を絶縁溝領域でも除去することが必要であ
る。この除去は、絶縁カラーエッチングステップの実行
により、第２のポリシリコンの埋め込みの後に達成され
る。言い替えれば、コンデンサ誘電体ないしはＯＮＯ層
は、有利にはＴＥＯＳ酸化物からなる元から形成された
絶縁カラーが除去される箇所でだけ除去される。これに
より、誘電層は絶縁カラーを少なくとも一部で取り囲
む。
電体を絶対に必要な場所でだけ、すなわちコンデンサ接
続領域で除去することである。本発明の方法では、コン
デンサ誘電体を絶縁溝領域でも除去することが必要であ
る。この除去は、絶縁カラーエッチングステップの実行
により、第２のポリシリコンの埋め込みの後に達成され
る。言い替えれば、コンデンサ誘電体ないしはＯＮＯ層
は、有利にはＴＥＯＳ酸化物からなる元から形成された
絶縁カラーが除去される箇所でだけ除去される。これに
より、誘電層は絶縁カラーを少なくとも一部で取り囲
む。
【００１９】本発明の方法は、公知の溶解エッチングに
対して、絶縁カラー・エッチングステップを第２のポリ
シリコンの埋め込み後に実行することにより、すなわち
公知の方法と比較して後の時点で実行することにより、
格段にコストと時間が節約されるという利点を有する。
２つのポリシリコン充填の境界面における問題も格段に
低減される。
対して、絶縁カラー・エッチングステップを第２のポリ
シリコンの埋め込み後に実行することにより、すなわち
公知の方法と比較して後の時点で実行することにより、
格段にコストと時間が節約されるという利点を有する。
２つのポリシリコン充填の境界面における問題も格段に
低減される。
【００２０】この手段の重要な利点は、通常のプロセス
では順次連続するプロセス、すなわちポリシリコンの埋
め込み、カラー酸化物のデポジット、およびカラーエッ
チングを分解して処理することである。このことにより
処理速度が格段に向上する。
では順次連続するプロセス、すなわちポリシリコンの埋
め込み、カラー酸化物のデポジット、およびカラーエッ
チングを分解して処理することである。このことにより
処理速度が格段に向上する。
【００２１】本発明の実施例が図面に示されており、以
下に詳細に説明する。
下に詳細に説明する。
【００２２】
【実施例】任意のトレンチコンデンサに適用することが
できるが、本発明とその基礎となる問題点について、Ｄ
ＲＡＭメモリセルで使用されるトレンチコンデンサに基
づき説明する。このようなメモリセルは集積回路（Ｉ
Ｃ）、例えばランダムアクセス可能メモリ（ＲＡＭ）、
ダイナミックＲＡＭ（ＤＲＡＭ）、同期ＤＲＡＭ（ＳＤ
ＲＡＭ）、静的ＲＡＭ（ＳＲＡＭ）および読み出し専用
メモリ（ＲＯＭ）に使用される。別の集積回路は論理装
置、例えばプログラム可能論理アレイ（ＰＬＡ）、アプ
リケーション専用ＩＣ（ＡＳＩＣ）、混合ロジック／メ
モリＩＣ（埋め込み形ＤＲＡＭ）、またはその他の回路
装置を含む。通常は多数のＩＣが１つの半導体基板、例
えばシリコンウェハに平行して作製される。処理後にウ
ェハは分割され、ＩＣは多数の個別のチップに分離され
る。次にチップは最終製品にパッケージされ、消費製
品、例えばコンピュータシステム、セルラー電話、パー
ソナルデジタルアシスタント（ＰＡＤ）等の製品で使用
される。論議のために本発明を、個々のメモリセルの形
成について説明する。
できるが、本発明とその基礎となる問題点について、Ｄ
ＲＡＭメモリセルで使用されるトレンチコンデンサに基
づき説明する。このようなメモリセルは集積回路（Ｉ
Ｃ）、例えばランダムアクセス可能メモリ（ＲＡＭ）、
ダイナミックＲＡＭ（ＤＲＡＭ）、同期ＤＲＡＭ（ＳＤ
ＲＡＭ）、静的ＲＡＭ（ＳＲＡＭ）および読み出し専用
メモリ（ＲＯＭ）に使用される。別の集積回路は論理装
置、例えばプログラム可能論理アレイ（ＰＬＡ）、アプ
リケーション専用ＩＣ（ＡＳＩＣ）、混合ロジック／メ
モリＩＣ（埋め込み形ＤＲＡＭ）、またはその他の回路
装置を含む。通常は多数のＩＣが１つの半導体基板、例
えばシリコンウェハに平行して作製される。処理後にウ
ェハは分割され、ＩＣは多数の個別のチップに分離され
る。次にチップは最終製品にパッケージされ、消費製
品、例えばコンピュータシステム、セルラー電話、パー
ソナルデジタルアシスタント（ＰＡＤ）等の製品で使用
される。論議のために本発明を、個々のメモリセルの形
成について説明する。
【００２３】通常の、１段階エッチングプロセスで作製
される、ＤＲＡＭメモリセルに対するトレンチコンデン
サの製造について説明する。
される、ＤＲＡＭメモリセルに対するトレンチコンデン
サの製造について説明する。
【００２４】一般的にトレンチコンデンサは基板１０に
形成される。基板はｐ形ドープ物質（ｐ-）、例えばボ
ロン（Ｂ）により弱くドーピングされている。溝１００
には通常はポリシリコン５０が充填されており、このポ
リシリコンはｎ形ドープ物質（ｎ+）、例えば砒素（Ａ
ｓ）またはホウ素（Ｐ）によりドーピングされている。
オプションとして（図示しない）溝切りプレートを、基
板１０の溝１００の下部領域の周辺に設けることができ
る。この溝切りプレートは例えば砒素によりドーピング
されている。砒素はシリコン基板１０にドープ物質源、
例えばＡＳＧから拡散され、溝付きプレートが溝１００
の側壁に形成される。ポリシリコン５０と溝付きプレー
トないし基板１０はコンデンサ電極として用いる。コン
デンサ誘電体６０はこのコンデンサ電極を分離する。
形成される。基板はｐ形ドープ物質（ｐ-）、例えばボ
ロン（Ｂ）により弱くドーピングされている。溝１００
には通常はポリシリコン５０が充填されており、このポ
リシリコンはｎ形ドープ物質（ｎ+）、例えば砒素（Ａ
ｓ）またはホウ素（Ｐ）によりドーピングされている。
オプションとして（図示しない）溝切りプレートを、基
板１０の溝１００の下部領域の周辺に設けることができ
る。この溝切りプレートは例えば砒素によりドーピング
されている。砒素はシリコン基板１０にドープ物質源、
例えばＡＳＧから拡散され、溝付きプレートが溝１００
の側壁に形成される。ポリシリコン５０と溝付きプレー
トないし基板１０はコンデンサ電極として用いる。コン
デンサ誘電体６０はこのコンデンサ電極を分離する。
【００２５】トレンチコンデンサを使用するＤＲＡＭメ
モリセルは（同じように図示しない）トランジスタを有
する。このトランジスタはゲート並びに拡散領域を有し
ている。チャネルにより分離される拡散領域はｎ形ドー
プ物質、例えばホウ素（Ｐ）の注入によって形成され
る。コンデンサ接続拡散領域（コンデンサ接続部と称す
る）はトレンチコンデンサをトランジスタと接続する。
コンデンサ接続拡散領域はドープ物質を溝ポリシリコン
からブリッジ（プラグストラップまたはバリアストラッ
プ）により拡散することによって形成される。
モリセルは（同じように図示しない）トランジスタを有
する。このトランジスタはゲート並びに拡散領域を有し
ている。チャネルにより分離される拡散領域はｎ形ドー
プ物質、例えばホウ素（Ｐ）の注入によって形成され
る。コンデンサ接続拡散領域（コンデンサ接続部と称す
る）はトレンチコンデンサをトランジスタと接続する。
コンデンサ接続拡散領域はドープ物質を溝ポリシリコン
からブリッジ（プラグストラップまたはバリアストラッ
プ）により拡散することによって形成される。
【００２６】前述のカラーは溝１００の上部領域に形成
される。溝１００の上部領域とは、カラーを含む部分の
ことであり、溝１００の下部領域とはカラーの下側部分
を意味する。カラーはコンデンサ接続部から溝付きプレ
ートないしは基板への漏れ電流を阻止する。漏れ電流は
不所望のものである。なぜなら、漏れ電流はメモリセル
の保持時間を悪化させ、このことはリフレッシュサイク
ルを上昇させ、従って機能性を損なうことになる。
される。溝１００の上部領域とは、カラーを含む部分の
ことであり、溝１００の下部領域とはカラーの下側部分
を意味する。カラーはコンデンサ接続部から溝付きプレ
ートないしは基板への漏れ電流を阻止する。漏れ電流は
不所望のものである。なぜなら、漏れ電流はメモリセル
の保持時間を悪化させ、このことはリフレッシュサイク
ルを上昇させ、従って機能性を損なうことになる。
【００２７】適切な電圧をゲートおよびビット線路に印
加することによりトランジスタ作動され、トレンチコン
デンサへの接続が形成される。一般的にゲートはワード
線路と接続されており、拡散領域はＤＲＡＭマトリクス
でビット線路と接点を介して接続されている。ビット線
路１８５は拡散領域からこの間にある誘電性中間相を介
して絶縁されている。
加することによりトランジスタ作動され、トレンチコン
デンサへの接続が形成される。一般的にゲートはワード
線路と接続されており、拡散領域はＤＲＡＭマトリクス
でビット線路と接点を介して接続されている。ビット線
路１８５は拡散領域からこの間にある誘電性中間相を介
して絶縁されている。
【００２８】細い絶縁溝（ＳＴＩ絶縁部）が、トレンチ
コンデンサを有するＤＲＡＭメモリセルを別のメモリセ
ルないしはその他の電気装置から絶縁するために設けら
れる。
コンデンサを有するＤＲＡＭメモリセルを別のメモリセ
ルないしはその他の電気装置から絶縁するために設けら
れる。
【００２９】図２Ａ〜Ｅは、本発明の基礎となる問題点
を理解するため、通常のトレンチコンデンサの製造のた
めの方法ステップを示す。
を理解するため、通常のトレンチコンデンサの製造のた
めの方法ステップを示す。
【００３０】図２Ａを参照すると、基礎ステープルが基
板１０の表面に形成されている。基礎ステープルは複数
の異なる層を有しており、これらはとりわけ基礎窒化層
７０と基礎酸化層８０である。基礎ステープルは通常の
フォトリソグラフ技術を使用して構造化され、溝１００
を形成すべき領域を定める。反応性イオンエッチングが
溝１００を形成するために実行される。
板１０の表面に形成されている。基礎ステープルは複数
の異なる層を有しており、これらはとりわけ基礎窒化層
７０と基礎酸化層８０である。基礎ステープルは通常の
フォトリソグラフ技術を使用して構造化され、溝１００
を形成すべき領域を定める。反応性イオンエッチングが
溝１００を形成するために実行される。
【００３１】続いて、酸化物−窒化物−酸化物層６０が
溝壁に設けられ、この層はコンデンサ誘電体として用い
られる。コンデンサ誘電体層６０はコンデンサ電極を分
離する。コンデンサ誘電体層６０は、酸化物／窒化物／
酸化物の代わりに例えば窒化物または窒化物／酸化物ま
たはその他の誘電層であってもよく、または誘電層の別
のステープルを含んでもよい。
溝壁に設けられ、この層はコンデンサ誘電体として用い
られる。コンデンサ誘電体層６０はコンデンサ電極を分
離する。コンデンサ誘電体層６０は、酸化物／窒化物／
酸化物の代わりに例えば窒化物または窒化物／酸化物ま
たはその他の誘電層であってもよく、または誘電層の別
のステープルを含んでもよい。
【００３２】ポリシリコン半導体層５０が次にウェハに
デポジットされ、溝１００が満たされる。アモルファス
シリコンも同じように使用することができる。１０５０
から１１００℃までの温度安定性を有し、窒化物または
酸化物に対して選択的に除去することのできる別の金属
タイプも使用することができる。
デポジットされ、溝１００が満たされる。アモルファス
シリコンも同じように使用することができる。１０５０
から１１００℃までの温度安定性を有し、窒化物または
酸化物に対して選択的に除去することのできる別の金属
タイプも使用することができる。
【００３３】図２Ａに示すように、ポリシリコン５０は
次に、形成すべきカラーの下側まで除去される。ポリシ
リコンの除去は例えば、化学機械的研磨による平坦化、
化学的乾式エッチング（ＣＤＥ）または反応性イオンエ
ッチングにより行い、溝１００内にポリシリコンの上側
と同じ高さの表面を形成する。次に反応性イオンエッチ
ングが、ポリシリコン５０を溝１００に埋め込むために
実行される。化学的乾式エッチングを、ポリシリコン５
０を溝１００に埋め込むために使用することも可能であ
る。
次に、形成すべきカラーの下側まで除去される。ポリシ
リコンの除去は例えば、化学機械的研磨による平坦化、
化学的乾式エッチング（ＣＤＥ）または反応性イオンエ
ッチングにより行い、溝１００内にポリシリコンの上側
と同じ高さの表面を形成する。次に反応性イオンエッチ
ングが、ポリシリコン５０を溝１００に埋め込むために
実行される。化学的乾式エッチングを、ポリシリコン５
０を溝１００に埋め込むために使用することも可能であ
る。
【００３４】次に誘電層が、図２Ｂに示すように、ウェ
ハの上にデポジットされる。この誘電層は基礎ステープ
ルおよび溝側壁を覆う。この誘電層はカラーを形成する
ために使用される。誘電層は例えば酸化物からなる。こ
の実施例では、誘電層は熱酸化物９０からなる層の成長
と、これに続く酸化層１１０のデポジットによりＴＥＯ
Ｓを使用して形成される。酸化物は温度ステップにより
濃縮される。酸化層は、垂直方向の漏れ電流を回避する
のに十分な厚さであり、例えば１０〜５０ｎｍである。
択一的に、誘電層は熱酸化物からなる１つの層だけを有
することができる。
ハの上にデポジットされる。この誘電層は基礎ステープ
ルおよび溝側壁を覆う。この誘電層はカラーを形成する
ために使用される。誘電層は例えば酸化物からなる。こ
の実施例では、誘電層は熱酸化物９０からなる層の成長
と、これに続く酸化層１１０のデポジットによりＴＥＯ
Ｓを使用して形成される。酸化物は温度ステップにより
濃縮される。酸化層は、垂直方向の漏れ電流を回避する
のに十分な厚さであり、例えば１０〜５０ｎｍである。
択一的に、誘電層は熱酸化物からなる１つの層だけを有
することができる。
【００３５】別の実施例では、誘電層はＣＶＤ酸化物か
ら形成される。ＣＤＶ酸化物を形成した後、酸化物を濃
縮するための温度ステップを実行することができる。温
度ステップは例えば、Ａｒ、Ｎ2、Ｏ2、Ｈ２Ｏ、Ｎ
２Ｏ、ＮＯ、またはＮＨ３の雰囲気中で実行される。酸
化雰囲気、例えばＯ２またはＨ２Ｏも、ＣＶＤ酸化物の
下に熱酸化層を形成するために使用できる。酸素が雰囲
気からＣＶＤ酸化物によって拡散され、熱酸化物を基板
表面に形成する。このことにより有利には熱酸化物の形
成が可能であり、所望の場合にはＣＶＤ酸化物のデポジ
ットの前での熱的酸化ステップが必要ない。典型的には
温度ステップは、約１０００〜１１００℃の温度で約
０．５〜３時間、実行される。
ら形成される。ＣＤＶ酸化物を形成した後、酸化物を濃
縮するための温度ステップを実行することができる。温
度ステップは例えば、Ａｒ、Ｎ2、Ｏ2、Ｈ２Ｏ、Ｎ
２Ｏ、ＮＯ、またはＮＨ３の雰囲気中で実行される。酸
化雰囲気、例えばＯ２またはＨ２Ｏも、ＣＶＤ酸化物の
下に熱酸化層を形成するために使用できる。酸素が雰囲
気からＣＶＤ酸化物によって拡散され、熱酸化物を基板
表面に形成する。このことにより有利には熱酸化物の形
成が可能であり、所望の場合にはＣＶＤ酸化物のデポジ
ットの前での熱的酸化ステップが必要ない。典型的には
温度ステップは、約１０００〜１１００℃の温度で約
０．５〜３時間、実行される。
【００３６】さらに図２Ｃを参照すると、誘電層が例え
ば反応性イオンエッチングによりエッチングされ、カラ
ー自体が形成され、ポリシリコン５０が溝に露出され
る。
ば反応性イオンエッチングによりエッチングされ、カラ
ー自体が形成され、ポリシリコン５０が溝に露出され
る。
【００３７】これに続いて、第２のポリシリコンデポジ
ットが溝１００を充填するために行われ、ポリシリコン
５０が図２Ｃに示すレベルまでエッチバックされる。
ットが溝１００を充填するために行われ、ポリシリコン
５０が図２Ｃに示すレベルまでエッチバックされる。
【００３８】図２Ｄに示すように、次にフォトラッカー
層１５０が設けられ、それぞれ溝の左半分が露出される
ように構造化される。
層１５０が設けられ、それぞれ溝の左半分が露出される
ように構造化される。
【００３９】次にそれ自体公知の絶縁溝−エッチングス
テップが実行され、絶縁溝がＴＥＯＳ酸化物１６０によ
り満たされ平坦化される。このときに付加的に熱酸化物
１３０がポリシリコン充填物５０の上側に形成される。
このようにして図２Ｅに示す構造体が得られる。
テップが実行され、絶縁溝がＴＥＯＳ酸化物１６０によ
り満たされ平坦化される。このときに付加的に熱酸化物
１３０がポリシリコン充填物５０の上側に形成される。
このようにして図２Ｅに示す構造体が得られる。
【００４０】最後に公知のように、図２Ｆに示すよう
に、コンデンサ接続領域１８０が溝１００の右半分にト
ランジスタないしは他の集積回路素子へのブリッジとし
て形成される。このことは、溝に上側絶縁物をエッチン
グにより埋め込み、これに続いてポリシリコンをデポジ
ットし、構造化することにより達成される。典型的には
ここでは反応性イオンエッチングが使用される。
に、コンデンサ接続領域１８０が溝１００の右半分にト
ランジスタないしは他の集積回路素子へのブリッジとし
て形成される。このことは、溝に上側絶縁物をエッチン
グにより埋め込み、これに続いてポリシリコンをデポジ
ットし、構造化することにより達成される。典型的には
ここでは反応性イオンエッチングが使用される。
【００４１】さらなるプロセスステップは従来技術から
十分に公知であり、従ってここで詳細には説明しない。
十分に公知であり、従ってここで詳細には説明しない。
【００４２】本発明に対して重要なことは、コンデンサ
誘電体６０がポリシリコン５０の最初の埋め込みの後に
（図２Ｂ参照）、カラーの全高さから除去され、続いて
カラーがデポジットされ、構造化されることである。
誘電体６０がポリシリコン５０の最初の埋め込みの後に
（図２Ｂ参照）、カラーの全高さから除去され、続いて
カラーがデポジットされ、構造化されることである。
【００４３】この手段の重大な欠点は、順次連続するプ
ロセス、すなわちポリシリコン５０の埋め込み、カラー
酸化物のデポジット、およびカラーのエッチングを別々
に行うことである。このことにより処理速度が非常に低
下する。さらに、ＮＯＮ層６０を除去するために使用す
る化学薬品が残ってしまい、この残余物のためにさらな
るクリーニングステップが必要である。
ロセス、すなわちポリシリコン５０の埋め込み、カラー
酸化物のデポジット、およびカラーのエッチングを別々
に行うことである。このことにより処理速度が非常に低
下する。さらに、ＮＯＮ層６０を除去するために使用す
る化学薬品が残ってしまい、この残余物のためにさらな
るクリーニングステップが必要である。
【００４４】コンデンサ誘電体６０を除去した後に実行
される熱酸化によって、溝側壁とカラーとの間に安定し
た境界面が形成される。これにより同時に、熱酸化層が
第１のポリシリコン５０上に形成される。このことはカ
ラーエッチングを困難にする。なぜなら、第２のポリシ
リコン５０のデポジットの前に酸化物を完全に除去しな
ければならないからである。これは、残った絶縁性の境
界面が２つのポリシリコン充填物の間に形成される危険
性を回避するためである。後者はキャパシタンスを低下
させ、コンデンサを完全に故障させることもある。
される熱酸化によって、溝側壁とカラーとの間に安定し
た境界面が形成される。これにより同時に、熱酸化層が
第１のポリシリコン５０上に形成される。このことはカ
ラーエッチングを困難にする。なぜなら、第２のポリシ
リコン５０のデポジットの前に酸化物を完全に除去しな
ければならないからである。これは、残った絶縁性の境
界面が２つのポリシリコン充填物の間に形成される危険
性を回避するためである。後者はキャパシタンスを低下
させ、コンデンサを完全に故障させることもある。
【００４５】従って、第１のポリシリコン５０上の熱酸
化層を除去するために、付加的な湿式エッチングステッ
プ、有利にはＤＨＦステップを実行しなければならな
い。このステップもまたカラー酸化物を侵襲する。従っ
て、厚いカラー酸化物を再度デポジットする必要があ
り、このことはプロセスコントロールの悪化に結び付
く。
化層を除去するために、付加的な湿式エッチングステッ
プ、有利にはＤＨＦステップを実行しなければならな
い。このステップもまたカラー酸化物を侵襲する。従っ
て、厚いカラー酸化物を再度デポジットする必要があ
り、このことはプロセスコントロールの悪化に結び付
く。
【００４６】さらに付加的にカラー酸化物−アニールス
テップが、カラーの側壁への湿式エッチング侵襲性を低
減し、カラー酸化物エッチングの均質性を改善するため
に導入される。このことはプロセス時間およびプロセス
コストに不利に作用する。
テップが、カラーの側壁への湿式エッチング侵襲性を低
減し、カラー酸化物エッチングの均質性を改善するため
に導入される。このことはプロセス時間およびプロセス
コストに不利に作用する。
【００４７】図１Ａ〜Ｆは、図２Ａ〜Ｆと同様に、本発
明のトレンチコンデンサの実施例の製造のための方法ス
テップを、本発明の理解のために示す。
明のトレンチコンデンサの実施例の製造のための方法ス
テップを、本発明の理解のために示す。
【００４８】図１Ａに示されたプロセス段階に達するた
めに必要なステップは、前に図２Ａに基づいて説明した
ステップに相応する。
めに必要なステップは、前に図２Ａに基づいて説明した
ステップに相応する。
【００４９】しかしこのプロセス段階での酸化物−窒化
物―酸化物層６０の形態のコンデンサ誘電体の除去は本
発明の実施例では省略され、その代わりにＴＥＯＳ酸化
層の形態の絶縁カラー１１０が溝１００の上部に設けら
れる。
物―酸化物層６０の形態のコンデンサ誘電体の除去は本
発明の実施例では省略され、その代わりにＴＥＯＳ酸化
層の形態の絶縁カラー１１０が溝１００の上部に設けら
れる。
【００５０】図１Ｂに示すように、次に第２のポリシリ
コン充填と、基板表面下でのその埋め込みが行われる。
コン充填と、基板表面下でのその埋め込みが行われる。
【００５１】図１Ｃによれば、前もって絶縁カラー１１
０を所望の深さまでエッチバックした後、コンデンサ誘
電体６０が溝１００の上部領域から除去される。このエ
ッチバックは例えば簡単な湿式化学エッチングにより、
例えばＢＨＦによって行うことができる。この際にほと
んど酸化物だけがエッチングされ、基礎窒化物７０とポ
ロシリコン充填物５０は実質的に侵襲されない。酸化物
−窒化物−酸化物層６０は有利にはＨＦ／グリセロール
またはＨＦ／エチレン−グリセロールにより除去され
る。
０を所望の深さまでエッチバックした後、コンデンサ誘
電体６０が溝１００の上部領域から除去される。このエ
ッチバックは例えば簡単な湿式化学エッチングにより、
例えばＢＨＦによって行うことができる。この際にほと
んど酸化物だけがエッチングされ、基礎窒化物７０とポ
ロシリコン充填物５０は実質的に侵襲されない。酸化物
−窒化物−酸化物層６０は有利にはＨＦ／グリセロール
またはＨＦ／エチレン−グリセロールにより除去され
る。
【００５２】その後、標準のクリーニングステップが行
われる。付加的にさらに、酸化層１２０を形成するため
に薄く熱酸化を行い、溝１００の上部領域の溝側壁を、
図１Ｄで行われるプロセスステップでのフォトラッカー
による汚染から保護することができる。
われる。付加的にさらに、酸化層１２０を形成するため
に薄く熱酸化を行い、溝１００の上部領域の溝側壁を、
図１Ｄで行われるプロセスステップでのフォトラッカー
による汚染から保護することができる。
【００５３】図１Ｄ〜Ｆに示されたさらなるプロセスス
テップでは、実質的にプロセス変更はそれ以上必要な
い。図１Ｄでのフォトラッカー構造化の後、絶縁溝構造
化が溝左半分で行われ、フォトラッカーの除去後、さら
なる熱酸化が行われ、溝側壁が付加的に封印されるよう
にする。ＴＥＯＳ酸化物を引き続きデポジットして、絶
縁カラーのエッチバックにより生じた空隙を充填する。
テップでは、実質的にプロセス変更はそれ以上必要な
い。図１Ｄでのフォトラッカー構造化の後、絶縁溝構造
化が溝左半分で行われ、フォトラッカーの除去後、さら
なる熱酸化が行われ、溝側壁が付加的に封印されるよう
にする。ＴＥＯＳ酸化物を引き続きデポジットして、絶
縁カラーのエッチバックにより生じた空隙を充填する。
【００５４】次に、溝右半分においてコンデンサ接続領
域１８０が、絶縁カラー１１０が除去された領域と、溝
酸化物が除去された後に溝１００の上部領域の充填材料
の上に形成される。
域１８０が、絶縁カラー１１０が除去された領域と、溝
酸化物が除去された後に溝１００の上部領域の充填材料
の上に形成される。
【００５５】本発明を有利な実施例に基づいて説明した
が、本発明はこれに制限されるものではなく、多種多様
に変形することができる。
が、本発明はこれに制限されるものではなく、多種多様
に変形することができる。
【００５６】コンデンサ誘電体はＯＮ、ＮＯ、ＯＮＯ、
またはその他の適切な絶縁層とすることができる。
またはその他の適切な絶縁層とすることができる。
【図１Ａ】本発明のトレンチコンデンサの実施例を製造
するための方法をステップを説明する図である。
するための方法をステップを説明する図である。
【図１Ｂ】本発明のトレンチコンデンサの実施例を製造
するための方法をステップを説明する図である。
するための方法をステップを説明する図である。
【図１Ｃ】本発明のトレンチコンデンサの実施例を製造
するための方法をステップを説明する図である。
するための方法をステップを説明する図である。
【図１Ｄ】本発明のトレンチコンデンサの実施例を製造
するための方法をステップを説明する図である。
するための方法をステップを説明する図である。
【図１Ｅ】本発明のトレンチコンデンサの実施例を製造
するための方法をステップを説明する図である。
するための方法をステップを説明する図である。
【図１Ｆ】本発明のトレンチコンデンサの実施例を製造
するための方法をステップを説明する図である。
するための方法をステップを説明する図である。
【図２Ａ】通常のトレンチコンデンサを製造するため
の、本発明の基礎となる問題点を説明するための方法ス
テップを説明する図である。
の、本発明の基礎となる問題点を説明するための方法ス
テップを説明する図である。
【図２Ｂ】通常のトレンチコンデンサを製造するため
の、本発明の基礎となる問題点を説明するための方法ス
テップを説明する図である。
の、本発明の基礎となる問題点を説明するための方法ス
テップを説明する図である。
【図２Ｃ】通常のトレンチコンデンサを製造するため
の、本発明の基礎となる問題点を説明するための方法ス
テップを説明する図である。
の、本発明の基礎となる問題点を説明するための方法ス
テップを説明する図である。
【図２Ｄ】通常のトレンチコンデンサを製造するため
の、本発明の基礎となる問題点を説明するための方法ス
テップを説明する図である。
の、本発明の基礎となる問題点を説明するための方法ス
テップを説明する図である。
【図２Ｅ】通常のトレンチコンデンサを製造するため
の、本発明の基礎となる問題点を説明するための方法ス
テップを説明する図である。
の、本発明の基礎となる問題点を説明するための方法ス
テップを説明する図である。
【図２Ｆ】通常のトレンチコンデンサを製造するため
の、本発明の基礎となる問題点を説明するための方法ス
テップを説明する図である。
の、本発明の基礎となる問題点を説明するための方法ス
テップを説明する図である。
１０ 基板 ５０ ポリシリコン ６０ コンデンサ誘電体 １００ 溝 １１０ 絶縁カラー
Claims (12)
- 【請求項１】 半導体メモリセルに使用するためのトレ
ンチコンデンサであって、 基板（１０）に形成された溝（１００）と、 基板（１０）に設けられた、第１のコンデンサプレート
としての領域と、 コンデンサ誘電体としての、溝壁の誘電層（６０）と、 溝（１００）に充填された、第２のコンデンサプレート
としての導電性充填材料（５０）と、 溝（１００）の上部領域に形成された絶縁カラー（１１
０）とを有し、 前記誘電層（６０）は絶縁カラー（１１０）を少なくと
も部分的に取り囲む、 ことを特徴とするトレンチコンデンサ。 - 【請求項２】 誘電層（６０）は、溝（１００）に設け
られたコンデンサ接続領域（１８０）の深さまで除去さ
れている、請求項１記載のトレンチコンデンサ。 - 【請求項３】 誘電層（６０）は、溝（１００）に設け
られた絶縁溝領域（１６０）の深さまで除去されてい
る、請求項１または２記載のトレンチコンデンサ。 - 【請求項４】 誘電層（６０）は、１つまたは複数の酸
化物および窒化物層を有する、請求項１から３までのい
ずれか１項記載のトレンチコンデンサ。 - 【請求項５】 半導体メモリセルで使用するためのトレ
ンチコンデンサの製造方法において、 溝（１００）を基板（１０）に形成し、該溝は第１のコ
ンデンサプレートとして用いる領域を有し、 第１の誘電層（６０）を溝壁に、コンデンサ誘電体とし
て形成し、 充填材料（５０）を溝（１００）の下部領域に第２のコ
ンデンサプレートとして設け、 絶縁カラー（１１０）を、溝の上部領域で第１の誘電層
（６０）の上に形成し、 充填材料（５０）を溝（１００）の上部領域に設ける、
ことを特徴とする、トレンチコンデンサの製造方法。 - 【請求項６】 絶縁カラー（１１０）を酸化層から形成
するステップを有する、請求項５記載の方法。 - 【請求項７】 絶縁カラー（１１０）の一部と、その下
にある第１の誘電層（６０）を溝（１００）の上部領域
で除去する捨てプを有する、請求項５または６記載の方
法。 - 【請求項８】 第２の誘電層（１２０）を、絶縁カラー
（１１０）が除去された領域と、充填材料の上であって
溝（１００）の上部領域に設けるステップを有する、請
求項７記載の方法。 - 【請求項９】 絶縁溝領域（１６０）を溝（１００）の
上部領域であって、絶縁カラー（１１０）の上と、場合
により第２の誘電層（１２０）の上に設けるステップを
有する、請求項７または８記載の方法。 - 【請求項１０】 コンデンサ接続領域（１８０）を、絶
縁カラー（１１０）が除去された領域と、充填物の上で
あって溝（１００）の上部領域に設けるステップを有す
る、請求項７から９までのいずれか１項記載の方法。 - 【請求項１１】 絶縁溝領域（１６０）を溝（１００）
の上部領域に設けるステップを有する、請求項７を引用
した請求項１０記載の方法。 - 【請求項１２】 絶縁溝領域を形成する際に、コンデン
サ接続領域を除去する、請求項１１記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19843641.6 | 1998-09-23 | ||
| DE19843641A DE19843641A1 (de) | 1998-09-23 | 1998-09-23 | Grabenkondensator mit Isolationskragen und entsprechendes Herstellungsverfahren |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000101049A true JP2000101049A (ja) | 2000-04-07 |
Family
ID=7881979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11269054A Withdrawn JP2000101049A (ja) | 1998-09-23 | 1999-09-22 | 絶縁カラ―を有するトレンチコンデンサおよびその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6423607B1 (ja) |
| EP (1) | EP0989603A3 (ja) |
| JP (1) | JP2000101049A (ja) |
| KR (1) | KR20000023393A (ja) |
| DE (1) | DE19843641A1 (ja) |
| TW (1) | TW434885B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002299462A (ja) * | 2001-01-26 | 2002-10-11 | Nokia Mobile Phones Ltd | 半導体装置 |
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| DE10255845B3 (de) * | 2002-11-29 | 2004-07-15 | Infineon Technologies Ag | Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen, der über einen vergrabenen Kontakt einseitig mit einem Substrat elektrisch verbunden ist, insbesondere für eine Halbleiterspeicherzelle |
| DE10255847B3 (de) * | 2002-11-29 | 2004-07-15 | Infineon Technologies Ag | Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen, der über einen vergrabenen Kontakt einseitig mit einem Substrat elektrisch verbunden ist, insbesondere für eine Halbleiterspeicherzelle |
| DE10255846A1 (de) * | 2002-11-29 | 2004-04-01 | Infineon Technologies Ag | Herstellungsverfahren für einen Grabenkondensator, der über einen vergrabenen Kontakt einseitig mit einem Substrat elektrisch verbunden ist, insbesondere für eine Halbleiterspeicherzelle |
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| DE10355225B3 (de) * | 2003-11-26 | 2005-03-31 | Infineon Technologies Ag | Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen, der über einen vergrabenen Kontakt einseitig mit einem Substrat elektrisch verbunden ist, insbesondere für eine Halbleiterspeicherzelle |
| DE10359580B3 (de) * | 2003-12-18 | 2005-06-30 | Infineon Technologies Ag | Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen, der über einen vergrabenen Kontakt einseitig mit einem Substrat elektrisch verbunden ist, insbesondere für eine Halbleiterspeicherzelle |
| TWI340434B (en) * | 2007-07-11 | 2011-04-11 | Nanya Technology Corp | Deep trench device with single side connecting structure and fabrication method thereof |
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| JPH07130871A (ja) * | 1993-06-28 | 1995-05-19 | Toshiba Corp | 半導体記憶装置 |
| JP3480745B2 (ja) * | 1993-09-16 | 2003-12-22 | 株式会社東芝 | 半導体装置の製造方法 |
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-
1999
- 1999-09-22 KR KR1019990040944A patent/KR20000023393A/ko not_active Application Discontinuation
- 1999-09-22 JP JP11269054A patent/JP2000101049A/ja not_active Withdrawn
- 1999-09-22 TW TW088116294A patent/TW434885B/zh not_active IP Right Cessation
- 1999-09-22 EP EP99118738A patent/EP0989603A3/de not_active Withdrawn
- 1999-09-23 US US09/404,494 patent/US6423607B1/en not_active Expired - Fee Related
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| JP2002299462A (ja) * | 2001-01-26 | 2002-10-11 | Nokia Mobile Phones Ltd | 半導体装置 |
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