JPH07183455A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH07183455A JPH07183455A JP32667193A JP32667193A JPH07183455A JP H07183455 A JPH07183455 A JP H07183455A JP 32667193 A JP32667193 A JP 32667193A JP 32667193 A JP32667193 A JP 32667193A JP H07183455 A JPH07183455 A JP H07183455A
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
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- H01L2224/2499—Auxiliary members for HDI interconnects, e.g. spacers, alignment aids
- H01L2224/24996—Auxiliary members for HDI interconnects, e.g. spacers, alignment aids being formed on an item to be connected not being a semiconductor or solid-state body
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- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
- H01L2224/82007—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a permanent auxiliary member being left in the finished device, e.g. aids for holding or protecting a build-up interconnect during or after the bonding process
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】薄膜積層化による３次元ＩＣで、微細ピッチに
対応し、機械的な強度を有する縦方向のチップ間接続方
法と構造を提供する。 【構成】あらかじめ形成された半導体デバイス１０の絶
縁膜上にスルーホール７１を形成した後、接着剤で支持
基板４を接着し、裏面から研磨して薄膜化し、別のデバ
イスの上に積層し、上層の支持基板と接着層を除去した
後、スルーホールをマスクとして接着層をＯ2 プラズマ
アッシングで除去して下層の電極を露出させ、全面にめ
っき電極用導電性物質２０を被覆し、めっき接続を形成
したい部分が露出するようにフォトレジストをパターニ
ングし、めっき接続を形成したい部分が露出するように
フォトレジストをパターニングし、電極に電流を流しな
がらめっき液に浸すことでめっき膜４０を形成し、めっ
き膜をマスクとして導電性物質２０をエッチングするこ
とによって、上層と下層の電極を接続するめっき接続を
形成する。
対応し、機械的な強度を有する縦方向のチップ間接続方
法と構造を提供する。 【構成】あらかじめ形成された半導体デバイス１０の絶
縁膜上にスルーホール７１を形成した後、接着剤で支持
基板４を接着し、裏面から研磨して薄膜化し、別のデバ
イスの上に積層し、上層の支持基板と接着層を除去した
後、スルーホールをマスクとして接着層をＯ2 プラズマ
アッシングで除去して下層の電極を露出させ、全面にめ
っき電極用導電性物質２０を被覆し、めっき接続を形成
したい部分が露出するようにフォトレジストをパターニ
ングし、めっき接続を形成したい部分が露出するように
フォトレジストをパターニングし、電極に電流を流しな
がらめっき液に浸すことでめっき膜４０を形成し、めっ
き膜をマスクとして導電性物質２０をエッチングするこ
とによって、上層と下層の電極を接続するめっき接続を
形成する。
Description
【０００１】
【産業上の利用分野】本発明は、３次元ＩＣおよびマル
チ・チップ・モジュールにおけるチップ間接続電極の形
成方法およびその構造に関するものである。
チ・チップ・モジュールにおけるチップ間接続電極の形
成方法およびその構造に関するものである。
【０００２】
【従来の技術】半導体集積回路の微細化・高集積化の限
界を打破する技術として、従来から３次元ＩＣやマルチ
・チップ・モジュール（ＭＣＭ）等が知られている。
界を打破する技術として、従来から３次元ＩＣやマルチ
・チップ・モジュール（ＭＣＭ）等が知られている。
【０００３】３次元ＩＣには様々な製造方法があるが、
中でも図１５に示すようなチップを積層化する手法は、
シリコンの結晶性が最も良いものとして有力視されてい
る（林ら、１９９０ ＶＬＳＩ・テクノロジー・シンポ
ジウム Ｐ．９５〜９６）。このチップ積層化による３
次元ＩＣ形成技術では、チップ間の電気的接続を高融点
金属であるＷバンプ（９０）および低融点合金であるＡ
ｕ−Ｉｎプール（９１）により行っている。しかし、こ
の方法ではバンプがプールに差し込まれるまでの間は接
着層間に間隙があるため、本質的に接着不良を起こしや
すい構造である。また、バンプの形成に通常の半導体プ
ロセスを適用しているためバンプの高さを数μｍより大
きく稼ぐことができず、このため目合わせ積層化の際に
間に数μｍのゴミが入ったり、薄膜化後の凹凸が数μｍ
あるだけでバンプがプールに届かず電気的接続がうまく
いかないという問題がある。
中でも図１５に示すようなチップを積層化する手法は、
シリコンの結晶性が最も良いものとして有力視されてい
る（林ら、１９９０ ＶＬＳＩ・テクノロジー・シンポ
ジウム Ｐ．９５〜９６）。このチップ積層化による３
次元ＩＣ形成技術では、チップ間の電気的接続を高融点
金属であるＷバンプ（９０）および低融点合金であるＡ
ｕ−Ｉｎプール（９１）により行っている。しかし、こ
の方法ではバンプがプールに差し込まれるまでの間は接
着層間に間隙があるため、本質的に接着不良を起こしや
すい構造である。また、バンプの形成に通常の半導体プ
ロセスを適用しているためバンプの高さを数μｍより大
きく稼ぐことができず、このため目合わせ積層化の際に
間に数μｍのゴミが入ったり、薄膜化後の凹凸が数μｍ
あるだけでバンプがプールに届かず電気的接続がうまく
いかないという問題がある。
【０００４】一方マルチ・チップ・モジュール（ＭＣ
Ｍ）技術は、図１６に示したようなＩＣベアチップ９８
を配線が形成された基板へ直接実装することによって、
チップ間の配線を短くするとともに、実装モジュールに
寄生するインダクタンスやキャパシタンスを除去し、高
密度かつ高速なシステムを実現するものである。近年、
実装されるＩＣの信号バスピン数を大きくしたいという
要求から信号パッドの間隔が狭くなりつつある。現在最
も狭い間隔に対応できる接続技術は、各種合金により形
成されたバンプを用いたフリップ−チップ−ボンディン
グ技術である。この方法の場合チップと配線基板に間隙
があるため、チップの発熱に起因した熱変形による応力
がすべて接続部に集中し、接続が破壊されてしまうとい
う問題がある。また、バンプの形成方法上５０μｍピッ
チぐらいがフリップ−チップ−ボンディングの限界と言
われている。
Ｍ）技術は、図１６に示したようなＩＣベアチップ９８
を配線が形成された基板へ直接実装することによって、
チップ間の配線を短くするとともに、実装モジュールに
寄生するインダクタンスやキャパシタンスを除去し、高
密度かつ高速なシステムを実現するものである。近年、
実装されるＩＣの信号バスピン数を大きくしたいという
要求から信号パッドの間隔が狭くなりつつある。現在最
も狭い間隔に対応できる接続技術は、各種合金により形
成されたバンプを用いたフリップ−チップ−ボンディン
グ技術である。この方法の場合チップと配線基板に間隙
があるため、チップの発熱に起因した熱変形による応力
がすべて接続部に集中し、接続が破壊されてしまうとい
う問題がある。また、バンプの形成方法上５０μｍピッ
チぐらいがフリップ−チップ−ボンディングの限界と言
われている。
【０００５】
【発明が解決しようとする課題】本発明は、微細ピッチ
に対応し、機械的な強度を有し、かつ３次元的な縦方向
の接続も可能であるチップ間接続の方法および構造を提
供するとともに、３次元ＩＣとＭＣＭを融合した新しい
構造の半導体装置を実現することを目的とするものであ
る。
に対応し、機械的な強度を有し、かつ３次元的な縦方向
の接続も可能であるチップ間接続の方法および構造を提
供するとともに、３次元ＩＣとＭＣＭを融合した新しい
構造の半導体装置を実現することを目的とするものであ
る。
【０００６】
【課題を解決するための手段】本発明はデバイスを薄膜
化しもう一つの別のデバイスに積層した後、各デバイス
の電極をめっきによって接続することを特徴としてい
る。めっきを用いる主な理由は、数μｍオーダーの厚い
導電体膜はめっきが最も安定して成長させることができ
るためである。また、デバイスを薄膜化する工程を入れ
たのは、めっき電極導電膜を形成する時に断線してしま
うのを防ぐことおよびリソグラフィーにおけるフォーカ
スマージン内にめっきを形成することを目的として、上
層と下層の電極の段差を減らすためである。
化しもう一つの別のデバイスに積層した後、各デバイス
の電極をめっきによって接続することを特徴としてい
る。めっきを用いる主な理由は、数μｍオーダーの厚い
導電体膜はめっきが最も安定して成長させることができ
るためである。また、デバイスを薄膜化する工程を入れ
たのは、めっき電極導電膜を形成する時に断線してしま
うのを防ぐことおよびリソグラフィーにおけるフォーカ
スマージン内にめっきを形成することを目的として、上
層と下層の電極の段差を減らすためである。
【０００７】めっきによって電極を接続する方法は、本
発明では二通りを提案している。一つは上層のデバイス
に形成されたスルーホールを通して接続するもの、もう
一つはチップのエッヂを通って接続されるものである。
前者はさらに、積層化した後スルーホールを形成する方
法と、薄膜化積層する前に予めスルーホールを形成する
方法の二通りを提案している。
発明では二通りを提案している。一つは上層のデバイス
に形成されたスルーホールを通して接続するもの、もう
一つはチップのエッヂを通って接続されるものである。
前者はさらに、積層化した後スルーホールを形成する方
法と、薄膜化積層する前に予めスルーホールを形成する
方法の二通りを提案している。
【０００８】また、各層デバイスの電極を露出させた
後、層間絶縁膜を被覆し上層の電極および下層の電極が
露出するようにパターニングする工程を入れることも本
発明で提案している。この工程には二つの目的がある。
一つは、上層のデバイスの薄膜化の際にデバイスの劣化
を避けるためにわざと薄膜化を途中で止めて基板を絶縁
層の下に少し残した場合、基板を介して電極がショート
することを防ぐために、絶縁膜を基板とめっき膜の間に
介在させることを目的とする。もう一つは、上層のデバ
イスあるいは接着層が厚く上層の電極と下層の電極の段
差が大きい場合、めっき電極用導電性膜の断線を避ける
ため、テーパーのついた絶縁膜を形成することを目的と
する。
後、層間絶縁膜を被覆し上層の電極および下層の電極が
露出するようにパターニングする工程を入れることも本
発明で提案している。この工程には二つの目的がある。
一つは、上層のデバイスの薄膜化の際にデバイスの劣化
を避けるためにわざと薄膜化を途中で止めて基板を絶縁
層の下に少し残した場合、基板を介して電極がショート
することを防ぐために、絶縁膜を基板とめっき膜の間に
介在させることを目的とする。もう一つは、上層のデバ
イスあるいは接着層が厚く上層の電極と下層の電極の段
差が大きい場合、めっき電極用導電性膜の断線を避ける
ため、テーパーのついた絶縁膜を形成することを目的と
する。
【０００９】さらに、本発明では３層以上の積層された
デバイス層の電極を、一度のめっき工程で同時に接続す
る方法も提案している。この方法を用いれば大幅なＴＡ
Ｔ（ターン・アラウンド・タイム）の短縮が実現できる
だけでなく、この後に説明するチップの縦方向接続と横
方向接続を同時に形成する、３次元ＩＣとＭＣＭを融合
したような新しい半導体装置の製造に応用することが可
能となる。
デバイス層の電極を、一度のめっき工程で同時に接続す
る方法も提案している。この方法を用いれば大幅なＴＡ
Ｔ（ターン・アラウンド・タイム）の短縮が実現できる
だけでなく、この後に説明するチップの縦方向接続と横
方向接続を同時に形成する、３次元ＩＣとＭＣＭを融合
したような新しい半導体装置の製造に応用することが可
能となる。
【００１０】最後に、本発明では前述した電極の接続方
法を用いて、チップの縦方向接続と横方向接続を同時に
形成した半導体装置も提案している。縦方向の接続はス
ルーホールを用いた接続でも、チップのエッヂを這わせ
た配線でもどちらでもよい。また、３層以上の積層デバ
イスを接続するには、あらかじめ前述した方法を用いて
３次元ＩＣを形成したものでもよいし、各層の電極を露
出させた後同時に接続することも可能である。
法を用いて、チップの縦方向接続と横方向接続を同時に
形成した半導体装置も提案している。縦方向の接続はス
ルーホールを用いた接続でも、チップのエッヂを這わせ
た配線でもどちらでもよい。また、３層以上の積層デバ
イスを接続するには、あらかじめ前述した方法を用いて
３次元ＩＣを形成したものでもよいし、各層の電極を露
出させた後同時に接続することも可能である。
【００１１】本発明によれば、微細ピッチに対応し、機
械的な強度を有し、かつ３次元的な縦方向の接続も可能
であるチップ間接続が実現することができ、しかも、３
次元ＩＣとＭＣＭを融合した新しい構造の半導体装置を
実現することも可能となる。
械的な強度を有し、かつ３次元的な縦方向の接続も可能
であるチップ間接続が実現することができ、しかも、３
次元ＩＣとＭＣＭを融合した新しい構造の半導体装置を
実現することも可能となる。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１３】図１，２は、本発明における接続方法の実
施例を示す断面図である。この図ではデバイスが形成さ
れている部分は省略し電極部分だけを示している。まず
予め積層するためのデバイス１０を形成する（図１
（ａ））。接着剤５０を用いて支持基板４に固定した後
（図１（ｂ））。デバイス１０の裏面から研磨によって
薄膜化し（図１（ｃ））、この薄膜化されたデバイス１
１をもう一つのデバイスに接着剤５２を用いて圧着する
（図１（ｄ））。支持基板を研磨、ドライエッチングあ
るいはウェットエッチングなどで除去した後（図１
（ｅ））、上層の接着層を除去する（図１（ｆ））。こ
こで、例えば基板１にはＳｉを、絶縁膜３にＳｉＯ2 膜
を、電極２、６にアルミニウム、接着剤５１、５２にポ
リイミドを用いれば、Ｏ2 プロズマアッシングによって
接着層５１は容易に除去でき、しかも絶縁膜や配線層は
エッチングされないようにすることができる。パターニ
ングおよびエッチングによって絶縁膜にスルーホールを
形成した後、ふたたびＯ2 プロズマアッシングによって
下層の電極表面が露出するまで接着層をエッチングし、
スルーホール７０を形成する（図１（ｇ））。オーバー
アッシングによって配線表面に絶縁膜が形成されてしま
う恐れがあるが、Ａｒスパッタリングなどによって表面
処理を行えば問題ない。その後、めっき用電極膜２０を
形成し（図１（ｈ））、めっき接続を形成したい部分を
抜くようにレジストパターニングを行い（図２
（ａ））、例えば図２（ｂ）のようにしてめっき膜４０
を成長させる（図２ｃ））。レジストを除去した後（図
２（ｄ））、めっき電極用膜２０をめっき接続をマスク
としてエッチングすれば出来上がる（図２（ｅ））。
施例を示す断面図である。この図ではデバイスが形成さ
れている部分は省略し電極部分だけを示している。まず
予め積層するためのデバイス１０を形成する（図１
（ａ））。接着剤５０を用いて支持基板４に固定した後
（図１（ｂ））。デバイス１０の裏面から研磨によって
薄膜化し（図１（ｃ））、この薄膜化されたデバイス１
１をもう一つのデバイスに接着剤５２を用いて圧着する
（図１（ｄ））。支持基板を研磨、ドライエッチングあ
るいはウェットエッチングなどで除去した後（図１
（ｅ））、上層の接着層を除去する（図１（ｆ））。こ
こで、例えば基板１にはＳｉを、絶縁膜３にＳｉＯ2 膜
を、電極２、６にアルミニウム、接着剤５１、５２にポ
リイミドを用いれば、Ｏ2 プロズマアッシングによって
接着層５１は容易に除去でき、しかも絶縁膜や配線層は
エッチングされないようにすることができる。パターニ
ングおよびエッチングによって絶縁膜にスルーホールを
形成した後、ふたたびＯ2 プロズマアッシングによって
下層の電極表面が露出するまで接着層をエッチングし、
スルーホール７０を形成する（図１（ｇ））。オーバー
アッシングによって配線表面に絶縁膜が形成されてしま
う恐れがあるが、Ａｒスパッタリングなどによって表面
処理を行えば問題ない。その後、めっき用電極膜２０を
形成し（図１（ｈ））、めっき接続を形成したい部分を
抜くようにレジストパターニングを行い（図２
（ａ））、例えば図２（ｂ）のようにしてめっき膜４０
を成長させる（図２ｃ））。レジストを除去した後（図
２（ｄ））、めっき電極用膜２０をめっき接続をマスク
としてエッチングすれば出来上がる（図２（ｅ））。
【００１４】図３は、本発明における接続方法の実施例
の一部を示す断面図である。この図でもデバイスが形成
されている部分は省略し電極部分だけを示している。図
１，２で示した例との違いは、絶縁膜のスルーホール７
１の形成（図３（ｂ））を、支持基板の圧着（図３
（ｃ））の前に行っていることである。これにより、図
３（ｇ）でスルーホールの形成をＯ2 プロズマアッシン
グによって下層の接着層の除去と同時に行うことができ
る。この後は、図２（ａ）〜（ｅ）に従って接続電極を
形成すればよい。
の一部を示す断面図である。この図でもデバイスが形成
されている部分は省略し電極部分だけを示している。図
１，２で示した例との違いは、絶縁膜のスルーホール７
１の形成（図３（ｂ））を、支持基板の圧着（図３
（ｃ））の前に行っていることである。これにより、図
３（ｇ）でスルーホールの形成をＯ2 プロズマアッシン
グによって下層の接着層の除去と同時に行うことができ
る。この後は、図２（ａ）〜（ｅ）に従って接続電極を
形成すればよい。
【００１５】図４は、本発明における接続方法の実施例
を示す断面図である。ここでは上層の電極と下層の電極
の接続をスルーホールを介したものでなく、チップのエ
ッジをまたいで形成したものである（図４（ｅ））。必
然的に上層のデバイスのチップの大きさは下層のそれよ
りも小さくなる。
を示す断面図である。ここでは上層の電極と下層の電極
の接続をスルーホールを介したものでなく、チップのエ
ッジをまたいで形成したものである（図４（ｅ））。必
然的に上層のデバイスのチップの大きさは下層のそれよ
りも小さくなる。
【００１６】図５，６は、本発明における絶縁膜被覆を
用いた接続の実施例を示す断面図である。薄膜積層化し
た後、図５（ｂ）のように絶縁膜を被覆し、電極表面が
露出するようにパターニングする工程を設ける例であ
る。図５はスルーホールを介した接続に適用した例、図
６はチップのエッジをまたいだ接続に適用した例であ
る。これにより、めっき電極２０が基板を介して別のめ
っき電極にショートすることを防ぐことができる。ま
た、絶縁膜にテーパーがつくようにエッチングすること
によって急峻な段差によるめっき電極膜２０の断線を防
ぐことができる。例えば絶縁膜９として感光性ポリイミ
ド膜を用いればパターニングを直接行うことができ、か
つ熱処理してポリイミドを軟化させることでテーパー形
状も容易に得られる。
用いた接続の実施例を示す断面図である。薄膜積層化し
た後、図５（ｂ）のように絶縁膜を被覆し、電極表面が
露出するようにパターニングする工程を設ける例であ
る。図５はスルーホールを介した接続に適用した例、図
６はチップのエッジをまたいだ接続に適用した例であ
る。これにより、めっき電極２０が基板を介して別のめ
っき電極にショートすることを防ぐことができる。ま
た、絶縁膜にテーパーがつくようにエッチングすること
によって急峻な段差によるめっき電極膜２０の断線を防
ぐことができる。例えば絶縁膜９として感光性ポリイミ
ド膜を用いればパターニングを直接行うことができ、か
つ熱処理してポリイミドを軟化させることでテーパー形
状も容易に得られる。
【００１７】図７は、本発明における３層以上の層間電
極の形成方法の実施例を示す断面図である。図７では３
層の層間電極を接続した例を示している。まず、２層の
デバイス２０２が積層された３次元ＩＣ（図７（ａ））
に３層目の薄膜デバイス２０３を積層する（図７
（ｂ））。３層目の薄膜デバイスの電極と２層目の薄膜
デバイスの電極をめっきによって接続する（図７
（ｃ））。この工程を繰り返し行うことによって、何層
のデバイスでも積層することが可能である。
極の形成方法の実施例を示す断面図である。図７では３
層の層間電極を接続した例を示している。まず、２層の
デバイス２０２が積層された３次元ＩＣ（図７（ａ））
に３層目の薄膜デバイス２０３を積層する（図７
（ｂ））。３層目の薄膜デバイスの電極と２層目の薄膜
デバイスの電極をめっきによって接続する（図７
（ｃ））。この工程を繰り返し行うことによって、何層
のデバイスでも積層することが可能である。
【００１８】図８，９は、請求項６に記載した層以上の
層間電極の接続を一度のめっき工程で実現する方法の実
施例示した断面図である。ここでは４層の層間電極を接
続した例を示している。３層目デバイスには２層目デバ
イスの電極１０２と２層目デバイスのスルーホール３０
２を含んだスルーホール３０３を形成する。同様に４層
目デバイスには３層目デバイスの電極１０３と３層目デ
バイスのスルーホール３０３を含んだスルーホール３０
４を形成する。こうすることにより、図７の方法よりも
少ない工程で多層の層間接続を行うことができる。た
だ、この方法ではめっきパターンを形成する際のフォト
レジスト工程のフォーカスマージンで一度に接続できる
層数が制限されるが、積層したい層数がこれを越える場
合は図７の工程を図６のように繰り返せばよい。
層間電極の接続を一度のめっき工程で実現する方法の実
施例示した断面図である。ここでは４層の層間電極を接
続した例を示している。３層目デバイスには２層目デバ
イスの電極１０２と２層目デバイスのスルーホール３０
２を含んだスルーホール３０３を形成する。同様に４層
目デバイスには３層目デバイスの電極１０３と３層目デ
バイスのスルーホール３０３を含んだスルーホール３０
４を形成する。こうすることにより、図７の方法よりも
少ない工程で多層の層間接続を行うことができる。た
だ、この方法ではめっきパターンを形成する際のフォト
レジスト工程のフォーカスマージンで一度に接続できる
層数が制限されるが、積層したい層数がこれを越える場
合は図７の工程を図６のように繰り返せばよい。
【００１９】図１０は、本発明の接続方法を用いて３次
元ＩＣをＭＣＭ実装する方法の実施例を示す断面図であ
る。図１０（ｄ）で薄膜デバイスを目合わせ積層するこ
とを除いて図１，２や図３の工程をほぼそのまま適用で
きる。本実施例では、水平方向に２チップ、縦方向にも
２チップを積層実装した例を示したが、この数に限られ
ずめっき接続ができる限り水平方向にも縦方向にも何チ
ップでも実装することができる。
元ＩＣをＭＣＭ実装する方法の実施例を示す断面図であ
る。図１０（ｄ）で薄膜デバイスを目合わせ積層するこ
とを除いて図１，２や図３の工程をほぼそのまま適用で
きる。本実施例では、水平方向に２チップ、縦方向にも
２チップを積層実装した例を示したが、この数に限られ
ずめっき接続ができる限り水平方向にも縦方向にも何チ
ップでも実装することができる。
【００２０】図１１は、１層目のデバイス２０１が形成
された基板上に薄膜デバイスを３層積層し、縦方向のチ
ップ間接続４４および横方向のチップ間接続４３をチッ
プエッヂをまたいで同時に形成した実施例を示す。
された基板上に薄膜デバイスを３層積層し、縦方向のチ
ップ間接続４４および横方向のチップ間接続４３をチッ
プエッヂをまたいで同時に形成した実施例を示す。
【００２１】図１２は、１層目の配線基板２１０上に薄
膜デバイスを４層積層し、縦方向のチップ間接続４５
を、スルーホールを通して行った実施例を示す。このよ
うに１層目の配線基板に形成された横方向チップ間配線
４６を用いて、横方向の接続を行ってもよい。
膜デバイスを４層積層し、縦方向のチップ間接続４５
を、スルーホールを通して行った実施例を示す。このよ
うに１層目の配線基板に形成された横方向チップ間配線
４６を用いて、横方向の接続を行ってもよい。
【００２２】図１３にＣＰＵ５００、１次キャッシュメ
モリ５０１、２次キャッシュメモリ５０２を配線基板５
０３上に３次元−ＭＣＭ実装したシステムの実施例を示
す。この図では縦方向の層間配線および横方向のチップ
間配設は省略している。高速の信号のやり取りが必要な
ＣＰＵ−１次キャッシュ間は配線長が短くなるように積
層し、大容量の２次キャッシュはＣＰＵ−１次キャッシ
ュのまわりに配置することによって、高速の動作を実現
できる。
モリ５０１、２次キャッシュメモリ５０２を配線基板５
０３上に３次元−ＭＣＭ実装したシステムの実施例を示
す。この図では縦方向の層間配線および横方向のチップ
間配設は省略している。高速の信号のやり取りが必要な
ＣＰＵ−１次キャッシュ間は配線長が短くなるように積
層し、大容量の２次キャッシュはＣＰＵ−１次キャッシ
ュのまわりに配置することによって、高速の動作を実現
できる。
【００２３】図１４には、さらに３次元ＩＣによるＭＣ
ＭＣ２２０をさらに薄膜化し、ＭＣＭ間を接続する配線
基板２１１上に積層し、めっきにより接続したハイブリ
ッドＭＣＭを形成した実施例を示す。この他に３次元Ｉ
ＣによるＭＣＭをさらに縦方向に積層して接続してもよ
いし、複数のハイブリッドＭＣＭをさらに大きな領域を
有した配線基板にＭＣＭ的に実装して巨大なシステムを
一つの基板に集積することも可能である。このように、
積層数、実装数が増えれば増えるほど、本発明の長所で
あるチップ間配線長が短いという特性が活かされる。
ＭＣ２２０をさらに薄膜化し、ＭＣＭ間を接続する配線
基板２１１上に積層し、めっきにより接続したハイブリ
ッドＭＣＭを形成した実施例を示す。この他に３次元Ｉ
ＣによるＭＣＭをさらに縦方向に積層して接続してもよ
いし、複数のハイブリッドＭＣＭをさらに大きな領域を
有した配線基板にＭＣＭ的に実装して巨大なシステムを
一つの基板に集積することも可能である。このように、
積層数、実装数が増えれば増えるほど、本発明の長所で
あるチップ間配線長が短いという特性が活かされる。
【００２４】
【発明の効果】以上説明したとおり本発明は、微細ピッ
チに対応し、機械的な強度を有し、かつ３次元的な縦方
向の接続も可能であるチップ間接続を実現するととも
に、３次元ＩＣとＭＣＭを融合した新しい構造の半導体
装置を実現することを可能とする。
チに対応し、機械的な強度を有し、かつ３次元的な縦方
向の接続も可能であるチップ間接続を実現するととも
に、３次元ＩＣとＭＣＭを融合した新しい構造の半導体
装置を実現することを可能とする。
【図１】本発明の接続方法の実施例を示す断面図であ
る。
る。
【図２】図１にひきつづいて本発明における接続方法の
実施例を示す断面図である。
実施例を示す断面図である。
【図３】本発明の接続方法の実施例の一部を示す断面図
である。
である。
【図４】本発明の接続方法の実施例を示す断面図であ
る。
る。
【図５】本発明の絶縁膜被覆を用いた接続の実施例を示
す断面図である。
す断面図である。
【図６】絶縁膜被覆を用いた接続の実施例を示す断面図
である。
である。
【図７】３層以上の層間電極の形成方法の実施例を示す
断面図である。
断面図である。
【図８】３層以上の層間電極の接続を一度のめっき工程
で実現する方法の実施例を示した断面図である。
で実現する方法の実施例を示した断面図である。
【図９】３層以上の層間電極の接続を一度のめっき工程
で実現する方法の実施例を示す断面図である。
で実現する方法の実施例を示す断面図である。
【図１０】本発明の接続方法を用いて３次元ＩＣをＭＣ
Ｍ実装する方法の実施例を示す断面図である。
Ｍ実装する方法の実施例を示す断面図である。
【図１１】複数の縦方向のチップ間接続および横方向の
チップ間接続をチップエッジをまたいで同時に形成した
実施例を示す断面図である。
チップ間接続をチップエッジをまたいで同時に形成した
実施例を示す断面図である。
【図１２】配線基板上に薄膜デバイスを４層積層し、縦
方向のチップ間接続をスルーホールを通して行った実施
例を示す断面図である。
方向のチップ間接続をスルーホールを通して行った実施
例を示す断面図である。
【図１３】３次元−ＭＣＭ実装したシステムの一実施例
を示す斜視図である。
を示す斜視図である。
【図１４】ハイブリッドＭＣＭを形成した実施例を示す
断面図である。
断面図である。
【図１５】チップの薄膜積層による３次元ＩＣの形成方
法を示す断面図である。
法を示す断面図である。
【図１６】バンプを用いたフリップ−チップ−ボンディ
ングによるＭＣＭの接続構造を示す断面図である。
ングによるＭＣＭの接続構造を示す断面図である。
１ 基板 ２ 上層デバイスの電極 ３ 絶縁膜 ４ 支持基板 ６ 下層デバイスの電極 ８ 薄膜化工程で残された基板 ９ パターニングされた絶縁膜 １１ 薄膜化されたデバイス １２ 下層のデバイス １３ 下層のデバイス ２０ めっき電極用膜 ２１ パターニングされためっき電極用膜 ３０ パターニングされたレジスト ４０ めっき膜 ４１ めっき接続 ４２ エッヂを通って形成されためっき接続 ４３ 縦方向のチップ間接続部分 ４４ 横方向のチップ間接続部分 ４５ 縦方向のチップ間接続 ４６ 横方向のチップ間配線 ４７ 縦横同時に形成しためっき接続 ５０ 接着層 ５１ 上層の接着層 ５２ 下層の接着層 ７０ パターニングされたスルーホール ７１ 絶縁膜上にパターニングされたスルーホール ７２ パターニングされた絶縁膜 ８０ めっき液 ８１ 正または負電極 ８２ ８１と反対の極性の電極 ８８ 配線 ８９ 多層配線基板 ９０ Ｗバンプ ９１ Ａｕ−Ｉｎプール ９３ 裏面配線 ９４ Ｓｉ活性層 ９５ 素子分離酸化膜 ９６ ポリイミド接着層 ９７ 支持基板 ９８ ベアチップ ９９ 合金バンプ １００ 配線基板の電極 １０１ １層目デバイスの電極 １０２ ２層目デバイスの電極 １０３ ３層目デバイスの電極 １０４ ４層目デバイスの電極 ２０１ １層目のデバイス ２０２ ２層目の薄膜化デバイス ２０３ ３層目の薄膜化デバイス ２０４ ４層目の薄膜化デバイス ２０５ １層目の薄膜化デバイス ２１０ １層目の配線基板 ２１１ ＭＣＭ間を接続する配線基板 ２２０ ３次元ＩＣによるＭＣＭ ２３０ ３次元ＩＣ−ＭＣＭを複数個実装したハイブ
リッドＭＣＭ ３０２ ２層目デバイスに形成したスルーホール ３０３ ３層目デバイスに形成したスルーホール ３０４ ４層目デバイスに形成したスルーホール ４００ ３次元デバイス ５００ ＣＰＵ ５０１ １次キャッシュメモリ ５０２ ２次キャッシュメモリ ５０３ 配線基板
リッドＭＣＭ ３０２ ２層目デバイスに形成したスルーホール ３０３ ３層目デバイスに形成したスルーホール ３０４ ４層目デバイスに形成したスルーホール ４００ ３次元デバイス ５００ ＣＰＵ ５０１ １次キャッシュメモリ ５０２ ２次キャッシュメモリ ５０３ 配線基板
Claims (9)
- 【請求項１】 あらかじめ形成された半導体デバイスに
接着剤を用いて支持基板を接着し、デバイスの裏面から
研磨によって薄膜化し、別のもう一つのデバイスの上に
積層し、上層の支持基板および上層の接着層を除去した
後、パターニングおよびエッチングにより下層の電極を
露出させた後、全面にめっき電極用導電性物質を被覆
し、めっき接続を形成したい部分が露出するようにマス
クパターンを形成した後、電極に電流を流しながらめっ
き液に浸すおとによりめっき膜を形成し、このめっきを
マスクとしてめっき電極用導電性物質をエッチングする
ことによって、上層デバイスの電極と下層デバイスの電
極を接続することを特徴とする半導体装置の製造方法。 - 【請求項２】 支持基板を接着する前に配線のない領域
の層間絶縁膜あるいは層間絶縁膜と半導体基板にあらか
じめスルーホールを形成し、支持基板を接着しデバイス
を薄膜化し別のもう一つのデバイスに積層する際、下層
の配線領域上にスルーホールが位置するように目合わせ
して積層し、支持基板および上層の接着層を除去した
後、スルーホールをマスクとして接着層を除去すること
によって、下層デバイスの電極を露出させた後、全面に
めっき電極用導電性物質を被覆し、めっき接続を形成し
たい部分が露出するようにマスクパターンを形成した
後、電極に電流を流しながらめっき液に浸すことにより
めっき膜を形成し、このめっき膜をマスクとしてめっき
電極用導電性物質をエッチングすることによって、上層
デバイスの電極と下層デバイスの電極を接続することを
特徴とする半導体装置の製造方法。 - 【請求項３】 上層の薄膜デバイスを積層する際に下層
デバイスの電極が露出するように、下層の電極の位置を
初めからずらして設け、積層した後、上層デバイスの電
極から上層チップのエッジを通って下層デバイスの電極
までをめっきで接続することを特徴とする請求項１記載
の半導体装置の製造方法。 - 【請求項４】 下層の電極が露出した後、層間絶縁膜を
被覆し、上層の電極および下層の電極が露出するように
パターニングした後、めっきにより上層の電極と下層の
電極を接続することを特徴とする請求項１、２または３
記載の半導体装置の製造方法。 - 【請求項５】 テーパーのついた層間絶縁膜を形成する
請求項４に記載の半導体装置の製造方法。 - 【請求項６】 ３層以上のデバイス層を縦方向に積層し
層間の電極を接続する方法において、ある層のスルーホ
ールを形成する際に、その層以下の電極およびスルーホ
ールを全て含んだスルーホールを形成することによっ
て、最上層のスルーホールをマスクとして接着層をエッ
チングした時、全層の電極を露出させることができ、か
つ段差が１層分のデバイスおよび接着層であることによ
って、めっき電極用導電体膜を形成する時に断線が生じ
るのを防ぐことを特徴とする請求項１、２、３、４また
は５に記載の半導体装置の製造方法。 - 【請求項７】 ３層以上のデバイス層を縦方向に積層し
層間の電極が接続された半導体装置において、各層のス
ルーホールがその層以下の電極およびスルーホールを全
て含んだ領域を有し、かつ段差が１層分のデバイスおよ
び接着層であるとを特徴とする半導体装置。 - 【請求項８】 請求項７記載の半導体装置を製造する方
法であって、複数のデバイスあるいは配線層が形成され
た第１層の基板に、薄膜化されたデバイスを１個以上縦
方向や横方向に積層し、各電極を露出させた後、めっき
により縦方向の接続と横方向の接続を同時に形成するこ
とを特徴とする半導体装置の製造方法。 - 【請求項９】 複数のデバイスあるいは配線層が形成さ
れた第１層の基板上に、薄膜化されたデバイスが１個以
上縦方向や横方向に積層され、各電極が縦方向や横方向
に接続されたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5326671A JP2755143B2 (ja) | 1993-12-24 | 1993-12-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5326671A JP2755143B2 (ja) | 1993-12-24 | 1993-12-24 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9213272A Division JPH1074891A (ja) | 1997-08-07 | 1997-08-07 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07183455A true JPH07183455A (ja) | 1995-07-21 |
| JP2755143B2 JP2755143B2 (ja) | 1998-05-20 |
Family
ID=18190369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5326671A Expired - Lifetime JP2755143B2 (ja) | 1993-12-24 | 1993-12-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2755143B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006165286A (ja) * | 2004-12-08 | 2006-06-22 | Seiko Epson Corp | 半導体基板の製造方法、半導体基板、半導体素子の製造方法、半導体素子及び電気光学装置の製造方法 |
| JP2009071095A (ja) * | 2007-09-14 | 2009-04-02 | Spansion Llc | 半導体装置の製造方法 |
| US7595222B2 (en) | 2001-07-04 | 2009-09-29 | Panasonic Corporation | Semiconductor device and manufacturing method thereof |
| US11631692B2 (en) | 2019-07-29 | 2023-04-18 | Samsung Electronics Co., Ltd. | Semiconductor memory device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5837935A (ja) * | 1981-08-31 | 1983-03-05 | Toshiba Corp | 多層構造集積回路装置 |
| JPH01140652A (ja) * | 1987-11-26 | 1989-06-01 | Sharp Corp | 立体型半導体装置 |
| JPH04290232A (ja) * | 1991-03-19 | 1992-10-14 | Toshiba Corp | 溝埋込み配線形成方法 |
-
1993
- 1993-12-24 JP JP5326671A patent/JP2755143B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5837935A (ja) * | 1981-08-31 | 1983-03-05 | Toshiba Corp | 多層構造集積回路装置 |
| JPH01140652A (ja) * | 1987-11-26 | 1989-06-01 | Sharp Corp | 立体型半導体装置 |
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| US7595222B2 (en) | 2001-07-04 | 2009-09-29 | Panasonic Corporation | Semiconductor device and manufacturing method thereof |
| JP2006165286A (ja) * | 2004-12-08 | 2006-06-22 | Seiko Epson Corp | 半導体基板の製造方法、半導体基板、半導体素子の製造方法、半導体素子及び電気光学装置の製造方法 |
| JP4581664B2 (ja) * | 2004-12-08 | 2010-11-17 | セイコーエプソン株式会社 | 半導体基板の製造方法、半導体素子の製造方法及び電気光学装置の製造方法 |
| JP2009071095A (ja) * | 2007-09-14 | 2009-04-02 | Spansion Llc | 半導体装置の製造方法 |
| US8367466B2 (en) | 2007-09-14 | 2013-02-05 | Spansion Llc | Manufacturing stacked semiconductor device |
| US11631692B2 (en) | 2019-07-29 | 2023-04-18 | Samsung Electronics Co., Ltd. | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2755143B2 (ja) | 1998-05-20 |
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