JP4581664B2 - 半導体基板の製造方法、半導体素子の製造方法及び電気光学装置の製造方法 - Google Patents
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Description
そこで、半導体素子の接続端子が上面を向くように配線基板上に転写する方法が提案されている。この場合の実装方法として、配線基板の接続端子および半導体素子の接続端子の両方から、無電解めっき法によりめっきを成長させ、両者の導通をとる方法が採用されている。
本発明の半導体基板の製造方法は、配線基板上に複数の半導体素子が実装されてなる半導体基板の製造方法であって、第1基板の表面に配線側端子を有する配線基板を製造する工程と、素子側端子を有する半導体素子を、第2基板に対し、前記素子側端子が該第2基板の表面に面するように形成して素子基板を製造する工程と、前記第1基板のうち前記配線側端子が形成された面と、前記第2基板のうち前記半導体素子が形成された面とをそれぞれ対向させ、前記配線基板と前記素子基板とを貼り合わせる工程と、前記貼り合わせの後に、前記第2基板を前記半導体素子から剥離する工程と、前記半導体素子の表面に他の半導体素子を有する他の素子基板を貼り合わせる工程と、前記貼り合わせの後に、前記他の素子基板を前記他の半導体素子から剥離する工程とを繰り返し、前記複数の半導体素子を厚み方向に積層する工程と、隣接する前記半導体素子の対応する素子側端子間及び最も前記配線基板側に位置する半導体素子の素子側端子と配線側端子とを無電解めっきにより一括処理で電気的に接続する工程とを含むことを特徴とする。
本発明に係る半導体基板の製造方法では、半導体素子及び他の半導体素子側に接着剤を塗布しているため、適量の接着剤により配線基板と半導体素子及び半導体素子と他の半導体素子とを貼り合わせることが可能となる。
本発明に係る半導体基板では、複数の半導体素子を実装するスペースの狭小化を実現ことができるため、高密度な実装が可能となる。
本発明に係る半導体素子は、複数積層されているため、半導体素子の性能を高めることができ、また、他の基板に実装する際、占有面積が小さくて済むため、基板全体の小型化を実現することが可能となる。
なお、本願発明において、電気光学装置とは、電界により物質の屈折率が変化して光の透過率を変化させる電気光学効果を有するものの他、電気エネルギーを光学エネルギーに変換するもの等も含んで総称している。具体的には、電気光学物質として液晶を用いる液晶表示装置、有機EL(Electro-Luminescence)を用いる有機EL装置、無機ELを用いる無機EL装置、電気光学物質としてプラズマ用ガスを用いるプラズマディスプレイ装置等がある。さらには、電気泳動ディスプレイ装置(EPD:Electrophoretic Display)、フィールドエミッションディスプレイ装置(FED:電界放出表示装置:Field Emission Display)等がある。
電気光学装置は、有機エレクトロルミネッセンスパネル1を備えており、この有機エレクトロルミネッセンスパネル1は、電気絶縁性および透光性を有する基板2上に、スイッチング用TFT(図示せず)に接続された画素電極が基板2上にマトリクス状に配置されてなる平面視略矩形の画素部3(図1中の一点鎖線枠内)を具備して構成される。画素部3は、中央部分の表示領域4(画素部3内の一点鎖線枠内)と、表示領域4の周囲に配置されたダミー領域5とに区画されている。表示領域4はマトリクス状に配置された画素6によって形成される領域であり、有効表示領域若しくは機能領域ともいう。表示領域4には、それぞれ画素電極を有する3色の表示ドット(画素6)R、G、Bが、紙面の縦方向および横方向にそれぞれ離間してマトリクス状に配置されている。表示領域4の外側には非表示領域が形成されており、この非表示領域には、表示領域4に隣接するダミー領域5が形成されている。図1において表示領域4の左右には走査線駆動回路7が配置されており、図1において表示領域4の上下にはデータ線駆動回路8が配置されている。これら走査線駆動回路7、データ線駆動回路8はダミー領域5の周縁部に配置されている。
本実施形態は、上記走査線駆動回路7,データ線駆動回路8の駆動に用いられる駆動回路9aを備えた半導体基板9の製造方法について特徴を有するものである。この半導体基板9には、TFTを積層したものが複数あり、本実施形態では、この中でもTFTが3層積層されたものを例に挙げて説明する。
まず、半導体基板9の製造プロセスにおいては、半導体素子の形成方法として、配線基板10に対して半導体素子たるTFTを複数転写させる方法を採用している。つまり、接続端子14を有する配線基板10に対して、TFT13を有する基板(以下「素子基板」という)を貼り合わせ、該TFT13を配線基板10側に転写させた後、複数のTFTを厚み方向に積層させることで、半導体基板9を得ている。そこで、これら配線基板10と素子基板20(図4参照)の製造工程を説明した後に、これら配線基板10と素子基板20との貼合せ工程、及びTFT13の転写工程、TFTの積層工程等について、順を追って説明する。
まず、図3に示した配線基板10の製造工程について説明する。
はじめに、ガラス基板(第1基板)10aを用意する。ガラス基板10aとしては、石英ガラス、ソーダガラス等からなる透光性耐熱基板が好ましい。そして、一部に凹部14aが形成されたガラス基板10aの表面にCVD(化学的気相成長)法を用いて酸化シリコン膜(図示略)を形成した後、凹部14aに形成された該酸化シリコン膜上に接続端子14を形成する。以上の工程により、図3に示した配線基板10を得ることができる。
なお、接続端子14は、所定のパターンにて形成するものとし、具体的には図3(a)に示すように、平面視矩形状となっており、複数箇所に設けられている。この接続端子14の内側領域に貼合せ領域13aを有する形にて形成されている。
次に、図4に示した素子基板20の製造工程について説明する。
はじめに、ガラス基板(第2基板)20aを用意する。ガラス基板20aとしては、石英ガラス、ソーダガラス等からなる透光性耐熱基板が好ましい。そして、このガラス基板20aの表面にTFT13を形成する。TFT13の製造方法は、高温プロセスを含む公知の技術が採用されるので、説明を省略する。なお、ここではTFT13の接続端子(素子側端子)21がガラス基板20aの直上に位置するように、つまりTFT13の接続端子21がガラス基板20aの表面に面するように、該TFT13を公知の高温プロセス技術にて形成するものとしている。ここで、接続端子21は、後述するTFT(他の半導体素子)31の端子パターンに応じて形成されるものである。
以上のような方法により製造した配線基板10と素子基板20の貼り合わせを行う。ここでは、まず、図5(a)に示したように、複数の接続端子14にて構成される接続部群の内側領域(貼合せ領域)13aに接着剤が収まるように、TFT13の表面に接着剤23を塗布する。接着剤23の塗布方法は、例えばディスペンス法、フォトリソグラフィ法、或いはインクジェット装置を用いた液滴吐出法等にて行うことができる。
具体的には、図5(b)に示したように、配線基板10側のガラス基板10aのうち接続端子14が形成された面と、素子基板20側のガラス基板20aのうち接続端子21が形成された面とをそれぞれ対向させつつ各基板10,20を貼り合わせるものとしている。したがって、TFT13が配線基板10の表面に当接されることとなる。また、特に接続端子14が基板面内においてTFT13の外側に位置するように、つまり貼合せ領域13a内にTFT13が位置するように貼り合わせを行うものとしている。
次に、ガラス基板20a側に形成されたTFT13をガラス基板10a側(配線基板10側)に転写するために、ガラス基板20aの剥離を行う。具体的には、図5(c)に示すように、ガラス基板20aの裏面側(素子基板20のTFT13が形成されていない側の面)から、レーザ光Lを照射する。そうすると、剥離層22の原子や分子の結合が弱まり、また、剥離層22内の水素が分子化し、結晶の結合から分離され、即ち、TFT13とガラス基板20aとの結合力が完全になくなり、レーザ光Lが照射された部分のガラス基板20aとTFT13との結合(接着)を容易に取り外すことが可能となる。
次に、図4に示した素子基板(他の素子基板)30の製造工程について説明する。ここでは、TFT13と大きさが異なるTFT(他の半導体素子)31を厚み方向に積層する工程について説明する。すなわち、隣接するTFT13の大きさが順に小さくなるように積層するとともに、配線基板10の接続端子14及び素子基板20の接続端子21がそれぞれの基板表面内においてTFT13及びTFT31の外側に位置するように積層する。
次に、TFT13と、素子基板30との貼り合わせを行う。ここでは、まず、素子基板30に形成されたTFT31の表面に接着剤34を塗布し、接着剤34を介してTFT13と、素子基板30とを貼り合わせる。この場合も、上述した配線基板10と素子基板20とを貼り合わせたときと同様の塗布方法及び接着剤量となっている。
具体的には、図7に示したように、TFT13側の表面の接続端子21が形成された面と、素子基板30側のガラス基板32のうち接続端子35が形成された面とをそれぞれ対向させて、TFT13と素子基板30とを貼り合わせるものとしている。したがって、TFT31がTFT13の表面に当接されることとなる。また、特に接続端子21が基板面内においてTFT31の外側に位置するように、つまり、図3に示す貼合せ領域31a内にTFT31が位置するように貼り合わせを行うものとしている。
以上の工程を繰り返して、順に大きさの小さいTFTを所定の個数だけ配線基板10上に積層する。なお、本実施形態の半導体素子基板9では、図2に示すように、TFT31の表面に、接続端子41を有し、TFT31より大きさの小さいTFT(他の半導体素子)40を接着剤42を介して積層させたTFTの3層構造となっている。
以上の複数のTFT11の積層を行った後、各接続端子14,21,35,41間の電気的接続を一括処理で行う。ここでは、無電解めっき処理法を用いて接続するものとしている。まず、各接続端子14,21,35,41の表面の濡れ性向上、及び残さを除去するために処理液に浸漬する。本実施形態では、フッ酸が0.01%〜0.1%、及び硫酸が0.01%〜0.1%含有した水溶液中に1分〜5分間含浸する。あるいは0.1%〜10%の水酸化ナトリウム等のアルカリベースの水溶液に1分〜10分浸漬してもよい。
さらに、ZnOを含有したpH11〜13のジンケート液中に1秒〜2分間浸漬し、端子表面をZnに置換する。その後、5%〜30%の硝酸水溶液に1秒〜60秒浸漬し、Znを剥離する。そして、再度ジンケート浴中に1秒〜2分浸漬し、緻密なZn粒子をAl表面に析出させる。その後、無電解Niめっき浴に浸漬し、Niめっきを形成する。
めっき高さは2μm〜10μm程度析出させる。めっき浴は次亜リン酸を還元剤とした浴であり、pH4〜5、浴温80℃〜95℃である。
さらに、TFT13,31,40側に接着剤23,34,42を塗布しているため、適量の接着剤により配線基板10,TFT13,31,40間を貼り合わせることが可能となる。
また、透明基板であるガラス基板20a,32を用いているため、TFT13,31の位置している箇所が分かる。したがって、貼り合せ領域13a,31a内にTFT13,31を貼り合せる際の位置合わせが容易になる。
ここで、配線基板10に積層する第1層,第2層目のTFT51,52は、図9に示すように、両面に接続端子(素子側端子)51a,52aを有しており、第3層目のTFT53は第2層に対向する面にのみ接続端子(素子側端子)53aを有している。
このように、TFT51,52の両面に設けられた接続端子51a,52aを接続する際、貫通孔を形成する等の加工処理を施さなくて済むため、簡易な方法により電気的に接続させることが可能となる。さらに、半導体基板50では、複数のTFTを実装するスペースの狭小化を実現ことができるため、高密度な実装が可能となる。
本実施形態に係る半導体素子60は、第2実施形態と同様に、略同形状のTFTを積層する場合について説明する。
半導体素子60の製造方法は、まず、図5に示すように、第1実施形態の素子基板20の製造方法と同様にして、TFT61の接続端子61aがガラス基板(第1支持基板)62の表面に面するように、TFT61を形成する。そして、図10に示すように、ガラス基板(第2支持基板)63の表面と、ガラス基板63のうちTFT61が形成された面とを貼り合せる。ここで、ガラス基板63とTFT61とは、第1実施形態で用いたレーザ光等の照射により当該層膜内や界面において剥離が生ずる材料からなる剥離層64により接着する。
この貼り合せの後、第2実施形態と同様にして、接続端子65a,66aを有し、TFT61と同形状のTFT65,66を積層し、無電解めっきにより成長したバンプ67によって、各接続端子61a,65a,66aが一括処理で電気的に接続される。続いて、ガラス基板とTFT61との間にレーザ光Lを照射することにより、図10に示すように、積層されたTFT61,65,66、すなわち、半導体素子60とガラス基板63とを取り外す。
なお、本実施形態では、略同形状のTFT61,65,66を積層したが、半導体素子であれば、これに限るものではない。また、半導体素子の両面に接続端子を有し、隣接するTFT13の大きさが順に小さくなるように積層しても良い。この場合も、簡易な方法により、半導体素子の性能を高めることができる。
例えば、上記各実施形態において、ガラス基板20a,32,62の表面にTFTを1つのみ形成した場合について説明したが、図12に示すように、ガラス基板70の表面に同じ大きさの複数個のTFT(半導体素子)71を形成しても良い。この構成では、複数のTFT71を複数の配線基板10の表面に同時に転写した後、このTFT71の表面に同時に他のTFTを積層することができるため、さらに生産性を向上させることができる。
また、接続端子14,21,35,41,51a,52a,53a,61a,65a,66aを構成する材料としては、例えばAl,Cu等の金属導電材料の他、TiN等の金属窒化膜を用いても良い。
Claims (6)
- 第1の端子を有する配線基板上に第2の端子を有する半導体素子が実装されてなる半導体基板の製造方法であって、
剥離層を介して透光性基板に設けられた第1の半導体素子と前記配線基板とを貼り合わせる工程と、
該剥離層に該透光性基板を介してレーザ光を照射することにより前記第1の半導体素子から該透光性基板を剥離する工程と、
剥離層を介して透光性基板に設けられた第2の半導体素子と前記第1の半導体素子とを貼り合わせる工程と、
該剥離層に該透光性基板を介してレーザ光を照射することにより前記第2の半導体素子から該透光性基板を剥離する工程と、
前記第1の端子と前記第2の端子とを無電解めっきにより電気的に接続する工程と、
を含み、
該剥離層の厚さが20nm〜1μmであることを特徴とする半導体基板の製造方法。 - 接着剤を介して前記配線基板と前記第1の半導体素子とを貼り合わせることを特徴とする請求項1に記載の半導体基板の製造方法。
- 接着剤を介して前記第1の半導体素子と前記第2の半導体素子とを貼り合わせることを特徴とする請求項2に記載の半導体基板の製造方法。
- 前記接着剤は、フィラー及び粒子のうち少なくとも一方を含むことを特徴とする請求項2又は3に記載の半導体基板の製造方法。
- 端子を有する半導体素子が積層してなる複数積層された半導体素子の製造方法であって、
第1の剥離層を介して支持基板に設けられた第1の半導体素子と第2の剥離層を介して透光性基板に設けられた第2の半導体素子とを貼り合わせる工程と、
前記第2の剥離層にレーザ光を照射することにより前記第2の半導体素子から該透光性基板を剥離する工程と、
前記第1の剥離層にレーザ光を照射することにより前記第1の半導体素子から前記支持基板を剥離する工程と、
複数の前記端子を無電解めっきにより電気的に接続する工程と、
を含み、
前記第1の剥離層および前記第2の剥離層の厚さは、20nm〜1μmであることを特徴とする複数積層された半導体素子の製造方法。 - 発光素子を駆動するためのスイッチング素子が配線基板に実装されてなる電気光学装置の製造方法であって、
前記スイッチング素子として半導体素子を用い、該半導体素子を前記配線基板に実装する工程として、請求項1から請求項4のいずれか1項に記載の半導体基板の製造方法を用いることを特徴とする電気光学装置の製造方法。
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---|---|---|---|---|
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Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01140652A (ja) * | 1987-11-26 | 1989-06-01 | Sharp Corp | 立体型半導体装置 |
JPH07183455A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | 半導体装置とその製造方法 |
JP2000208702A (ja) * | 1999-01-14 | 2000-07-28 | Hitachi Ltd | 半導体装置およびその製造方法 |
JP2003086762A (ja) * | 2001-07-04 | 2003-03-20 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP2003298006A (ja) * | 2002-03-29 | 2003-10-17 | Seiko Epson Corp | 半導体装置および電気光学装置 |
JP2004200522A (ja) * | 2002-12-19 | 2004-07-15 | Semiconductor Energy Lab Co Ltd | 半導体チップおよびその作製方法 |
JP2004221568A (ja) * | 2002-12-27 | 2004-08-05 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
JP2005311122A (ja) * | 2004-04-22 | 2005-11-04 | Seiko Epson Corp | 半導体基板の製造方法、電気光学装置の製造方法 |
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Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01140652A (ja) * | 1987-11-26 | 1989-06-01 | Sharp Corp | 立体型半導体装置 |
JPH07183455A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | 半導体装置とその製造方法 |
JP2000208702A (ja) * | 1999-01-14 | 2000-07-28 | Hitachi Ltd | 半導体装置およびその製造方法 |
JP2003086762A (ja) * | 2001-07-04 | 2003-03-20 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP2003298006A (ja) * | 2002-03-29 | 2003-10-17 | Seiko Epson Corp | 半導体装置および電気光学装置 |
JP2004200522A (ja) * | 2002-12-19 | 2004-07-15 | Semiconductor Energy Lab Co Ltd | 半導体チップおよびその作製方法 |
JP2004221568A (ja) * | 2002-12-27 | 2004-08-05 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
JP2005311122A (ja) * | 2004-04-22 | 2005-11-04 | Seiko Epson Corp | 半導体基板の製造方法、電気光学装置の製造方法 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9254653B2 (en) | 2013-02-26 | 2016-02-09 | Seiko Epson Corporation | Wiring structure, method of manufacturing wiring structure, liquid droplet ejecting head, and liquid droplet ejecting apparatus |
US9579892B2 (en) | 2013-02-26 | 2017-02-28 | Seiko Epson Corporation | Wiring structure, method of manufacturing wiring structure, liquid droplet ejecting head, and liquid droplet ejecting apparatus |
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