JP2005311122A - 半導体基板の製造方法、電気光学装置の製造方法 - Google Patents

半導体基板の製造方法、電気光学装置の製造方法 Download PDF

Info

Publication number
JP2005311122A
JP2005311122A JP2004126965A JP2004126965A JP2005311122A JP 2005311122 A JP2005311122 A JP 2005311122A JP 2004126965 A JP2004126965 A JP 2004126965A JP 2004126965 A JP2004126965 A JP 2004126965A JP 2005311122 A JP2005311122 A JP 2005311122A
Authority
JP
Japan
Prior art keywords
substrate
wiring
manufacturing
semiconductor
side terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004126965A
Other languages
English (en)
Other versions
JP3956955B2 (ja
Inventor
Taku Akagawa
卓 赤川
Takeshi Yoda
剛 依田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2004126965A priority Critical patent/JP3956955B2/ja
Priority to US11/102,903 priority patent/US7326639B2/en
Priority to CNB2005100649380A priority patent/CN100495644C/zh
Priority to KR1020050033012A priority patent/KR100657074B1/ko
Publication of JP2005311122A publication Critical patent/JP2005311122A/ja
Application granted granted Critical
Publication of JP3956955B2 publication Critical patent/JP3956955B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F21—LIGHTING
    • F21K—NON-ELECTRIC LIGHT SOURCES USING LUMINESCENCE; LIGHT SOURCES USING ELECTROCHEMILUMINESCENCE; LIGHT SOURCES USING CHARGES OF COMBUSTIBLE MATERIAL; LIGHT SOURCES USING SEMICONDUCTOR DEVICES AS LIGHT-GENERATING ELEMENTS; LIGHT SOURCES NOT OTHERWISE PROVIDED FOR
    • F21K9/00—Light sources using semiconductor devices as light-generating elements, e.g. using light-emitting diodes [LED] or lasers
    • F21K9/20—Light sources comprising attachment means
    • F21K9/23—Retrofit light sources for lighting devices with a single fitting for each light source, e.g. for substitution of incandescent lamps with bayonet or threaded fittings
    • F21K9/235—Details of bases or caps, i.e. the parts that connect the light source to a fitting; Arrangement of components within bases or caps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F21—LIGHTING
    • F21K—NON-ELECTRIC LIGHT SOURCES USING LUMINESCENCE; LIGHT SOURCES USING ELECTROCHEMILUMINESCENCE; LIGHT SOURCES USING CHARGES OF COMBUSTIBLE MATERIAL; LIGHT SOURCES USING SEMICONDUCTOR DEVICES AS LIGHT-GENERATING ELEMENTS; LIGHT SOURCES NOT OTHERWISE PROVIDED FOR
    • F21K9/00—Light sources using semiconductor devices as light-generating elements, e.g. using light-emitting diodes [LED] or lasers
    • F21K9/60—Optical arrangements integrated in the light source, e.g. for improving the colour rendering index or the light extraction
    • F21K9/68—Details of reflectors forming part of the light source
    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F21—LIGHTING
    • F21K—NON-ELECTRIC LIGHT SOURCES USING LUMINESCENCE; LIGHT SOURCES USING ELECTROCHEMILUMINESCENCE; LIGHT SOURCES USING CHARGES OF COMBUSTIBLE MATERIAL; LIGHT SOURCES USING SEMICONDUCTOR DEVICES AS LIGHT-GENERATING ELEMENTS; LIGHT SOURCES NOT OTHERWISE PROVIDED FOR
    • F21K9/00—Light sources using semiconductor devices as light-generating elements, e.g. using light-emitting diodes [LED] or lasers
    • F21K9/60—Optical arrangements integrated in the light source, e.g. for improving the colour rendering index or the light extraction
    • F21K9/69—Details of refractors forming part of the light source
    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F21—LIGHTING
    • F21V—FUNCTIONAL FEATURES OR DETAILS OF LIGHTING DEVICES OR SYSTEMS THEREOF; STRUCTURAL COMBINATIONS OF LIGHTING DEVICES WITH OTHER ARTICLES, NOT OTHERWISE PROVIDED FOR
    • F21V15/00—Protecting lighting devices from damage
    • F21V15/04—Resilient mountings, e.g. shock absorbers 
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/127—Active-matrix OLED [AMOLED] displays comprising two substrates, e.g. display comprising OLED array and TFT driving circuitry on different substrates
    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F21—LIGHTING
    • F21Y—INDEXING SCHEME ASSOCIATED WITH SUBCLASSES F21K, F21L, F21S and F21V, RELATING TO THE FORM OR THE KIND OF THE LIGHT SOURCES OR OF THE COLOUR OF THE LIGHT EMITTED
    • F21Y2115/00—Light-generating elements of semiconductor light sources
    • F21Y2115/10—Light-emitting diodes [LED]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2405—Shape
    • H01L2224/24051—Conformal with the semiconductor or solid-state device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2512—Layout
    • H01L2224/25171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2512—Layout
    • H01L2224/25175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/76—Apparatus for connecting with build-up interconnects
    • H01L2224/7615—Means for depositing
    • H01L2224/76151—Means for direct writing
    • H01L2224/76155—Jetting means, e.g. ink jet
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H01L2224/82101—Forming a build-up interconnect by additive methods, e.g. direct writing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H01L2224/82101—Forming a build-up interconnect by additive methods, e.g. direct writing
    • H01L2224/82102—Forming a build-up interconnect by additive methods, e.g. direct writing using jetting, e.g. ink jet
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01025—Manganese [Mn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01049—Indium [In]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01059—Praseodymium [Pr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0106—Neodymium [Nd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0494—4th Group
    • H01L2924/04941—TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10156—Shape being other than a cuboid at the periphery
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Liquid Crystal (AREA)
  • Die Bonding (AREA)
  • Thin Film Transistor (AREA)

Abstract

【課題】 素子を破損、損傷させることなく、素子と配線基板との導通を確実に得ることができる半導体基板の製造方法を提供する。
【解決手段】 配線基板１０と素子基板２０を貼り合わせた後、素子基板２０の第２基板２０ａを半導体素子１３から剥離し、該剥離により剥き出しになった素子側端子６１と、半導体素子１３の外側に位置する配線側端子１４とを無電解めっきにより電気的に接続する工程を含むことを特徴とする。
【選択図】 図４

Description

本発明は、半導体基板の製造方法、電気光学装置の製造方法に関する。
一般に、液晶表示装置や有機エレクトロルミネッセンス（以下、ＥＬと称する）装置等の電気光学装置として、薄膜トランジスタ（以下、ＴＦＴと称する）等の半導体素子を基板上に備えた構成を含むものが知られている。このような半導体素子を含む半導体基板の製造に際しては、高温プロセスを必要とする場合が多いため、該半導体素子を基板上に形成して電気光学装置を構成すると、基板の熱変形や周辺の回路素子の破壊、寿命低下を招いてしまい、結果として当該電気光学装置の特性低下を引き起こす惧れがあった。
そこで、近年では、高温プロセスを含む従来の半導体製造技術を用いてＴＦＴ等の半導体素子を耐熱性の基礎基板上に形成した後に、当該基礎基板からＴＦＴが形成されている素子形成膜（層）を剥離し、これを配線基板に貼り付けることによって電気光学装置を製造する転写技術が提案されている（例えば、特許文献１参照）。このような転写技術を用いることにより、比較的耐熱性の低いプラスチック基板等の上に半導体素子を形成することができ、当該電気光学装置の設計の幅が広がるとともに、周辺の回路素子を高温プロセスに曝すこともなく、結果的に基板の熱変形や回路素子の破壊を抑制し、好適な電気光学装置を提供することが可能となる。
特開２００３−０３１７７８号公報
上記特許文献１においては、配線基板上に形成したバンプ上に導電性粒子を印刷して配置し、さらに硬化性樹脂を介してＴＦＴ基板を転写した後に、加熱加圧により配線基板とＴＦＴとを接合させている。しかしながら、上記転写技術にあっては、配線基板とＴＦＴとの接合において、バンプの高さ精度、導電性粒子の印刷精度（印刷量、形状、位置精度）、加熱加圧による転写時の基板反り、導電性粒子の捕捉率などの精度が悪いと、ＴＦＴの導通が確保できず、オープン不良が発生するおそれがあった。また、このオープン不良を回避すべく、転写時における加熱加圧量を高めると、ＴＦＴが破損、損傷してしまう惧れがあった。
本発明は、上述の課題に鑑みてなされたもので、素子を破損、損傷させることなく、素子と配線基板との導通を確実に得ることができる半導体基板の製造方法、さらには電気光学装置の製造方法を提供することを目的としている。
上記課題を解決するために、本発明の半導体基板の製造方法は、配線基板上に半導体素子が実装されてなる半導体基板の製造方法であって、第１基板の表面に配線側端子を有する配線基板を製造する工程と、素子側端子を有する半導体素子を、第２基板に対し、前記素子側端子が該第２基板の表面に面するように形成して素子基板を製造する工程と、前記第１基板のうち前記配線側端子が形成された面と、前記第２基板のうち前記半導体素子が形成された面とをそれぞれ対向させつつ、前記配線側端子が基板面内において前記半導体素子の外側に位置するように、前記配線基板と前記素子基板とを貼り合わせる工程と、前記貼り合わせの後に、前記第２基板を前記半導体素子から剥離する工程と、前記第２基板の剥離により剥き出しになった素子側端子と、前記半導体素子の外側に位置する配線側端子とを無電解めっきにより電気的に接続する工程とを含むことを特徴とする。
このような製造方法によると、配線側端子が上方（貼り合わせ面側）を向き、且つ素子側端子が上方（貼り合わせ面の反対側）を向くように半導体素子を配線基板に転写した後、それぞれ上方を向いた配線側端子と素子側端子の間で無電解めっきにより電気的に接続をとるものとしているため、接続のために加熱加圧量を高めて素子を破損、損傷させるような不具合を伴うことなく、導通性を一層高めることが可能となる。また、各端子間の接続部が上方を向いているため、外観、触針式検査方法等による接続状況の確認を容易に行うことができるようになる。さらに、仮に接続不良が生じた場合にも、接続部が上方を向いているため、その修復作業も簡易なものとなる。
前記配線基板の形成工程において、複数の配線側端子にて構成される端子群を形成し、前記貼合せの工程において、前記端子群の面内内側領域を貼合せ面として、該内側領域に接着剤を塗布し、該接着剤を介して前記配線基板と前記素子基板とを貼り合わせるものとすることができる。このような貼合せを行うことで、該貼合せの強度を高めることができ、しかも配線側端子の端子群の内側領域に接着剤を塗布するものとしているため、該配線側端子が接着剤により被覆されることも防止ないし抑制され、その結果、素子側端子との接続性を良好に保つことが可能となる。なお、ここで言う配線側端子の端子群の内側領域とは、素子基板が貼り合わされる領域、つまり素子基板との貼合せ面を形成する領域のことであって、具体的には複数の配線側端子にて構成される端子群を環状に構成し、その環状の内側領域に接着剤を塗布するものとすることができ、該環状の内側領域を貼合せ面とすることができる。
前記端子同士を電気的に接続する工程において、両端子からめっき成長させて接続を行うものとすることができる。このような方法によると、接続工程の処理時間を短縮することができるとともに、配線側端子と素子側端子の両方から析出しためっきが繋がることで電気的接続が行われるため、両者の接続性（導通性）を高めることが可能となる。
前記端子同士を電気的に接続する工程の前に、前記半導体素子の周りに位置する配線側端子の外側に、めっきの外側への広がりを規制するための絶縁壁を形成することができる。このように絶縁壁を形成することで、めっきを十分に析出させることができ、更なる導通性の向上を図ることができるようになる。例えば、配線側端子と素子側端子との距離が設計通りでなくても（つまり、転写位置がずれたとしても）、導通性を良好に確保することができるようになる。
次に、上記課題を解決するために、本発明の電気光学装置の製造方法は、発光素子を駆動するためのスイッチング素子が配線基板に実装されてなる電気光学装置の製造方法であって、前記スイッチング素子として半導体素子を用い、該半導体素子を前記配線基板に実装する工程として、上述した半導体基板の製造方法を用いることを特徴とする。このような方法により得られた電気光学装置は、素子特性が良好で非常に信頼性の高いものとなる。
以下、本発明の好適な実施の形態について、図面を参照しつつ説明する。なお、以下の説明に用いる各図面では、各部材を認識可能な大きさとするため、各部材の縮尺を適宜変更している。
まず、本発明に係る半導体基板の製造方法を用いて製造された電気光学装置の構成について、図１を参照して説明する。図１は電気光学装置の概略構成を示す断面図であって、電気光学装置１は少なくとも基板接合体２を具備しており、該基板接合体２は半導体基板３と有機ＥＬ基板４とが貼り合わされた構成を具備している。
半導体基板３は、配線基板１０と、配線基板１０に形成された所定形状の配線パターン１１と、配線パターン１１に接続された回路部１２と、有機ＥＬ素子１２４を駆動させるＴＦＴ（半導体素子）１３と、ＴＦＴ１３と配線パターン１１とを電気的に接続させるためのＴＦＴ接続部（配線側端子）１４と、有機ＥＬ素子１２４と配線パターン１１とを接合する有機ＥＬ接続部１５とによって構成されている。なお、ＴＦＴ接続部１４は、ＴＦＴ１３の端子パターンに応じて形成されるものである。
有機ＥＬ基板４は、光が透過する透明基板１２０と、光を散乱させる光散乱部１２１と、ＩＴＯ等の透明金属からなる陽極１２２と、正孔注入／輸送層１２３と、有機ＥＬ素子１２４と、陰極（カソード）１２５と、カソードセパレータ１２６とによって構成されている。ここで、陽極１２２と、正孔注入／輸送層１２３と、有機ＥＬ素子１２４と、陰極１２５は、有機ＥＬ素子１２４に対して正孔又は電子を供給して発光させる、いわゆる発光機能素子である。なお、このような発光機能素子の詳細な構造は、公知技術が採用される。また、有機ＥＬ素子１２４と陰極１２５との間に電子注入／輸送層を形成してもよい。
半導体基板３と有機ＥＬ基板４との間には、封止ペースト３０が充填されており、さらに有機ＥＬ接続部１５及び陰極１２５間を電気的に導通させる導電性ペースト３１が設けられている。なお、本実施形態においては、発光素子基板として有機ＥＬ基板を採用した場合について説明するが、これに限定することなく、ＬＥＤ等の固体発光素子を有する発光素子基板を採用してもよい。
次に、図１に示す電気光学装置１の製造方法について説明する。
本実施の形態の電気光学装置１の製造方法は、主に半導体基板３の製造プロセスと、有機ＥＬ基板４の製造プロセスと、これら半導体基板３と有機ＥＬ基板４とを貼り合わせるプロセスとを有している。以下、各プロセスについて説明するが、本実施の形態は、特に半導体基板３の製造プロセスについて特徴を有するものである。
（１．半導体基板の製造プロセス）
まず、半導体基板３の製造プロセスにおいては、半導体素子の形成方法として、配線基板１０に対して半導体素子たるＴＦＴ１３を転写させる方法を採用している。つまり、ＴＦＴ接続部１４を有する配線基板１０に対して、ＴＦＴ１３を有する基板（素子基板）を貼り合わせ、該ＴＦＴ１３を配線基板１０側に転写させることで、半導体基板３を得ている。そこで、これら配線基板１０と素子基板２０（図３参照）の製造工程を説明した後に、これら配線基板１０と素子基板２０との貼合せ工程、及びＴＦＴ１３の転写工程等について、順を追って説明する。
図２は、配線基板１０の構成を示す平面図（図２（ａ））及びそのＡ−Ａ’断面図（図２（ｂ））であり、図３は、素子基板２０の構成を示す平面図（図３（ａ））及びそのＢ−Ｂ’断面図（図３（ｂ））である。また、図４〜図５は、各基板１０，２０の貼合せ工程ないしＴＦＴ１３の転写工程を断面にて示す図、図６〜図７は、図４〜図５で示した貼合せ工程ないし転写工程を平面にて示す図である。
（１−１．配線基板の製造工程）
まず、図２に示した配線基板１０の製造工程について説明する。
はじめに、ガラス基板（第１基板）１０ａを用意する。ガラス基板１０ａとしては、石英ガラス、ソーダガラス等からなる透光性耐熱基板が好ましい。そして、このガラス基板１０ａの表面にＣＶＤ（化学的気相成長）法を用いて酸化シリコン膜（図示略）を形成した後、該酸化シリコン膜上に配線パターン１１を形成する。
次に、配線パターン１１上に樹脂絶縁膜（図示略）を形成した後、該樹脂絶縁膜の一部を除去することにより開口部を形成し、配線パターン１１の露出部を形成する。そして、開口部をＴＦＴ接続部１４とする。以上の工程により、図２に示した配線基板１０を得ることができる。
なお、ＴＦＴ接続部１４は、所定のパターンにて形成するものとし、具体的には図２（ａ）に示すように複数のＴＦＴ接続部１４が平面視矩形環状の接続部群（端子群）を構成し、該接続部群の内側領域に貼合せ領域１３ａを有する形にて形成されている。
ここでは、ＴＦＴ接続部１４は、１チップ（１つのＴＦＴ１３）あたり１０個形成され、その配置は図２に示すように、５×２列の配置とされている。また、ＴＦＴ接続部１４の大きさは（５μｍ〜３０μｍ）×（５μｍ〜３０μｍ）とし、ＴＦＴ接続部１４，１４間のスペースは、１０〜２５μｍとした。
（１−２．素子基板の製造工程）
次に、図３に示した素子基板２０の製造工程について説明する。
はじめに、ガラス基板（第２基板）２０ａを用意する。ガラス基板２０ａとしては、石英ガラス、ソーダガラス等からなる透光性耐熱基板が好ましい。そして、このガラス基板２０ａの表面にＴＦＴ１３を形成する。ＴＦＴ１３の製造方法は、高温プロセスを含む公知の技術が採用されるので、説明を省略する。なお、ここではＴＦＴ１３の接続端子６１がガラス基板２０ａの直上に位置するように、つまりＴＦＴ１３の接続端子６１がガラス基板２０ａの表面に面するように、該ＴＦＴ１３を公知の高温プロセス技術にて形成するものとしている。
なお、ガラス基板２０ａのＴＦＴ１３が形成された表面には、剥離層４１が形成されている。剥離層４１は、レーザ光等の照射により当該層内や界面において剥離（「層内剥離」又は「界面剥離」ともいう）が生ずる材料からなる。即ち、一定の強度の光を照射することにより、構成物質を構成する原子又は分子における原子間又は分子間の結合力が消失し又は減少し、アブレーション（ablation）等を生じ、剥離を起こすものである。また、照射光の照射により、剥離層４１に含有されていた成分が気体となって放出され分離に至る場合と、剥離層４１が光を吸収して気体になり、その蒸気が放出されて分離に至る場合とがある。
剥離層４１の組成としては、ここでは非晶質シリコン（ａ−Ｓｉ）が採用され、また、当該非晶質シリコン中に水素（Ｈ）が含有されていてもよい。水素が含有されていると、光の照射により、水素が放出されることにより剥離層４１に内圧が発生し、これが剥離を促進するので好ましい。この場合の水素の含有量は、２ａｔ％程度以上であることが好ましく、２〜２０ａｔ％であることが更に好ましい。水素の含有量は、成膜条件、例えば、ＣＶＤ法を用いる場合には、そのガス組成、ガス圧力、ガス雰囲気、ガス流量、ガス温度、基板温度、投入するパワー等の条件を適宜設定することによって調整する。この他の剥離層材料としては、酸化ケイ素もしくはケイ酸化合物、窒化ケイ素、窒化アルミ、窒化チタン等の窒化セラミックス、有機高分子材料（光の照射によりこれらの原子間結合が切断されるもの）、金属、例えば、Ａｌ、Ｌｉ、Ｔｉ、Ｍｎ、Ｉｎ、Ｓｎ、Ｙ、Ｌａ、Ｃｅ、Ｎｄ、Ｐｒ、ＧｄもしくはＳｍ、又はこれらのうち少なくとも一種を含む合金が挙げられる。
剥離層４１の厚さとしては、１ｎｍ〜２０μｍ程度であるのが好ましく、１０ｎｍ〜２μｍ程度であるのがより好ましく、２０ｎｍ〜１μｍ程度であるのが更に好ましい。剥離層４１の厚みが薄すぎると、形成された膜厚の均一性が失われて剥離にむらが生じるからであり、剥離層４１の厚みが厚すぎると、剥離に必要とされる照射光のパワー（光量）を大きくする必要があったり、また、剥離後に残された剥離層４１の残渣を除去するのに時間を要したりする。
剥離層４１の形成方法は、均一な厚みで剥離層４１を形成可能な方法であればよく、剥離層４１の組成や厚み等の諸条件に応じて適宜選択することが可能である。例えば、ＣＶＤ（ＭＯＣＣＶＤ、低圧ＣＶＤ、ＥＣＲ−ＣＶＤ含む）法、蒸着、分子線蒸着（ＭＢ）、スパッタリング法、イオンドーピング法、ＰＶＤ法等の各種気相成膜法、電気めっき、浸漬めっき（ディッピング）、無電解めっき法等の各種めっき法、ラングミュア・ブロジェット（ＬＢ）法、スピンコート法、スプレーコート法、ロールコート法等の塗布法、各種印刷法、転写法、インクジェット法、粉末ジェット法等が適用できる。これらのうち２種以上の方法を組み合わせてもよい。
特に剥離層４１の組成が非晶質シリコン（ａ−Ｓｉ）の場合には、ＣＶＤ法、特に低圧ＣＶＤやプラズマＣＶＤにより成膜するのが好ましい。また、剥離層４１をゾル−ゲル法によりセラミックを用いて成膜する場合や有機高分子材料で構成する場合には、塗布法、特にスピンコートにより成膜するのが好ましい。
（１−３．貼り合わせ工程）
以上のような方法により製造した配線基板１０と素子基板２０の貼り合わせを行う。ここでは、まず、図４（ａ）及び図６（ａ）に示したように、配線基板１０のガラス基板１０ａ上であって、複数のＴＦＴ接続部１４にて構成される接続部群の内側領域（貼合せ領域）１３ａに接着剤５１を塗布する。接着剤５１の塗布方法は、例えばディスペンス法、フォトリソグラフィ法、或いはインクジェット装置を用いた液滴吐出法等にて行うことができる。
接着剤５１の塗布部分は、ガラス基板１０ａのＴＦＴ接続部１４が形成された領域を避けた位置であり、後述するＴＦＴ１３を貼り合わせた際に、接着剤５１が該ＴＦＴ接続部１４へ流れて濡れ広がらない位置としている。また、接着剤５１の塗布量は、同じくＴＦＴ接続部１４へ流れて濡れ広がらない程度の量としている。
なお、接着剤５１の塗布は、素子基板２０側にも行うことができ、さらには配線基板１０及び素子基板２０の双方に行うものとしても良い。また、接着剤５１の塗布形状は、平面視角形状や円形状の他、点や線を散在させたものであっても良い。接着剤５１としては熱可塑性樹脂のほか、光硬化型樹脂を用いても良く、さらに接着剤５１中にフィラーや粒子を含有させたものを用いても良い。
次に、塗布した接着剤５１を介して、配線基板１０と素子基板２０とを貼り合わせる。具体的には、図４（ｂ）及び図６（ｂ）に示したように、配線基板１０側のガラス基板１０ａのうちＴＦＴ接続部１４が形成された面と、素子基板２０側のガラス基板２０ａのうち接続端子６１が形成された面とをそれぞれ対向させつつ各基板１０，２０を貼り合わせるものとしている。したがって、ＴＦＴ１３が配線基板１０の表面に当接されることとなる。また、特にＴＦＴ接続部１４が基板面内においてＴＦＴ１３の外側に位置するように、つまり貼合せ領域１３ａ内にＴＦＴ１３が位置するように貼り合わせを行うものとしている。
（１−４．転写工程）
次に、ガラス基板２０ａ側に形成されたＴＦＴ１３をガラス基板１０ａ側（配線基板１０側）に転写するために、ガラス基板２０ａの剥離を行う。具体的には、図４（ｃ）に示すように、ガラス基板２０ａの裏面側（素子基板２０のＴＦＴ１３が形成されていない側の面）から、レーザ光Ｌを照射する。そうすると、剥離層４１の原子や分子の結合が弱まり、また、剥離層４１内の水素が分子化し、結晶の結合から分離され、即ち、ＴＦＴ１３とガラス基板２０ａとの結合力が完全になくなり、レーザ光Ｌが照射された部分のガラス基板２０ａとＴＦＴ１３との結合（接着）を容易に取り外すことが可能となる。
以上のようなレーザー光照射により、ＴＦＴ１３からガラス基板２０ａを剥離することで、図５（ａ）及び図７（ａ）に示したように、ＴＦＴ１３が配線基板１０に転写される。そして、同図に示したように、配線基板１０の接続端子（ＴＦＴ接続部）１４の表面と、素子基板２０の接続端子６１の表面とが、それぞれ同方向（上方向）を指向する形にて配置されるようになる。
（１−５．端子の接続工程）
以上の転写を行った後、各接続端子１４，６１間の電気的接続を行う。ここでは、無電解めっき処理法を用いて接続するものとしている。まず、各接続端子１４，６１の表面の濡れ性向上、及び残さを除去するために処理液に浸漬する。本実施形態では、フッ酸が０．０１％〜０．１％、及び硫酸が０．０１％〜０．１％含有した水溶液中に１分〜５分間含浸する。あるいは０．１％〜１０％の水酸化ナトリウム等のアルカリベースの水溶液に１分〜１０分浸漬してもよい。
次に、水酸化ナトリウムベースでｐＨが９〜１３のアルカリ性水溶液を２０℃〜６０℃に加温した中に１秒〜５分間浸漬し、表面の酸化膜を除去する。あるいは５％〜３０％硝酸をベースとしたｐＨ１〜３の酸性水溶液を２０℃〜６０℃に加温した中に１秒〜５分間浸漬してもよい。
さらに、ＺｎＯを含有したｐＨ１１〜１３のジンケート液中に１秒〜２分間浸漬し、端子表面をＺｎに置換する。その後、５％〜３０％の硝酸水溶液に１秒〜６０秒浸漬し、Ｚｎを剥離する。そして、再度ジンケート浴中に１秒〜２分浸漬し、緻密なＺｎ粒子をＡｌ表面に析出させる。その後、無電解Ｎｉめっき浴に浸漬し、Ｎｉめっきを形成する。
めっき高さは２μｍ〜１０μｍ程度析出させる。めっき浴は次亜リン酸を還元剤とした浴であり、ｐＨ４〜５、浴温８０℃〜９５℃である。
このような工程においては、次亜リン酸浴を行うので、リン（Ｐ）が共析する。めっき金属は、配線基板３の接続端子（ＴＦＴ接続部）１４及びＴＦＴ１３の接続端子６１の双方から等方成長するため、双方の端子１４，６１にて成長しためっき金属が各端子の高さギャップの半分の厚さまで成長することにより接合する。なお、接続面積を増やすために、接合後もある程度めっきを継続するものとしている。
全ての端子１４，６１同士が接続されたら、最後に置換Ａｕめっき浴中に浸漬し、Ｎｉ表面をＡｕにする。Ａｕは０．０５μｍ〜０．３μｍ程度に形成する。Ａｕ浴はシアンフリータイプを用い、ｐＨ６〜８、浴温５０℃〜８０℃で、１分〜３０分間の浸漬を行う。このようにして、双方の接続端子１４，６１上にＮｉ−Ａｕめっきバンプを形成する。
以上により、図５（ｂ）及び図７（ｂ）に示すように、双方の接続端子１４，６１は、無電解めっきによって成長したバンプ７１，７２によって互いに電気的に接続され、配線基板１０上に半導体素子たるＴＦＴ１３が実装された半導体基板３を得ることができる。
このように、本実施の形態では、各端子１４，６１がそれぞれ上方を向くようにＴＦＴ１３を配線基板１０に転写した後、それぞれ上方を向いた端子１４，６１間で無電解めっきにより電気的に接続をとるものとしているため、外観、触針式検査方法等による接続状況の確認を容易に行うことができるようになる。さらに、仮に接続不良が生じた場合にも、接続部が上方を向いているため、その修復作業も簡易なものとなる。
（２．有機ＥＬ基板の製造プロセス）
次に、半導体基板３と対向して貼り合わせられる有機ＥＬ基板の製造プロセスについて説明する。ここでは、公知の有機ＥＬ基板の製造方法を採用することができ、具体的には、透明基板１２０上に陽極１２２、カソードセパレータ１２６、正孔注入輸送層１２３、有機ＥＬ素子１２４、陰極１２５をそれぞれ図１に示したように形成することで、有機ＥＬ基板４を得ている。
（３．半導体基板と有機ＥＬ基板の貼合せプロセス）
次に、上記半導体基板３と有機ＥＬ基板４とを貼り合わせて、最終的に図１に示す電気光学装置１を形成する工程について説明する。
まず、半導体基板３上に、導電性材料にて構成される有機ＥＬ接続部１５を形成し、該有機ＥＬ接続部１５上には銀ペーストからなる導電性ペースト３１を形成する。
次に、有機ＥＬ基板４の陰極１２５が、半導体基板３の導電性ペースト３１と当接するように、有機ＥＬ基板４と半導体基板３とを貼り合わせる。なお、貼り合わせに際しては、両基板間の空間に封止ペースト３０を封入し、更に、両基板の周辺を封止剤３２によって封止している。
以上のような各プロセスにより、図１に示した電気光学装置１が完成する。
この電気光学装置１は、有機ＥＬ基板４における半導体基板３側から、順に陰極１２５、有機ＥＬ素子１２４、正孔注入／輸送層１２３、陽極１２２が配置された、陽極１２２側から発光を取り出すトップエミッション型の有機ＥＬ装置となる。
以上、本実施の形態を説明したが、本発明は上記実施の形態に限定されるものではない。例えば、本実施の形態では、各端子１４，６１間を電気的に接続させるために、各端子１４，６１においてそれぞれ無電解めっきを施しているが、各端子１４，６１の一方のみに無電解めっきを施し、該一方からめっきを析出させて接合を行っても良い。つまり、端子１４，６１の一方を、めっきが析出し難い材質やめっき析出が不可能な材質で構成することができる。なお、これら端子１４，６１を構成する材料としては、例えばＡｌ，Ｃｕ等の金属導電材料の他、ＴｉＮ等の窒化膜を用いても良い。
また、各端子１４，６１のめっき接続を容易化するために、図８（ａ）に示すようにＴＦＴ１３の形状を断面テーパ形状に構成するものとしても良い。つまり、配線基板１０側に向けて、裾広がりの形状のＴＦＴ１３とすることで、図８（ｂ）に示すように、めっき７０が各端子１４，６１間の段差を超えて接合し易くなり、一層信頼性の高い電気的接続を実現可能となる。
また、めっきはマッシュルーム型の等方成長であるため、配線基板１０の端子１４間ピッチが狭い場合や、端子１４と端子６１との距離が大きくめっき析出量を多くする必要がある場合は、図９に示すような絶縁壁９１を形成すると良い。
また、本実施の形態では、矩形状のＴＦＴ（チップ）１３を用いる場合を説明したが、例えば図１０に示すように円形のＴＦＴ（チップ）を用いても良い。この場合も、各端子１４，６１を上方に指向させ、無電解めっきにより各端子１４，６１の電気的に接続を行うことができる。そして、このような円形のＴＦＴ（チップ）を用いることで、接着剤５１が等方的に広がるようになり、接着剤５１が貼り合わせ面からはみ出る不具合を効果的に抑制することができるようになる。
半導体基板及び電気光学装置の概略構成を示す断面図。 半導体基板の概略構成を示す平面図（ａ）及び断面図（ｂ）。 素子基板の概略構成を示す平面図（ａ）及び断面図（ｂ）。 本発明の半導体基板の製造工程を断面にて示す説明図。 本発明の半導体基板の製造工程を断面にて示す説明図。 本発明の半導体基板の製造工程を平面にて示す説明図。 本発明の半導体基板の製造工程を平面にて示す説明図。 半導体素子の構成の変形例を示す断面図。 絶縁壁の構成を示す断面図。 半導体素子の構成の変形例を示す平面図。
符号の説明
３…半導体基板、１０…配線基板、１０ａ…第１基板、１３…半導体素子、１４…配線側端子、２０…素子基板、２０ａ…第２基板、６１…素子側端子

Claims (5)

  1. 配線基板上に半導体素子が実装されてなる半導体基板の製造方法であって、
    第１基板の表面に配線側端子を有する配線基板を製造する工程と、
    素子側端子を有する半導体素子を、第２基板に対し、前記素子側端子が該第２基板の表面に面するように形成して素子基板を製造する工程と、
    前記第１基板のうち前記配線側端子が形成された面と、前記第２基板のうち前記半導体素子が形成された面とをそれぞれ対向させつつ、前記配線側端子が基板面内において前記半導体素子の外側に位置するように、前記配線基板と前記素子基板とを貼り合わせる工程と、
    前記貼り合わせの後に、前記第２基板を前記半導体素子から剥離する工程と、
    前記第２基板の剥離により剥き出しになった素子側端子と、前記半導体素子の外側に位置する配線側端子とを無電解めっきにより電気的に接続する工程とを含むことを特徴とする半導体基板の製造方法。
  2. 前記配線基板の形成工程において、複数の配線側端子にて構成される端子群を形成し、
    前記貼り合わせの工程において、前記端子群の面内内側領域を貼合せ面として、該内側領域に接着剤を塗布し、該接着剤を介して前記配線基板と前記素子基板とを貼り合わせることを特徴とする請求項１に記載の半導体基板の製造方法。
  3. 前記端子同士を電気的に接続する工程において、配線側端子と素子側端子の双方からめっきを成長させて接続を行うことを特徴とする請求項１又は２に記載の半導体基板の製造方法。
  4. 前記端子同士を電気的に接続する工程の前に、前記半導体素子の周りに位置する配線側端子の外側に、めっきの外側への広がりを規制するための絶縁壁を形成することを特徴とする請求項１ないし３のいずれか１項に記載の半導体基板の製造方法。
  5. 発光素子を駆動するためのスイッチング素子が配線基板に実装されてなる電気光学装置の製造方法であって、
    前記スイッチング素子として半導体素子を用い、該半導体素子を前記配線基板に実装する工程として、請求項１ないし４のいずれか１項に記載の半導体基板の製造方法を用いることを特徴とする電気光学装置の製造方法。
JP2004126965A 2004-04-22 2004-04-22 半導体基板の製造方法、電気光学装置の製造方法 Expired - Fee Related JP3956955B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2004126965A JP3956955B2 (ja) 2004-04-22 2004-04-22 半導体基板の製造方法、電気光学装置の製造方法
US11/102,903 US7326639B2 (en) 2004-04-22 2005-04-08 Method for manufacturing a semiconductor substrate and method for manufacturing an electro-optical device with electroless plating
CNB2005100649380A CN100495644C (zh) 2004-04-22 2005-04-12 半导体基板的制造方法和电光学装置的制造方法
KR1020050033012A KR100657074B1 (ko) 2004-04-22 2005-04-21 반도체 기판의 제조 방법 및 전기 광학 장치의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004126965A JP3956955B2 (ja) 2004-04-22 2004-04-22 半導体基板の製造方法、電気光学装置の製造方法

Publications (2)

Publication Number Publication Date
JP2005311122A true JP2005311122A (ja) 2005-11-04
JP3956955B2 JP3956955B2 (ja) 2007-08-08

Family

ID=35239966

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004126965A Expired - Fee Related JP3956955B2 (ja) 2004-04-22 2004-04-22 半導体基板の製造方法、電気光学装置の製造方法

Country Status (4)

Country Link
US (1) US7326639B2 (ja)
JP (1) JP3956955B2 (ja)
KR (1) KR100657074B1 (ja)
CN (1) CN100495644C (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006165286A (ja) * 2004-12-08 2006-06-22 Seiko Epson Corp 半導体基板の製造方法、半導体基板、半導体素子の製造方法、半導体素子及び電気光学装置の製造方法
JP2009111340A (ja) * 2007-10-11 2009-05-21 Hitachi Chem Co Ltd 接着剤付きウエハ、接着剤組成物及び接着剤付きウエハの製造方法
CN104827775A (zh) * 2014-02-10 2015-08-12 精工爱普生株式会社 导通构造、导通构造的制造方法、液滴排出头及打印装置
US9822452B2 (en) 2014-02-10 2017-11-21 Seiko Epson Corporation Conduction structure, method of manufacturing conduction structure, droplet ejecting head, and printing apparatus

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6163782B2 (ja) 2013-02-26 2017-07-19 セイコーエプソン株式会社 配線構造体、配線構造体の製造方法、液滴吐出ヘッドおよび液滴吐出装置
JP6160119B2 (ja) 2013-02-26 2017-07-12 セイコーエプソン株式会社 配線構造体、配線構造体の製造方法、液滴吐出ヘッドおよび液滴吐出装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CH629002A5 (en) * 1979-05-04 1982-03-31 Ebauches Electroniques Sa Passive electrooptic display cell and method for manufacture thereof
JPH01140652A (ja) 1987-11-26 1989-06-01 Sharp Corp 立体型半導体装置
JP2772157B2 (ja) 1991-05-28 1998-07-02 三菱重工業株式会社 半導体装置の配線方法
JPH0786340A (ja) 1993-06-29 1995-03-31 Nippon Chemicon Corp 半導体素子の接続方法
US5834327A (en) * 1995-03-18 1998-11-10 Semiconductor Energy Laboratory Co., Ltd. Method for producing display device
US6127199A (en) * 1996-11-12 2000-10-03 Seiko Epson Corporation Manufacturing method of active matrix substrate, active matrix substrate and liquid crystal display device
JP4019305B2 (ja) 2001-07-13 2007-12-12 セイコーエプソン株式会社 薄膜装置の製造方法
JP2003098977A (ja) 2001-09-19 2003-04-04 Sony Corp 素子の転写方法、素子の配列方法、及び画像表示装置の製造方法
US7101729B2 (en) * 2002-03-28 2006-09-05 Seiko Epson Corporation Method of manufacturing a semiconductor device having adjoining substrates
JP2003347524A (ja) 2002-05-28 2003-12-05 Sony Corp 素子の転写方法、素子の配列方法及び画像表示装置の製造方法
JP2004031669A (ja) 2002-06-26 2004-01-29 Seiko Epson Corp 半導体素子部材及び半導体装置並びにそれらの製造方法、電気光学装置、電子機器
WO2004040649A1 (ja) * 2002-11-01 2004-05-13 Semiconductor Energy Laboratory Co., Ltd. 半導体装置および半導体装置の作製方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006165286A (ja) * 2004-12-08 2006-06-22 Seiko Epson Corp 半導体基板の製造方法、半導体基板、半導体素子の製造方法、半導体素子及び電気光学装置の製造方法
JP4581664B2 (ja) * 2004-12-08 2010-11-17 セイコーエプソン株式会社 半導体基板の製造方法、半導体素子の製造方法及び電気光学装置の製造方法
JP2009111340A (ja) * 2007-10-11 2009-05-21 Hitachi Chem Co Ltd 接着剤付きウエハ、接着剤組成物及び接着剤付きウエハの製造方法
CN104827775A (zh) * 2014-02-10 2015-08-12 精工爱普生株式会社 导通构造、导通构造的制造方法、液滴排出头及打印装置
US9708715B2 (en) 2014-02-10 2017-07-18 Seiko Epson Corporation Conduction structure, method of manufacturing conduction structure, droplet ejecting head, and printing apparatus
US9822452B2 (en) 2014-02-10 2017-11-21 Seiko Epson Corporation Conduction structure, method of manufacturing conduction structure, droplet ejecting head, and printing apparatus

Also Published As

Publication number Publication date
KR100657074B1 (ko) 2006-12-13
CN1691280A (zh) 2005-11-02
JP3956955B2 (ja) 2007-08-08
US20050250306A1 (en) 2005-11-10
CN100495644C (zh) 2009-06-03
KR20060047308A (ko) 2006-05-18
US7326639B2 (en) 2008-02-05

Similar Documents

Publication Publication Date Title
JP3849680B2 (ja) 基板接合体の製造方法、基板接合体、電気光学装置の製造方法、及び電気光学装置
US20170012184A1 (en) Method of detaching sealing member of light emitting device
JP2005136399A (ja) 半導体素子の実装方法、及び半導体素子実装基板
US7326639B2 (en) Method for manufacturing a semiconductor substrate and method for manufacturing an electro-optical device with electroless plating
US7521797B2 (en) Method of manufacturing substrate joint body, substrate joint body and electrooptical device
JP4581664B2 (ja) 半導体基板の製造方法、半導体素子の製造方法及び電気光学装置の製造方法
JP2006080182A (ja) 配線基板と半導体素子の接続方法、半導体基板の製造方法、半導体基板の補修方法及び電気光学装置の製造方法
KR100690530B1 (ko) 반도체 장치, 반도체 장치의 제조 방법,일렉트로루미네선스 장치 및 일렉트로루미네선스 장치의제조 방법
JP2005316275A (ja) 半導体基板の製造方法、有機エレクトロルミネッセンス装置の製造方法、有機エレクトロルミネッセンス装置、電子機器
JP2005109000A (ja) 配線基板、配線基板の製造方法、基板接合体、基板接合体の製造方法、電気光学装置、及び電気光学装置の製造方法
JP2005114917A (ja) 基板接合体、基板接合体の製造方法、電気光学装置、及び電気光学装置の製造方法
TWI793164B (zh) 批量接合微半導體結構與目標基板之方法及目標基板
JP2005268500A (ja) 配線基板の製造方法、配線基板及び電気光学装置
JP2005134453A (ja) 基板接合体の製造方法、基板接合体、電気光学装置の製造方法、及び電気光学装置
JP2005268501A (ja) 配線基板、配線基板の製造方法、基板接合体、基板接合体の製造方法及び電気光学装置
JP2005106981A (ja) 配線基板、配線基板の製造方法、基板接合体、基板接合体の製造方法、電気光学装置、及び電気光学装置の製造方法
JP2005175170A (ja) 基板接合体の製造方法、基板接合体、電気光学装置、電子機器、並びにバンプ電極構造
JP2005129836A (ja) 基板接合体の製造方法、基板接合体、電気光学装置、並びに電子機器
JP2005136184A (ja) 基板接合体の製造方法及び製造装置、基板接合体、電気光学装置
JP2005259866A (ja) 基板接合体の製造方法、電子素子転写用基板、電気光学装置、並びに電子機器。
JP2005129834A (ja) 基板接合体の製造方法、基板接合体、電気光学装置、並びに電子機器
JP2005175002A (ja) 基板接合体の製造方法、基板接合体、電気光学装置、及び電子機器
JP2005106982A (ja) 配線基板、配線基板の製造方法、基板接合体、基板接合体の製造方法、電気光学装置、及び電気光学装置の製造方法
JP2005250385A (ja) 転写用薄膜素子基板及びその製造方法
JP2006171099A (ja) 配線基板の製造方法、配線基板、半導体基板の製造方法、半導体基板及び電気光学装置の製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20061220

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070116

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070316

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20070403

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070417

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070430

R150 Certificate of patent or registration of utility model

Ref document number: 3956955

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110518

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120518

Year of fee payment: 5

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120518

Year of fee payment: 5

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120518

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130518

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130518

Year of fee payment: 6

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

S631 Written request for registration of reclamation of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313631

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

S631 Written request for registration of reclamation of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313631

S633 Written request for registration of reclamation of name

Free format text: JAPANESE INTERMEDIATE CODE: R313633

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130518

Year of fee payment: 6

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130518

Year of fee payment: 6

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130518

Year of fee payment: 6

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees