JPH1022234A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1022234A JPH1022234A JP19543496A JP19543496A JPH1022234A JP H1022234 A JPH1022234 A JP H1022234A JP 19543496 A JP19543496 A JP 19543496A JP 19543496 A JP19543496 A JP 19543496A JP H1022234 A JPH1022234 A JP H1022234A
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Abstract
(57)【要約】 （修正有）
【課題】 ＣＭＰまたはエッチバックを使用してゲート
配線工程にサリサイドプロセスを適用し、ゲート配線の
低抵抗化を良好に達成する半導体装置の製造方法を提供
する。 【解決手段】 フィールド領域ＦＳ形成後、ゲート酸化
膜２７、多結晶シリコン膜２８、絶縁膜２９を順次堆積
する工程と、前記積層膜をゲート電極形状にパターニン
グする工程と、前記フィールド領域ＦＳ上の多結晶シリ
コン膜２８上の絶縁膜２９を除去する工程と、サイドウ
ォール２１０を形成する工程と、高融点金属膜を堆積す
る工程と、熱処理して半導体基板２１表面及びフィール
ド領域ＦＳ上の多結晶シリコン膜２８と反応させてシリ
サイド層２１１を形成する工程とを含む。
配線工程にサリサイドプロセスを適用し、ゲート配線の
低抵抗化を良好に達成する半導体装置の製造方法を提供
する。 【解決手段】 フィールド領域ＦＳ形成後、ゲート酸化
膜２７、多結晶シリコン膜２８、絶縁膜２９を順次堆積
する工程と、前記積層膜をゲート電極形状にパターニン
グする工程と、前記フィールド領域ＦＳ上の多結晶シリ
コン膜２８上の絶縁膜２９を除去する工程と、サイドウ
ォール２１０を形成する工程と、高融点金属膜を堆積す
る工程と、熱処理して半導体基板２１表面及びフィール
ド領域ＦＳ上の多結晶シリコン膜２８と反応させてシリ
サイド層２１１を形成する工程とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係わり、特に、ゲート配線形成工程にサリサイドプ
ロセスを適用し、ゲート配線の低抵抗化を良好に達成す
る半導体装置の製造方法に関する。
法に係わり、特に、ゲート配線形成工程にサリサイドプ
ロセスを適用し、ゲート配線の低抵抗化を良好に達成す
る半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来技術によるフィールドシールド型素
子分離領域を有する半導体装置の製造方法を、図５を用
いて説明する。まず、半導体基板１上に熱酸化膜２を形
成し、次いで公知のＣＶＤ法（化学的気相成長法）によ
り多結晶シリコン膜３、酸化膜４を順次堆積する。次い
で、レジスト５を塗布し、露光する（図５（ａ））。
子分離領域を有する半導体装置の製造方法を、図５を用
いて説明する。まず、半導体基板１上に熱酸化膜２を形
成し、次いで公知のＣＶＤ法（化学的気相成長法）によ
り多結晶シリコン膜３、酸化膜４を順次堆積する。次い
で、レジスト５を塗布し、露光する（図５（ａ））。
【０００３】次いで、前記レジスト５をマスクとして酸
化膜４をエッチングし、その後、レジスト５を除去す
る。次に、酸化膜４をマスクとして、多結晶シリコン膜
３をエッチングする（図５（ｂ））。
化膜４をエッチングし、その後、レジスト５を除去す
る。次に、酸化膜４をマスクとして、多結晶シリコン膜
３をエッチングする（図５（ｂ））。
【０００４】次に、酸化膜６を堆積した後、エッチバッ
クして側壁に酸化膜（サイドウォール）６を形成する
（図５（ｃ））。次いで、素子形成領域ＡＣに熱酸化膜
７を形成した後、公知のＣＶＤ法により多結晶シリコン
膜８、酸化膜９を順次堆積し、レジスト１０を塗布し、
露光する（図５（ｄ））。
クして側壁に酸化膜（サイドウォール）６を形成する
（図５（ｃ））。次いで、素子形成領域ＡＣに熱酸化膜
７を形成した後、公知のＣＶＤ法により多結晶シリコン
膜８、酸化膜９を順次堆積し、レジスト１０を塗布し、
露光する（図５（ｄ））。
【０００５】次いで、酸化膜９を多結晶シリコン膜８の
表面までエッチングする。次に、レジスト１０を除去し
た後、前記酸化膜９をマスクとして、多結晶シリコン膜
８を酸化膜７までエッチングする。次いで、酸化膜１１
を堆積した後、エッチバックして側壁に酸化膜（サイド
ウォール）１１を形成することによりゲート電極を形成
する（図５（ｅ））。
表面までエッチングする。次に、レジスト１０を除去し
た後、前記酸化膜９をマスクとして、多結晶シリコン膜
８を酸化膜７までエッチングする。次いで、酸化膜１１
を堆積した後、エッチバックして側壁に酸化膜（サイド
ウォール）１１を形成することによりゲート電極を形成
する（図５（ｅ））。
【０００６】
【発明が解決しようとする課題】図５（ａ）〜（ｅ）に
示したような工程で製造する従来のフィールドシールド
型素子分離領域を備える半導体装置の製造方法において
は、フィールド領域ＦＳとアクティブ領域ＡＣの段差の
ため、ゲート配線である多結晶シリコン膜３をレジスト
ではなく、酸化膜４をマスクとしてエッチングしてい
る。
示したような工程で製造する従来のフィールドシールド
型素子分離領域を備える半導体装置の製造方法において
は、フィールド領域ＦＳとアクティブ領域ＡＣの段差の
ため、ゲート配線である多結晶シリコン膜３をレジスト
ではなく、酸化膜４をマスクとしてエッチングしてい
る。
【０００７】この酸化膜４の存在のため、ゲート配線で
ある多結晶シリコン膜３をサリサイド化して低抵抗化す
ることができなかった。このため、更に微細化を進めれ
ば、ゲート配線の抵抗が素子の動作速度に顕著に影響を
及ぼすという問題があった。
ある多結晶シリコン膜３をサリサイド化して低抵抗化す
ることができなかった。このため、更に微細化を進めれ
ば、ゲート配線の抵抗が素子の動作速度に顕著に影響を
及ぼすという問題があった。
【０００８】そこで、本発明の目的は、前述した従来技
術の問題点を解消し、サリサイドプロセスをゲート配線
部にも適用することで配線の低抵抗化を達成でき、か
つ、プロセス微細化にも対応できる半導体装置の製造方
法を提供することにある。
術の問題点を解消し、サリサイドプロセスをゲート配線
部にも適用することで配線の低抵抗化を達成でき、か
つ、プロセス微細化にも対応できる半導体装置の製造方
法を提供することにある。
【０００９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に形成された素子分離用膜を備
える前記半導体基板上の素子活性領域に、第１の酸化膜
を形成する第１の工程と、前記第１の工程後、前記半導
体基板上に多結晶シリコン膜及び第２の酸化膜を順次形
成する第２の工程と、前記第２の酸化膜及び前記多結晶
シリコン膜をゲート電極形状に加工する第３の工程と、
前記第３の工程後、前記素子分離用膜上に存在する前記
第２の酸化膜を除去する第４の工程と、前記第４の工程
後、前記ゲート電極形状に加工された多結晶シリコン膜
の側面に絶縁壁を形成するとともに、露出している前記
第１の酸化膜を除去する第５の工程と、前記第５の工程
後、前記半導体基板上に高融点金属膜を形成する第６の
工程と、前記高融点金属膜と前記素子分離用膜上に存在
する前記多結晶シリコン膜、及び前記高融点金属膜と前
記素子活性領域の半導体基板とを反応させてシリサイド
層を形成する第７の工程とを備える。
造方法は、半導体基板上に形成された素子分離用膜を備
える前記半導体基板上の素子活性領域に、第１の酸化膜
を形成する第１の工程と、前記第１の工程後、前記半導
体基板上に多結晶シリコン膜及び第２の酸化膜を順次形
成する第２の工程と、前記第２の酸化膜及び前記多結晶
シリコン膜をゲート電極形状に加工する第３の工程と、
前記第３の工程後、前記素子分離用膜上に存在する前記
第２の酸化膜を除去する第４の工程と、前記第４の工程
後、前記ゲート電極形状に加工された多結晶シリコン膜
の側面に絶縁壁を形成するとともに、露出している前記
第１の酸化膜を除去する第５の工程と、前記第５の工程
後、前記半導体基板上に高融点金属膜を形成する第６の
工程と、前記高融点金属膜と前記素子分離用膜上に存在
する前記多結晶シリコン膜、及び前記高融点金属膜と前
記素子活性領域の半導体基板とを反応させてシリサイド
層を形成する第７の工程とを備える。
【００１０】また、本発明の他の特徴とするところは、
請求項１に記載の半導体装置の製造方法において、前記
素子分離用膜は、フィールドシールド型素子分離膜であ
ることを特徴としている。
請求項１に記載の半導体装置の製造方法において、前記
素子分離用膜は、フィールドシールド型素子分離膜であ
ることを特徴としている。
【００１１】また、本発明のその他の特徴とするところ
は、請求項１に記載の半導体装置の製造方法において、
前記高融点金属膜は、Ｎｉ、Ｐｔ、Ｃｏ、Ｔｉ、Ｗから
なる群より選択されることを特徴としている。
は、請求項１に記載の半導体装置の製造方法において、
前記高融点金属膜は、Ｎｉ、Ｐｔ、Ｃｏ、Ｔｉ、Ｗから
なる群より選択されることを特徴としている。
【００１２】また、本発明のその他の特徴とするところ
は、前記第４の工程がＣＭＰ法またはエッチバック法で
あることを特徴としている。
は、前記第４の工程がＣＭＰ法またはエッチバック法で
あることを特徴としている。
【００１３】
【発明の実施の形態】以下に、本発明の半導体装置の製
造方法の第１の実施の形態を図１および図２に基づき説
明する。本発明による半導体装置は、半導体基板２１上
に９２０℃程度、Ｈ2 ：Ｏ2 ＝４：３の条件で膜厚３０
０〜７００Åの酸化膜２２を熱酸化法で形成した後、酸
化膜２２上に公知のＣＶＤ法（化学的気相成長法）によ
り５８０〜６００℃、ＰＨ3 ：ＳｉＨ4 ＝１：１１で導
電性を持たせるための不純物を含んだ多結晶シリコン膜
２３を膜厚５００〜２０００Å程度堆積する。
造方法の第１の実施の形態を図１および図２に基づき説
明する。本発明による半導体装置は、半導体基板２１上
に９２０℃程度、Ｈ2 ：Ｏ2 ＝４：３の条件で膜厚３０
０〜７００Åの酸化膜２２を熱酸化法で形成した後、酸
化膜２２上に公知のＣＶＤ法（化学的気相成長法）によ
り５８０〜６００℃、ＰＨ3 ：ＳｉＨ4 ＝１：１１で導
電性を持たせるための不純物を含んだ多結晶シリコン膜
２３を膜厚５００〜２０００Å程度堆積する。
【００１４】次いで、多結晶シリコン膜２３上に６８０
℃程度で、膜厚１０００〜２０００Åの酸化膜２４を堆
積した後、フォトレジスト２５を塗布し、露光する（図
１（ａ））。
℃程度で、膜厚１０００〜２０００Åの酸化膜２４を堆
積した後、フォトレジスト２５を塗布し、露光する（図
１（ａ））。
【００１５】次いで、酸化膜２４をエッチングした後、
フォトレジスト２５を除去し、酸化膜２４をマスクとし
て、多結晶シリコン膜２３をエッチングする。次いで、
６８０℃程度で、１０００〜２５００Åのサイドウォー
ル２６を堆積した後、全面エッチバックをして、サイド
ウォール２６を形成する。この際、素子形成領域ＡＣの
基板表面が露出する（図１（ｂ））。
フォトレジスト２５を除去し、酸化膜２４をマスクとし
て、多結晶シリコン膜２３をエッチングする。次いで、
６８０℃程度で、１０００〜２５００Åのサイドウォー
ル２６を堆積した後、全面エッチバックをして、サイド
ウォール２６を形成する。この際、素子形成領域ＡＣの
基板表面が露出する（図１（ｂ））。
【００１６】次いで、半導体基板２１上に８５０℃程度
で、Ｈ2 ：Ｏ2 ＝１：２の条件で５０〜２００Åの酸化
膜２７を熱酸化法により形成させた後、半導体基板２１
上にＣＶＤ法により５８０〜６００℃、ＰＨ3 ：ＳｉＨ
4 ＝１：１１で不純物を含んだ多結晶シリコン膜２８を
堆積させ、次に、６８０℃程度で、膜厚１０００〜２０
００Åの酸化膜２９を堆積する。
で、Ｈ2 ：Ｏ2 ＝１：２の条件で５０〜２００Åの酸化
膜２７を熱酸化法により形成させた後、半導体基板２１
上にＣＶＤ法により５８０〜６００℃、ＰＨ3 ：ＳｉＨ
4 ＝１：１１で不純物を含んだ多結晶シリコン膜２８を
堆積させ、次に、６８０℃程度で、膜厚１０００〜２０
００Åの酸化膜２９を堆積する。
【００１７】次いで、フォトレジスト（図示せず）を塗
布、及び露光した後、酸化膜２９をエッチングし、その
後、フォトレジスト２５を除去する（図１（ｃ））。次
に、多結晶シリコン膜２８上の酸化膜２９をマスクとし
て、多結晶シリコン膜２８を酸化膜２７の表面までエッ
チングする（図１（ｄ））。
布、及び露光した後、酸化膜２９をエッチングし、その
後、フォトレジスト２５を除去する（図１（ｃ））。次
に、多結晶シリコン膜２８上の酸化膜２９をマスクとし
て、多結晶シリコン膜２８を酸化膜２７の表面までエッ
チングする（図１（ｄ））。
【００１８】次に、フィールド領域ＦＳの多結晶シリコ
ン膜２８上の酸化膜２９を、公知のＣＭＰ（化学機械研
磨法）を用いて選択的に除去する（図２（ａ））。次い
で、ＴＥＯＳ：Ｎ2 ＝２：１で１０００〜３０００Åの
酸化膜２１０を全面に堆積した後、全面エッチバックし
て、サイドウォール２１０を形成する（図２（ｂ））。
ン膜２８上の酸化膜２９を、公知のＣＭＰ（化学機械研
磨法）を用いて選択的に除去する（図２（ａ））。次い
で、ＴＥＯＳ：Ｎ2 ＝２：１で１０００〜３０００Åの
酸化膜２１０を全面に堆積した後、全面エッチバックし
て、サイドウォール２１０を形成する（図２（ｂ））。
【００１９】次に、全面に高融点金属膜、例えば、Ｎ
ｉ、Ｐｔ、Ｃｏ、Ｔｉ、Ｗ等を５０〜５００Å堆積した
後、４５０〜９００℃程度で数十秒間の熱処理を１回も
しくは複数回行い、半導体基板２１およびフィールド領
域ＦＳの多結晶シリコン膜２８と反応させてシリサイド
２１１を形成する。
ｉ、Ｐｔ、Ｃｏ、Ｔｉ、Ｗ等を５０〜５００Å堆積した
後、４５０〜９００℃程度で数十秒間の熱処理を１回も
しくは複数回行い、半導体基板２１およびフィールド領
域ＦＳの多結晶シリコン膜２８と反応させてシリサイド
２１１を形成する。
【００２０】その後、酸化膜上の未反応高融点金属膜を
除去してゲート配線が形成される（図２（ｃ））。な
お、前述の実施の形態は、ゲート配線上部の酸化膜を除
去するためにＣＭＰ技術を適用したが、公知のエッチバ
ックプロセスを用いても良い。
除去してゲート配線が形成される（図２（ｃ））。な
お、前述の実施の形態は、ゲート配線上部の酸化膜を除
去するためにＣＭＰ技術を適用したが、公知のエッチバ
ックプロセスを用いても良い。
【００２１】以下に、本発明の半導体装置の製造方法の
第２の実施の形態としてエッチバックプロセスをしよう
した例を、図３および図４を用いて説明する。まず、半
導体基板３１上に９２０℃程度で、Ｈ2 ：０2 ＝４：３
の条件で膜厚３００〜７００Åの酸化膜３２を熱酸化法
で形成させた後、酸化膜３２上にＣＶＤ法により５８０
〜６００℃、ＰＨ3 ：ＳｉＨ4 ＝１：１１で不純物を含
んだ多結晶シリコン膜３３を膜厚５００〜２０００Å程
度堆積させる。
第２の実施の形態としてエッチバックプロセスをしよう
した例を、図３および図４を用いて説明する。まず、半
導体基板３１上に９２０℃程度で、Ｈ2 ：０2 ＝４：３
の条件で膜厚３００〜７００Åの酸化膜３２を熱酸化法
で形成させた後、酸化膜３２上にＣＶＤ法により５８０
〜６００℃、ＰＨ3 ：ＳｉＨ4 ＝１：１１で不純物を含
んだ多結晶シリコン膜３３を膜厚５００〜２０００Å程
度堆積させる。
【００２２】次いで、多結晶シリコン膜３３上に７５０
℃程度、ＳｉＨ2 Ｃｌ2 ：ＮＨ3 ＝１：１０の条件で膜
厚１０００〜２０００Åの窒化膜３１２を堆積し、次い
で６８０℃程度で膜厚１０００〜２０００Åの酸化膜３
４を堆積した後、フォトレジスト３５を塗布、露光する
（図３（ａ））。
℃程度、ＳｉＨ2 Ｃｌ2 ：ＮＨ3 ＝１：１０の条件で膜
厚１０００〜２０００Åの窒化膜３１２を堆積し、次い
で６８０℃程度で膜厚１０００〜２０００Åの酸化膜３
４を堆積した後、フォトレジスト３５を塗布、露光する
（図３（ａ））。
【００２３】次いで、酸化膜３４をエッチングした後、
レジスト３５を除去し、酸化膜３４をマスクとして、窒
化膜３１２、多結晶シリコン膜３３を順次エッチングす
る。次いで、全面エッチバックによりマスクとして用い
た酸化膜３４を除去する。次いで、半導体基板３１上に
７５０℃程度で１０００〜２５００Åの窒化膜を堆積し
た後、全面エッチバックをして、窒化膜のサイドウォー
ル３１３を形成する（図３（ｂ））。
レジスト３５を除去し、酸化膜３４をマスクとして、窒
化膜３１２、多結晶シリコン膜３３を順次エッチングす
る。次いで、全面エッチバックによりマスクとして用い
た酸化膜３４を除去する。次いで、半導体基板３１上に
７５０℃程度で１０００〜２５００Åの窒化膜を堆積し
た後、全面エッチバックをして、窒化膜のサイドウォー
ル３１３を形成する（図３（ｂ））。
【００２４】次いで、半導体基板３１上に８５０℃程
度、Ｈ2 ：０2 ＝１：２の条件で５０〜２００Åの酸化
膜３７を熱酸化法により形成させた後、半導体基板３１
上にＣＶＤ法により５８０〜６００℃、ＰＨ3 ：ＳｉＨ
4 ＝１：１１で不純物を含んだ多結晶シリコン膜３８を
堆積させ、次いで、６８０℃程度、膜厚１０００〜２０
００Åの酸化膜３９を堆積する。
度、Ｈ2 ：０2 ＝１：２の条件で５０〜２００Åの酸化
膜３７を熱酸化法により形成させた後、半導体基板３１
上にＣＶＤ法により５８０〜６００℃、ＰＨ3 ：ＳｉＨ
4 ＝１：１１で不純物を含んだ多結晶シリコン膜３８を
堆積させ、次いで、６８０℃程度、膜厚１０００〜２０
００Åの酸化膜３９を堆積する。
【００２５】次いで、フォトレジスト（図示せず）を塗
布、露光した後、酸化膜３９をエッチングし、フォトレ
ジストを除去する（図３（ｃ））。次に、酸化膜３９を
マスクとして、多結晶シリコン膜３８をエッチングする
（図３（ｄ））。
布、露光した後、酸化膜３９をエッチングし、フォトレ
ジストを除去する（図３（ｃ））。次に、酸化膜３９を
マスクとして、多結晶シリコン膜３８をエッチングする
（図３（ｄ））。
【００２６】次いで、全面エッチバックにより酸化膜３
９を除去し多結晶シリコン膜３８の表面を露出させる
（図４（ａ））。次いで、７５０℃程度の温度で１００
０〜３０００Åの窒化膜３１４を全面に堆積した後、全
面エッチバックして、サイドウォール３１４を形成する
（図４（ｂ））。
９を除去し多結晶シリコン膜３８の表面を露出させる
（図４（ａ））。次いで、７５０℃程度の温度で１００
０〜３０００Åの窒化膜３１４を全面に堆積した後、全
面エッチバックして、サイドウォール３１４を形成する
（図４（ｂ））。
【００２７】次に、全面に高融点金属膜、例えば、Ｎ
ｉ、Ｐｔ、Ｃｏ、Ｔｉ、Ｗ等を５０〜５００Å堆積した
後、４５０〜９００℃程度で数十秒間の熱処理を１回も
しくは複数回行い、基板３１および多結晶シリコン膜３
８を反応させてシリサイド３１５を形成する。その後、
酸化膜上の未反応高融点金属膜を除去してゲート配線が
形成される（図４（ｃ））。
ｉ、Ｐｔ、Ｃｏ、Ｔｉ、Ｗ等を５０〜５００Å堆積した
後、４５０〜９００℃程度で数十秒間の熱処理を１回も
しくは複数回行い、基板３１および多結晶シリコン膜３
８を反応させてシリサイド３１５を形成する。その後、
酸化膜上の未反応高融点金属膜を除去してゲート配線が
形成される（図４（ｃ））。
【００２８】本実施の形態では、図４（ａ）の酸化膜エ
ッチバックの工程にて、フィールド領域ＦＳの酸化膜３
９を全て除去した。しかし、酸化膜３９はフィールド領
域ＦＳ上に比べ、素子形成領域ＡＣ上では、フィールド
領域ＦＳと素子形成領域ＡＣとの段差のため２倍以上の
膜厚になっており、エッチバックの工程で素子形成領域
ＡＣ上の酸化膜３９は完全には除去されずに残る。これ
により、多結晶シリコン膜３８はフィールド領域ＦＳ上
のみシリサイド化される。
ッチバックの工程にて、フィールド領域ＦＳの酸化膜３
９を全て除去した。しかし、酸化膜３９はフィールド領
域ＦＳ上に比べ、素子形成領域ＡＣ上では、フィールド
領域ＦＳと素子形成領域ＡＣとの段差のため２倍以上の
膜厚になっており、エッチバックの工程で素子形成領域
ＡＣ上の酸化膜３９は完全には除去されずに残る。これ
により、多結晶シリコン膜３８はフィールド領域ＦＳ上
のみシリサイド化される。
【００２９】また、第１の実施の形態では、サイドウォ
ール２１０に酸化膜を、第２の実施の形態ではサイドウ
ォール３１４に窒化膜を用いたが、サイドウォール２１
０に窒化膜を用いてもよいし、またサイドウォール３１
４に酸化膜を用いてもよい。
ール２１０に酸化膜を、第２の実施の形態ではサイドウ
ォール３１４に窒化膜を用いたが、サイドウォール２１
０に窒化膜を用いてもよいし、またサイドウォール３１
４に酸化膜を用いてもよい。
【００３０】
【発明の効果】本発明は前述したように、本発明の方法
によると、フィールド領域上の多結晶シリコン膜のみシ
リサイド化され、素子形成領域上すなわちゲート酸化膜
上の多結晶シリコン膜はシリサイド化されない。したが
って、ゲート酸化膜に余分な応力がかからず、また高融
点金属原子がゲート酸化膜中に拡散しないので、ゲート
酸化膜の耐圧を低下させることなく、かつ、フィールド
領域上の多結晶シリコン膜のサリサイド化により、動作
速度が速く、信頼性の高い半導体装置を製造することが
できる。
によると、フィールド領域上の多結晶シリコン膜のみシ
リサイド化され、素子形成領域上すなわちゲート酸化膜
上の多結晶シリコン膜はシリサイド化されない。したが
って、ゲート酸化膜に余分な応力がかからず、また高融
点金属原子がゲート酸化膜中に拡散しないので、ゲート
酸化膜の耐圧を低下させることなく、かつ、フィールド
領域上の多結晶シリコン膜のサリサイド化により、動作
速度が速く、信頼性の高い半導体装置を製造することが
できる。
【図１】（ａ）〜（ｄ）は、本発明の第１の実施の形態
を示す工程順断面図である。
を示す工程順断面図である。
【図２】（ａ）〜（ｃ）は、本発明の第１の実施の形態
を示す工程順断面図である。
を示す工程順断面図である。
【図３】（ａ）〜（ｄ）は、本発明の第２の実施の形態
を示す工程順断面図である。
を示す工程順断面図である。
【図４】（ａ）〜（ｃ）は、本発明の第２の実施の形態
を示す工程順断面図である。
を示す工程順断面図である。
【図５】（ａ）〜（ｅ）は、従来例を示す工程順断面図
である。
である。
２１ 半導体基板 ２２ 熱酸化膜 ２３ 多結晶シリコン膜 ２４ 酸化膜 ２１１ シリサイド ＦＳ フィールド領域 ＡＣ 素子活性領域
Claims (4)
- 【請求項１】 半導体基板上に形成された素子分離用膜
を備える前記半導体基板上の素子活性領域に、第１の酸
化膜を形成する第１の工程と、 前記第１の工程後、前記半導体基板上に多結晶シリコン
膜及び第２の酸化膜を順次形成する第２の工程と、 前記第２の酸化膜及び前記多結晶シリコン膜をゲート電
極形状に加工する第３の工程と、 前記第３の工程後、前記素子分離用膜上に存在する前記
第２の酸化膜を除去する第４の工程と、 前記第４の工程後、前記ゲート電極形状に加工された多
結晶シリコン膜の側面に絶縁壁を形成するとともに、露
出している前記第１の酸化膜を除去する第５の工程と、 前記第５の工程後、前記半導体基板上に高融点金属膜を
形成する第６の工程と、 前記高融点金属膜と前記素子分離用膜上に存在する前記
多結晶シリコン膜、及び前記高融点金属膜と前記素子活
性領域の半導体基板とを反応させてシリサイド層を形成
する第７の工程とを備えることを特徴とする半導体装置
の製造方法。 - 【請求項２】 請求項１に記載の半導体装置の製造方法
において、 前記素子分離用膜は、フィールドシールド型素子分離膜
であることを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１に記載の半導体装置の製造方法
において、 前記高融点金属膜は、Ｎｉ、Ｐｔ、Ｃｏ、Ｔｉ、Ｗから
なる群より選択されることを特徴とする半導体装置の製
造方法。 - 【請求項４】 前記第４の工程がＣＭＰ法またはエッチ
バック法であることを特徴とする請求項１〜３の何れか
１項に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19543496A JPH1022234A (ja) | 1996-07-05 | 1996-07-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19543496A JPH1022234A (ja) | 1996-07-05 | 1996-07-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1022234A true JPH1022234A (ja) | 1998-01-23 |
Family
ID=16341002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19543496A Withdrawn JPH1022234A (ja) | 1996-07-05 | 1996-07-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1022234A (ja) |
-
1996
- 1996-07-05 JP JP19543496A patent/JPH1022234A/ja not_active Withdrawn
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Legal Events
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|---|---|---|---|
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