JPH058579B2 - - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
-
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
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Description
【発明の詳細な説明】
〔技術分野〕
本発明は冗長回路を備えて欠陥救済を行なう半
導体装置に関し、特に冗長回路に接続されるヒユ
ーズの改善を図つた半導体装置に関するものであ
る。
導体装置に関し、特に冗長回路に接続されるヒユ
ーズの改善を図つた半導体装置に関するものであ
る。
一般にＰ−ROM、Ｄ−RAM等のメモリ回路
素子のように、回路の一部に欠陥が生じたときに
これを救済する欠陥救済回路、所謂冗長回路を有
する半導体装置では、冗長回路に接続するヒユー
ズを一体に形成しておき、このヒユーズを適宜溶
断することにより欠陥の救済を行なうようにして
いる。このヒユーズの溶断方法にはレーザビーム
照射方法や過電流通流方法等が使用されている
が、回路素子の微細化に伴なつて微細化されるヒ
ユーズを確実に溶断させるには過電流通流方法が
有利である。
素子のように、回路の一部に欠陥が生じたときに
これを救済する欠陥救済回路、所謂冗長回路を有
する半導体装置では、冗長回路に接続するヒユー
ズを一体に形成しておき、このヒユーズを適宜溶
断することにより欠陥の救済を行なうようにして
いる。このヒユーズの溶断方法にはレーザビーム
照射方法や過電流通流方法等が使用されている
が、回路素子の微細化に伴なつて微細化されるヒ
ユーズを確実に溶断させるには過電流通流方法が
有利である。
ところで、前述したＰ−ROM（EPROM）やＤ
−RAMのように、半導体装置の製造プロセスに
第１、第２の導体膜（通常ではポリシリコン膜）
を形成する工程を有する装置においては、先に形
成する第１導体膜をヒユーズとして形成する構造
が採用されている。例えば、Ｄ−RAMの場合に
は第１導電体（第１ポリシリコン）膜でキヤパシ
タ電極を形成し、第２導電体（第２ポリシリコ
ン）膜でゲート電極を形成しているが、このキヤ
パシタ電極の形成と同時にフイールド絶縁膜上等
に第１ポリシリコン膜をパターニングしてヒユー
ズを形成しているのである。なお溶断時にはヒユ
ーズ上部は、パツシベーシヨン膜や酸化膜を除去
した開口構造となつている。（特願昭58−172990
号） ところが、本発明者がヒユーズを有する半導体
装置について検討したところ次のような問題点が
生ずるということがあきらかとされた。
−RAMのように、半導体装置の製造プロセスに
第１、第２の導体膜（通常ではポリシリコン膜）
を形成する工程を有する装置においては、先に形
成する第１導体膜をヒユーズとして形成する構造
が採用されている。例えば、Ｄ−RAMの場合に
は第１導電体（第１ポリシリコン）膜でキヤパシ
タ電極を形成し、第２導電体（第２ポリシリコ
ン）膜でゲート電極を形成しているが、このキヤ
パシタ電極の形成と同時にフイールド絶縁膜上等
に第１ポリシリコン膜をパターニングしてヒユー
ズを形成しているのである。なお溶断時にはヒユ
ーズ上部は、パツシベーシヨン膜や酸化膜を除去
した開口構造となつている。（特願昭58−172990
号） ところが、本発明者がヒユーズを有する半導体
装置について検討したところ次のような問題点が
生ずるということがあきらかとされた。
すなわち、第１ポリシリコン膜でヒユーズを形
成すると、このヒユーズは、第１ポリシリコン膜
と第２ポリシリコン膜の表面の各熱酸化処理を経
験することになる。この為ポリシリコンの結晶
（粒子）寸法が大きくなると共に、この結晶の粒
界に沿つて酸化が進むことが考えられる。この酸
化された結晶粒界は、ヒユーズ上部開口の酸化膜
エツチング時に、エツチされる。つまり、結晶粒
径が大きくなることで、膜表面から底面に達する
までの結晶粒界の和は短くなり酸化、エツチング
が進み易く、この様な結晶粒界がヒユーズを横断
するとヒユーズの断線（又は高抵抗状態）を発生
する。
成すると、このヒユーズは、第１ポリシリコン膜
と第２ポリシリコン膜の表面の各熱酸化処理を経
験することになる。この為ポリシリコンの結晶
（粒子）寸法が大きくなると共に、この結晶の粒
界に沿つて酸化が進むことが考えられる。この酸
化された結晶粒界は、ヒユーズ上部開口の酸化膜
エツチング時に、エツチされる。つまり、結晶粒
径が大きくなることで、膜表面から底面に達する
までの結晶粒界の和は短くなり酸化、エツチング
が進み易く、この様な結晶粒界がヒユーズを横断
するとヒユーズの断線（又は高抵抗状態）を発生
する。
このヒユーズの断線（又は高抵抗）は、ヒユー
ズ溶断を困難にすると共に、パツケージ封入時の
機械的力やエージングによるヒユーズ抵抗値の変
化、不良の発生も、信頼性の低下を招く。
ズ溶断を困難にすると共に、パツケージ封入時の
機械的力やエージングによるヒユーズ抵抗値の変
化、不良の発生も、信頼性の低下を招く。
また、製造プロセス上の問題として、前述の第
１ポリシリコン膜の酸化（第２ポリシリコン膜と
の層間絶縁膜形成）工程で、ヒユーズ表面が厚く
酸化され、この酸化膜を除去した後のヒユーズ完
成寸法は、マスクからの寸法変換量が大きく、か
つバラつきも大となり、制御性が悪くなる。
１ポリシリコン膜の酸化（第２ポリシリコン膜と
の層間絶縁膜形成）工程で、ヒユーズ表面が厚く
酸化され、この酸化膜を除去した後のヒユーズ完
成寸法は、マスクからの寸法変換量が大きく、か
つバラつきも大となり、制御性が悪くなる。
更に、ヒユーズ上部を開口構造とする為に、熱
酸化膜、第２ポリシリコン膜、PSG、最終パツ
シベーシヨン膜等の除去開口のパターニングマス
クが多数枚数必要となる。かつ一方では、この開
口のエツチングにより、ヒユーズ下地の熱酸化膜
が、エツチング侵蝕されヒユーズの機械的強度を
低下させる。
酸化膜、第２ポリシリコン膜、PSG、最終パツ
シベーシヨン膜等の除去開口のパターニングマス
クが多数枚数必要となる。かつ一方では、この開
口のエツチングにより、ヒユーズ下地の熱酸化膜
が、エツチング侵蝕されヒユーズの機械的強度を
低下させる。
本発明の目的はヒユーズの低抵抗化を図つてヒ
ユーズ溶断を容易にする一方、前述のプロセス及
び構造上の問題になるヒユーズの断線（または高
抵抗）をなくすことにより歩留及び信頼性を高
め、更にヒユーズ寸法のコントロール性の向上、
マスク工程数の低減、ヒユーズの機械的強度の向
上等実現することのできる半導体装置を提供する
ことにある。
ユーズ溶断を容易にする一方、前述のプロセス及
び構造上の問題になるヒユーズの断線（または高
抵抗）をなくすことにより歩留及び信頼性を高
め、更にヒユーズ寸法のコントロール性の向上、
マスク工程数の低減、ヒユーズの機械的強度の向
上等実現することのできる半導体装置を提供する
ことにある。
本発明の前記ならびにそのほかの目的と新規な
特徴は、本明細書の記述および添付図面からあき
らかになるであろう。
特徴は、本明細書の記述および添付図面からあき
らかになるであろう。
本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、下記のとおりであ
る。
のの概要を簡単に説明すれば、下記のとおりであ
る。
すなわち、第２導体膜ないしそれ以降の導体膜
にてヒユーズを形成してヒユーズの小粒径化およ
び低抵抗化を達成するものであり、更に好ましく
はヒユーズを低抵抗導体膜との多層構造にして前
述の低抵抗化を促進するものである。具体的に
は、第２ポリシリコン膜をヒユーズとして構成
し、かつこの上に金属シリサイド膜を重ねてポリ
サイド構造としたものである。また、Mo，Ｗな
どの金属配線層でヒユーズを形成するものであ
る。
にてヒユーズを形成してヒユーズの小粒径化およ
び低抵抗化を達成するものであり、更に好ましく
はヒユーズを低抵抗導体膜との多層構造にして前
述の低抵抗化を促進するものである。具体的に
は、第２ポリシリコン膜をヒユーズとして構成
し、かつこの上に金属シリサイド膜を重ねてポリ
サイド構造としたものである。また、Mo，Ｗな
どの金属配線層でヒユーズを形成するものであ
る。
第１図Ａ〜Ｅは本発明をＤ−RAMに適用した
実施例の製造工程図である。
実施例の製造工程図である。
先ず、同図Ａのように、Ｐ型単結晶シリコン基
板１の主面上に常法によりフイールド絶縁膜２お
よびゲート絶縁膜３を形成する。そして、この全
面に第１導体膜としての第１ポリシリコン膜４を
CVD法等により被着し、かつこれを所定のパタ
ーン形状にエツチングすることによりチヤパシタ
電極５を形成する。このキヤパシタ電極５は熱酸
化処理されて表面にSiO2膜６が形成される。
板１の主面上に常法によりフイールド絶縁膜２お
よびゲート絶縁膜３を形成する。そして、この全
面に第１導体膜としての第１ポリシリコン膜４を
CVD法等により被着し、かつこれを所定のパタ
ーン形状にエツチングすることによりチヤパシタ
電極５を形成する。このキヤパシタ電極５は熱酸
化処理されて表面にSiO2膜６が形成される。
次いで、同図Ｂのように全面に第２導体膜とし
ての第２ポリシリコン膜７を形成し、更にその上
にMoSi2等のシリサイド膜８を被着しかつこれを
熱処理することによりポリサイド構造とする。そ
の上で、これをパターンエツチングし、ゲート絶
縁膜３上にゲート電極９を、フイールド絶縁膜２
上にヒユーズ１０を夫々形成する。
ての第２ポリシリコン膜７を形成し、更にその上
にMoSi2等のシリサイド膜８を被着しかつこれを
熱処理することによりポリサイド構造とする。そ
の上で、これをパターンエツチングし、ゲート絶
縁膜３上にゲート電極９を、フイールド絶縁膜２
上にヒユーズ１０を夫々形成する。
しかる上で、同図Ｃのように、Ｎ型不純物のイ
オン打込み等による常法処理によつてソース・ド
レイン領域１１，１１を形成してＤ−RAM素子
（メモリセル）Ｍ−CELを構成し、その上にPSG
膜１２を層間絶縁膜として全面に堆積する。そし
て、同図Ｄのように、PSG膜１２にコンタクト
ホールを形成しかつAl膜の被着、パターニング
を行なつてAl配線１３を形成し、その上に、パ
ツシベーシヨン膜として酸化シリコン（PSG膜
とその上のSiO2膜）１４を形成する。最後に、
ヒユーズ１０上のPSG膜１２とパシベーシヨン
膜１４を部分エツチングして開口１５を形成すれ
ば、同図Ｅのようなヒユーズ１０構造を有するＤ
−RAMが完成される。
オン打込み等による常法処理によつてソース・ド
レイン領域１１，１１を形成してＤ−RAM素子
（メモリセル）Ｍ−CELを構成し、その上にPSG
膜１２を層間絶縁膜として全面に堆積する。そし
て、同図Ｄのように、PSG膜１２にコンタクト
ホールを形成しかつAl膜の被着、パターニング
を行なつてAl配線１３を形成し、その上に、パ
ツシベーシヨン膜として酸化シリコン（PSG膜
とその上のSiO2膜）１４を形成する。最後に、
ヒユーズ１０上のPSG膜１２とパシベーシヨン
膜１４を部分エツチングして開口１５を形成すれ
ば、同図Ｅのようなヒユーズ１０構造を有するＤ
−RAMが完成される。
前記ヒユーズ１０の平面構成を第２図に模式的
に示し、この図の−線断面図を第３図に示
す。なお、ヒユーズ１０は図外の冗長回路に接続
されるものであることはいうまでもない。
に示し、この図の−線断面図を第３図に示
す。なお、ヒユーズ１０は図外の冗長回路に接続
されるものであることはいうまでもない。
以上のように構成された半導体装置（Ｄ−
RAM）では、ヒユーズ１０を第２ポリシリコン
膜７にて形成しているので、第１ポリシリコン膜
４における熱酸化処理工程を受けなくなり、アニ
ールの効果によるポリシリコン結晶の成長が結果
として抑止され粒径の増大が防止できる。これに
より、ヒユーズ１０の機械的強度の低下や結晶粒
界の酸化による断線又は（高抵抗化）を防止して
ヒユーズの歩留り、信頼性を向上する一方、電流
の通電を容易にして発熱によるヒユーズ１０の溶
断を容易なものにする。更に、本例のヒユーズ１
０は第２ポリシリコン膜７上に金属シリサイド膜
８を重ねた多層構造にしているので、シリサイド
膜８による結晶の微細性および機械的強度大の性
質と低抵抗の性質により、前述した効果が更に助
長される。
RAM）では、ヒユーズ１０を第２ポリシリコン
膜７にて形成しているので、第１ポリシリコン膜
４における熱酸化処理工程を受けなくなり、アニ
ールの効果によるポリシリコン結晶の成長が結果
として抑止され粒径の増大が防止できる。これに
より、ヒユーズ１０の機械的強度の低下や結晶粒
界の酸化による断線又は（高抵抗化）を防止して
ヒユーズの歩留り、信頼性を向上する一方、電流
の通電を容易にして発熱によるヒユーズ１０の溶
断を容易なものにする。更に、本例のヒユーズ１
０は第２ポリシリコン膜７上に金属シリサイド膜
８を重ねた多層構造にしているので、シリサイド
膜８による結晶の微細性および機械的強度大の性
質と低抵抗の性質により、前述した効果が更に助
長される。
また、ヒユーズ１０は表面酸化が必ず行なわれ
るものではないことから、表面酸化（SiO2膜形
成）に伴なうヒユーズ１０の特に幅寸法の低減は
抑制でき、設計値に略一致する寸法に形成して設
計通りの溶断を可能とする。
るものではないことから、表面酸化（SiO2膜形
成）に伴なうヒユーズ１０の特に幅寸法の低減は
抑制でき、設計値に略一致する寸法に形成して設
計通りの溶断を可能とする。
更に、ヒユーズ１０溶断時の発生した熱の拡散
防止（開口した状態だと空気が保温性が高い。被
膜があると熱伝導で発生した熱が拡散する）と形
状変化を容易にさせ、切断を完全にて行なわせる
ための開口１５の形成に際しては、PSG膜１２
とSiL膜１４の同時エツチングないし順序的なエ
ツチングにより行なうが、従来の第１導体膜（第
１ポリシリコン膜）における開口形成工程（第２
導体膜の開口、層間絶縁膜の開口、パツシベーシ
ヨン膜の開口）に比較して少なくとも１回以上の
エツチング工程を省略することができる。これに
より、エツチング用ホトマスクおよびそのマスク
工程の低減ができる一方、エツチング工程の低減
によりフイールド絶縁膜２へのエツチングの影響
を抑えてフイールド絶縁膜２の侵蝕およびこれに
伴なうヒユーズ１０の強度低下、基板１への電気
的影響を防止することができる。
防止（開口した状態だと空気が保温性が高い。被
膜があると熱伝導で発生した熱が拡散する）と形
状変化を容易にさせ、切断を完全にて行なわせる
ための開口１５の形成に際しては、PSG膜１２
とSiL膜１４の同時エツチングないし順序的なエ
ツチングにより行なうが、従来の第１導体膜（第
１ポリシリコン膜）における開口形成工程（第２
導体膜の開口、層間絶縁膜の開口、パツシベーシ
ヨン膜の開口）に比較して少なくとも１回以上の
エツチング工程を省略することができる。これに
より、エツチング用ホトマスクおよびそのマスク
工程の低減ができる一方、エツチング工程の低減
によりフイールド絶縁膜２へのエツチングの影響
を抑えてフイールド絶縁膜２の侵蝕およびこれに
伴なうヒユーズ１０の強度低下、基板１への電気
的影響を防止することができる。
なお、前記ヒユーズ１０はレーザビームの照射
による溶断を行なうことも勿論可能である。
による溶断を行なうことも勿論可能である。
(1) ヒユーズを第２導体膜（第２ポリシリコン
膜）により形成しているので、少なくとも第１
導体膜の熱酸化処理工程を受けることはなく、
ポリシリコンの結晶の増大化を抑制して機械的
強度の低下と抵抗の増大を防止し、ヒユーズの
断線を防止して信頼性を向上すると共に通電に
よる発熱を促進して溶断を容易に行なうことが
できる。
膜）により形成しているので、少なくとも第１
導体膜の熱酸化処理工程を受けることはなく、
ポリシリコンの結晶の増大化を抑制して機械的
強度の低下と抵抗の増大を防止し、ヒユーズの
断線を防止して信頼性を向上すると共に通電に
よる発熱を促進して溶断を容易に行なうことが
できる。
(2) ヒユーズをポリシリコンと金属シリサイドの
ポリサイド構造に形成しているので、シリサイ
ド膜の結晶微細性、低抵抗性によりヒユーズの
信頼性と溶断性を更に向上することができる。
ポリサイド構造に形成しているので、シリサイ
ド膜の結晶微細性、低抵抗性によりヒユーズの
信頼性と溶断性を更に向上することができる。
(3) ヒユーズ上には層間絶縁膜やパツシベーシヨ
ンを形成してこれに開口を形成しているので、
エツチング工程を低減でき、マスク工程の低減
と共に半導体装置の製造を容易なものにでき
る。
ンを形成してこれに開口を形成しているので、
エツチング工程を低減でき、マスク工程の低減
と共に半導体装置の製造を容易なものにでき
る。
(4) エツチング工程を低減できるので、ヒユーズ
を形成する下地層としてのフイールド絶縁膜へ
のエツチングの影響を低減し、フイールド絶縁
膜の侵蝕を防止して電気的特性の安定化を図り
かつヒユーズの信頼性を向上する。
を形成する下地層としてのフイールド絶縁膜へ
のエツチングの影響を低減し、フイールド絶縁
膜の侵蝕を防止して電気的特性の安定化を図り
かつヒユーズの信頼性を向上する。
(5) ヒユーズ表面の酸化が零ないし微小であるの
で、酸化によるヒユーズ寸法の低減は極めて小
さく、パターン寸法がそのままヒユーズ寸法と
なつて設計値に一致した幅寸法のヒユーズを形
成でき、溶断等を容易に行なうことができる。
で、酸化によるヒユーズ寸法の低減は極めて小
さく、パターン寸法がそのままヒユーズ寸法と
なつて設計値に一致した幅寸法のヒユーズを形
成でき、溶断等を容易に行なうことができる。
以上本発明者によつてなされた発明を実施例に
もとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。たとえば、ヒユーズのポリサイドを形成す
る金属シリサイドはMoの外にＷやTa等の高融点
金属を使用してもよい、またピユアの金属膜その
ものを使用してもよい。また、半導体プロセスに
よつて３層以上のポリシリコン膜形成を行なう場
合には最終のポリシリコン膜でヒユーズを形成し
てもよい。更に、層間絶縁膜はSiO2膜を使用し
てもよい。また、パツシユベーシヨン膜は、プラ
ズマSiN膜等を使用してもよい。また、ヒユーズ
切断後にパツシベーシヨン膜を被着し、ヒユーズ
の信頼性（機械的強度を向上させる）向上を図つ
た構造にしてもよい。
もとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。たとえば、ヒユーズのポリサイドを形成す
る金属シリサイドはMoの外にＷやTa等の高融点
金属を使用してもよい、またピユアの金属膜その
ものを使用してもよい。また、半導体プロセスに
よつて３層以上のポリシリコン膜形成を行なう場
合には最終のポリシリコン膜でヒユーズを形成し
てもよい。更に、層間絶縁膜はSiO2膜を使用し
てもよい。また、パツシユベーシヨン膜は、プラ
ズマSiN膜等を使用してもよい。また、ヒユーズ
切断後にパツシベーシヨン膜を被着し、ヒユーズ
の信頼性（機械的強度を向上させる）向上を図つ
た構造にしてもよい。
以上の説明では主として本発明者によつてなさ
れた発明をその背景となつた利用分野であるＤ−
RAMの冗長回路用ヒユーズに適用した場合につ
いて説明したが、それに限定されるものではな
く、たとえばＰ−ROM、その他の冗長回路を有
するデバイスの全てに適用できる。
れた発明をその背景となつた利用分野であるＤ−
RAMの冗長回路用ヒユーズに適用した場合につ
いて説明したが、それに限定されるものではな
く、たとえばＰ−ROM、その他の冗長回路を有
するデバイスの全てに適用できる。
第１図Ａ〜Ｅは本発明の半導体装置の製造工程
図、第２図はヒユーズの平面図、第３図は第２図
の線断面図である。 １…シリコン基板、２…フイールド絶縁膜、３
…ゲート絶縁膜、４…第１ポリシリコン膜、５…
キヤパシタ電極、６…層間絶縁膜、７…第２ポリ
シリコン膜、８…MoSi2膜（金属シリサイド膜）、
９…ゲート電極、１０…ヒユーズ、１１…ソー
ス・ドレイン領域、１２…PSG膜、１３…Al配
線、１４…パツシベーシヨン膜、１５…開口。
図、第２図はヒユーズの平面図、第３図は第２図
の線断面図である。 １…シリコン基板、２…フイールド絶縁膜、３
…ゲート絶縁膜、４…第１ポリシリコン膜、５…
キヤパシタ電極、６…層間絶縁膜、７…第２ポリ
シリコン膜、８…MoSi2膜（金属シリサイド膜）、
９…ゲート電極、１０…ヒユーズ、１１…ソー
ス・ドレイン領域、１２…PSG膜、１３…Al配
線、１４…パツシベーシヨン膜、１５…開口。
Claims (1)
- 【特許請求の範囲】 １ (1)少なくともフイールド絶縁膜と第１層目ポ
リシリコン層及び第１層目ポリシリコン層上に絶
縁膜が形成されてなる半導体基板上に第２層目以
降のポリシリコン層を形成する工程、(2)上記第２
層目以降のポリシリコン層上に金属によるシリサ
イド膜を被着した後に熱処理を行つてポリサイド
構造とする工程、(3)上記ポリサイド構造をパター
ンエツチングして少なくともフイールド絶縁膜上
にヒユーズを形成する工程を含むことを特徴とす
る半導体集積回路装置の製造方法。 ２ 上記(3)のポリサイド構造のパターンエツチン
グにおいて、ヒユーズとともにゲート絶縁膜上に
形成されたポリサイド構造も残してMOSFETの
ゲート電極及びそれに接続される配線の一部又は
全部が同時に形成されるものであることを特徴と
する特許請求の範囲第１項記載の半導体集積回路
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59116423A JPS60261154A (ja) | 1984-06-08 | 1984-06-08 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59116423A JPS60261154A (ja) | 1984-06-08 | 1984-06-08 | 半導体集積回路装置の製造方法 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6027437A Division JP2719751B2 (ja) | 1994-01-31 | 1994-01-31 | 半導体集積回路装置の製造方法 |
| JP6027438A Division JPH07130861A (ja) | 1994-01-31 | 1994-01-31 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60261154A JPS60261154A (ja) | 1985-12-24 |
| JPH058579B2 true JPH058579B2 (ja) | 1993-02-02 |
Family
ID=14686716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59116423A Granted JPS60261154A (ja) | 1984-06-08 | 1984-06-08 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60261154A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04365351A (ja) * | 1991-06-13 | 1992-12-17 | Nec Corp | 半導体集積回路装置 |
| US6756255B1 (en) * | 2001-12-10 | 2004-06-29 | Advanced Micro Devices, Inc. | CMOS process with an integrated, high performance, silicide agglomeration fuse |
| US20040038458A1 (en) | 2002-08-23 | 2004-02-26 | Marr Kenneth W. | Semiconductor fuses, semiconductor devices containing the same, and methods of making and using the same |
| KR100718614B1 (ko) | 2003-10-24 | 2007-05-16 | 야마하 가부시키가이샤 | 용량 소자와 퓨즈 소자를 구비한 반도체 장치 및 그 제조방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5617060A (en) * | 1979-07-23 | 1981-02-18 | Fujitsu Ltd | Semiconductor device |
| JPS56146268A (en) * | 1980-04-15 | 1981-11-13 | Fujitsu Ltd | Manufacture of semiconductor memory unit |
| JPS5772368A (en) * | 1980-10-24 | 1982-05-06 | Toshiba Corp | Fusing type semiconductor device and its manufacture |
| JPS6098665A (ja) * | 1983-11-02 | 1985-06-01 | Mitsubishi Electric Corp | 半導体メモリ装置 |
-
1984
- 1984-06-08 JP JP59116423A patent/JPS60261154A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5617060A (en) * | 1979-07-23 | 1981-02-18 | Fujitsu Ltd | Semiconductor device |
| JPS56146268A (en) * | 1980-04-15 | 1981-11-13 | Fujitsu Ltd | Manufacture of semiconductor memory unit |
| JPS5772368A (en) * | 1980-10-24 | 1982-05-06 | Toshiba Corp | Fusing type semiconductor device and its manufacture |
| JPS6098665A (ja) * | 1983-11-02 | 1985-06-01 | Mitsubishi Electric Corp | 半導体メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60261154A (ja) | 1985-12-24 |
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