JPH04365351A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH04365351A JPH04365351A JP14051091A JP14051091A JPH04365351A JP H04365351 A JPH04365351 A JP H04365351A JP 14051091 A JP14051091 A JP 14051091A JP 14051091 A JP14051091 A JP 14051091A JP H04365351 A JPH04365351 A JP H04365351A
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- Japan
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- fuse element
- thin film
- film
- integrated circuit
- semiconductor integrated
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- Pending
Links
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- 239000010408 film Substances 0.000 claims abstract description 31
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Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜ヒューズ素子を有
する半導体集積回路装置に関し、特に、この薄膜ヒュー
ズ素子の構造に関する。
する半導体集積回路装置に関し、特に、この薄膜ヒュー
ズ素子の構造に関する。
【０００２】
【従来の技術】最近、集積回路の高性能化及び高集積化
に伴い、回路条件設定の高確度化及び低消費電力化の要
望がますます強くなってきた。集積回路装置において、
特にアナログ回路等の基準電圧値の設定及び回路電流等
の設定は、そのカタログ規格が非常に厳しくなってきて
いる。そのため製造工程中に電圧値及び電流値をトリミ
ングすることにより規格内に調整するトリミング回路及
びそのコード設定のための薄膜ヒューズ素子を必要とし
ている。このトリミングは一度製造工程で設定してしま
うと固定され集積回路の応用動作中は再調整できないの
で永久に変化してはいけない性質のものである。従って
、高信頼性が要求される。従来から本トリミングに関し
、たとえば図２に示す回路が用いられる。この回路の動
作について説明する。尚本回路はトリミングコード設定
回路が３個構成されている場合である。説明は、Ｐチャ
ネルＭＯＳトランジスタＭ３と薄膜ヒューズ素子Ｒ２と
からなる１個を取り上げて行なう。
に伴い、回路条件設定の高確度化及び低消費電力化の要
望がますます強くなってきた。集積回路装置において、
特にアナログ回路等の基準電圧値の設定及び回路電流等
の設定は、そのカタログ規格が非常に厳しくなってきて
いる。そのため製造工程中に電圧値及び電流値をトリミ
ングすることにより規格内に調整するトリミング回路及
びそのコード設定のための薄膜ヒューズ素子を必要とし
ている。このトリミングは一度製造工程で設定してしま
うと固定され集積回路の応用動作中は再調整できないの
で永久に変化してはいけない性質のものである。従って
、高信頼性が要求される。従来から本トリミングに関し
、たとえば図２に示す回路が用いられる。この回路の動
作について説明する。尚本回路はトリミングコード設定
回路が３個構成されている場合である。説明は、Ｐチャ
ネルＭＯＳトランジスタＭ３と薄膜ヒューズ素子Ｒ２と
からなる１個を取り上げて行なう。
【０００３】ＰチャネルＭＯＳトランジスタＭ３は同じ
くＰチャネルＭＯＳトランジスタＭ１とミラー接続され
ており定電流回路で決定された電流Ｉ０を流そうとする
。すなわち、このＰチャネルＭＯＳトランジスタＭ３と
薄膜抵抗Ｒ２からなるレシオ回路が形成される。ここで
Ｒ２が切断されていない時点においては、トランジスタ
Ｍ３のＯＮ抵抗に比べて薄膜ヒューズ素子Ｒ２の抵抗が
小さいためにレシオ回路の出力点すなわちＭ３とＲ２の
接点はインバータＩ２の論理しきい値以下に下がる。 従ってインバータＩ２は高レベルを出力する。
くＰチャネルＭＯＳトランジスタＭ１とミラー接続され
ており定電流回路で決定された電流Ｉ０を流そうとする
。すなわち、このＰチャネルＭＯＳトランジスタＭ３と
薄膜抵抗Ｒ２からなるレシオ回路が形成される。ここで
Ｒ２が切断されていない時点においては、トランジスタ
Ｍ３のＯＮ抵抗に比べて薄膜ヒューズ素子Ｒ２の抵抗が
小さいためにレシオ回路の出力点すなわちＭ３とＲ２の
接点はインバータＩ２の論理しきい値以下に下がる。 従ってインバータＩ２は高レベルを出力する。
【０００４】次にもしＲ２が切断された場合を考える。
この場合Ｒ２は電流を流せないためＭ３によってレシオ
回路の出力はインバータＩ２の論理しきい値以上となり
インバータＩ２の出力は低レベルを出力する。つまり薄
膜ヒューズ素子を切断するか否かによってトリミングコ
ードの設定が可能である。このトリミングコードに従っ
て前述のトリミング回路のたとえばスイッチを制御し、
抵抗値や電圧などを調整するのである。尚この薄膜ヒュ
ーズ素子の切断は、薄膜ヒューズ素子とＰチャネルＭＯ
Ｓトランジスタの節点からアルミニウム等によるパッド
Ｐ１…を取り出し、このパッドを通して行なう。すなわ
ち、テスター等により所望の薄膜ヒューズ素子のみに電
圧を印加し電流を流し熱的に溶断するわけである。
回路の出力はインバータＩ２の論理しきい値以上となり
インバータＩ２の出力は低レベルを出力する。つまり薄
膜ヒューズ素子を切断するか否かによってトリミングコ
ードの設定が可能である。このトリミングコードに従っ
て前述のトリミング回路のたとえばスイッチを制御し、
抵抗値や電圧などを調整するのである。尚この薄膜ヒュ
ーズ素子の切断は、薄膜ヒューズ素子とＰチャネルＭＯ
Ｓトランジスタの節点からアルミニウム等によるパッド
Ｐ１…を取り出し、このパッドを通して行なう。すなわ
ち、テスター等により所望の薄膜ヒューズ素子のみに電
圧を印加し電流を流し熱的に溶断するわけである。
【０００５】従って薄膜ヒューズ素子は、抵抗が低く融
点の低い材料の方が切断が容易である。従ってアルミニ
ウムをヒューズ素子に使うことが考えられるがアルミニ
ウムはエレクトロマイグレーション，ストレスマイグレ
ーション，耐湿性等信頼性に欠ける点が多くこのヒュー
ズ素子には多結晶シリコンが使用されている。
点の低い材料の方が切断が容易である。従ってアルミニ
ウムをヒューズ素子に使うことが考えられるがアルミニ
ウムはエレクトロマイグレーション，ストレスマイグレ
ーション，耐湿性等信頼性に欠ける点が多くこのヒュー
ズ素子には多結晶シリコンが使用されている。
【０００６】
【発明が解決しようとする課題】前述のごとくヒューズ
素子には図３，図４に示すように、多結晶シリコン膜が
用いられるが、多結晶シリコン膜では、あまり抵抗を下
げれないために、溶断しにくく特にヒューズ素子上に層
間絶縁膜及びカバー絶縁膜があると、必ず切断が不完全
となっていた。従ってフォトレジスト工程及びエッチン
グ工程を追加してヒューズ素子上の層間絶縁膜１３を除
去し、さらにカバー絶縁膜１４に関しても、ヒューズ素
子上を除去するようにしていた。従って、ヒューズ素子
を安定に切断するために製造工程の追加が必要であった
。なお、図３において、Ｈ字形の多結晶シリコン膜の２
辺はそれぞれ図示しないアルミニウム膜に接続され、パ
ッドや接地線につながっている。
素子には図３，図４に示すように、多結晶シリコン膜が
用いられるが、多結晶シリコン膜では、あまり抵抗を下
げれないために、溶断しにくく特にヒューズ素子上に層
間絶縁膜及びカバー絶縁膜があると、必ず切断が不完全
となっていた。従ってフォトレジスト工程及びエッチン
グ工程を追加してヒューズ素子上の層間絶縁膜１３を除
去し、さらにカバー絶縁膜１４に関しても、ヒューズ素
子上を除去するようにしていた。従って、ヒューズ素子
を安定に切断するために製造工程の追加が必要であった
。なお、図３において、Ｈ字形の多結晶シリコン膜の２
辺はそれぞれ図示しないアルミニウム膜に接続され、パ
ッドや接地線につながっている。
【０００７】
【課題を解決するための手段】本発明は、薄膜ヒューズ
素子を有する半導体集積回路装置において、前記薄膜ヒ
ューズ素子は、多結晶シリコン膜と金属シリサイド層の
多層膜で形成されているというものである。
素子を有する半導体集積回路装置において、前記薄膜ヒ
ューズ素子は、多結晶シリコン膜と金属シリサイド層の
多層膜で形成されているというものである。
【０００８】
【実施例】本発明の実施例を図を用いて説明する。
【０００９】図１に示すように、本発明の薄膜ヒューズ
素子は、多結晶シリコン膜５と金属シリサイド膜６の２
層構造となっている。この構造においてたとえば厚さ２
００ｎｍ程度の多結晶シリコン膜５と、金属シリサイド
膜６として厚さ２００ｎｍ程度のタングステンシリサイ
ド膜（ＷＳｉｘ ，２．５＜ｘ）とを積層構造にした場
合、層抵抗は１０Ω／□以下にすることができる。この
薄膜ヒューズ素子を従来のごとく多結晶シリコン膜単層
で形成した場合同一の４００ｎｍ程度の膜厚では、３０
Ω／□〜４０Ω／□程度の層抵抗となってしまう。具体
的な効果を示すためにたとえば本実施例の薄膜ヒューズ
素子の層抵抗を８０Ω／□、従来例の薄膜ヒューズ素子
の層抵抗を３２Ω／□とする。ここで同一ディメンジョ
ンのヒューズ素子を形成し、同一電圧を印加した場合、
抵抗は１／４となるが、電流は４倍となる。ヒューズは
、熱的に溶断するため、そのヒューズ素子で消費される
パワーが問題となる。
素子は、多結晶シリコン膜５と金属シリサイド膜６の２
層構造となっている。この構造においてたとえば厚さ２
００ｎｍ程度の多結晶シリコン膜５と、金属シリサイド
膜６として厚さ２００ｎｍ程度のタングステンシリサイ
ド膜（ＷＳｉｘ ，２．５＜ｘ）とを積層構造にした場
合、層抵抗は１０Ω／□以下にすることができる。この
薄膜ヒューズ素子を従来のごとく多結晶シリコン膜単層
で形成した場合同一の４００ｎｍ程度の膜厚では、３０
Ω／□〜４０Ω／□程度の層抵抗となってしまう。具体
的な効果を示すためにたとえば本実施例の薄膜ヒューズ
素子の層抵抗を８０Ω／□、従来例の薄膜ヒューズ素子
の層抵抗を３２Ω／□とする。ここで同一ディメンジョ
ンのヒューズ素子を形成し、同一電圧を印加した場合、
抵抗は１／４となるが、電流は４倍となる。ヒューズは
、熱的に溶断するため、そのヒューズ素子で消費される
パワーが問題となる。
【００１０】本発明のヒューズで消費されるパワーをＰ
ｎｅｗ，従来例のそれをＰｏｌｄとするとＰ＝Ｉ２ Ｒ
なので、Ｐｎｅｗ／Ｐｏｌｄは４／１となり４倍のパワ
ーが薄膜ヒューズ素子に加えられる。ＷＳｉｘ の融点
はＳｉより高いが、ｘ＞２．５であれば、従来例より容
易に切断できる。更にｘ＞２．５であれば、図１のごと
く層間絶縁膜３及びカバー絶縁膜４で被覆されている状
態でも１００％良好な切断状況を得ている。
ｎｅｗ，従来例のそれをＰｏｌｄとするとＰ＝Ｉ２ Ｒ
なので、Ｐｎｅｗ／Ｐｏｌｄは４／１となり４倍のパワ
ーが薄膜ヒューズ素子に加えられる。ＷＳｉｘ の融点
はＳｉより高いが、ｘ＞２．５であれば、従来例より容
易に切断できる。更にｘ＞２．５であれば、図１のごと
く層間絶縁膜３及びカバー絶縁膜４で被覆されている状
態でも１００％良好な切断状況を得ている。
【００１１】
【発明の効果】以上説明したように本発明によれば、切
断が容易な薄膜ヒューズ素子が得られる。更に、絶縁膜
で被覆しても安定に切断可能であるので、製造工程が簡
略となる。
断が容易な薄膜ヒューズ素子が得られる。更に、絶縁膜
で被覆しても安定に切断可能であるので、製造工程が簡
略となる。
【図１】本発明の一実施例を示す断面図である。
【図２】トリミンクコード設定回路の一例を示す回路図
である。
である。
【図３】従来例を示す平面図である。
【図４】図３のＡ−Ａ線断面図である。
１，１１ シリコン基板
２，１２ ＬＯＣＯＳ酸化膜
３，１３ 層間絶縁膜
４，１４ カバー絶縁膜
５，１５ 多結晶シリコン膜
６ 金属シリサイド膜
Ｍ１，Ｍ２，Ｍ３，Ｍ４ ＰチャネルＭＯＳトラ
ンジスタ Ｉ１，Ｉ２，Ｉ３ インバータ
ンジスタ Ｉ１，Ｉ２，Ｉ３ インバータ
Claims (2)
- 【請求項１】 薄膜ヒューズ素子を有する半導体集積
回路装置において、前記薄膜ヒューズ素子は、多結晶シ
リコン膜と、金属シリサイド膜の多層膜で形成されてい
ることを特徴とする半導体集積回路装置。 - 【請求項２】 薄膜ヒューズ素子は絶縁膜で被覆され
ている請求項１記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14051091A JPH04365351A (ja) | 1991-06-13 | 1991-06-13 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14051091A JPH04365351A (ja) | 1991-06-13 | 1991-06-13 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04365351A true JPH04365351A (ja) | 1992-12-17 |
Family
ID=15270330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14051091A Pending JPH04365351A (ja) | 1991-06-13 | 1991-06-13 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04365351A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07183109A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | トリミング素子 |
| EP0857357A1 (en) * | 1995-09-29 | 1998-08-12 | Intel Corporation | A silicide agglomeration fuse device |
| US6040754A (en) * | 1998-06-11 | 2000-03-21 | Uchihashi Estec Co., Ltd. | Thin type thermal fuse and manufacturing method thereof |
| US7477130B2 (en) | 2005-01-28 | 2009-01-13 | Littelfuse, Inc. | Dual fuse link thin film fuse |
| US7781280B2 (en) | 2003-10-24 | 2010-08-24 | Yamaha Corporation | Semiconductor device with capacitor and fuse and its manufacture method |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60261154A (ja) * | 1984-06-08 | 1985-12-24 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置の製造方法 |
| JPS62238658A (ja) * | 1986-04-09 | 1987-10-19 | Nec Corp | 半導体集積回路装置の製造方法 |
-
1991
- 1991-06-13 JP JP14051091A patent/JPH04365351A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60261154A (ja) * | 1984-06-08 | 1985-12-24 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置の製造方法 |
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| EP0857357A4 (en) * | 1995-09-29 | 1999-03-17 | Intel Corp | MELTING DEVICE FROM A SILICIDE AGGLOMERATION |
| US6040754A (en) * | 1998-06-11 | 2000-03-21 | Uchihashi Estec Co., Ltd. | Thin type thermal fuse and manufacturing method thereof |
| US7781280B2 (en) | 2003-10-24 | 2010-08-24 | Yamaha Corporation | Semiconductor device with capacitor and fuse and its manufacture method |
| US7838358B2 (en) | 2003-10-24 | 2010-11-23 | Yamaha Corporation | Semiconductor device with capacitor and fuse and its manufacture method |
| US8164120B2 (en) | 2003-10-24 | 2012-04-24 | Yamaha Corporation | Semiconductor device with capacitor and fuse and its manufacture |
| US7477130B2 (en) | 2005-01-28 | 2009-01-13 | Littelfuse, Inc. | Dual fuse link thin film fuse |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970930 |