KR0146284B1 - 반도체 기판상의 가용성 링크 제조방법 - Google Patents

반도체 기판상의 가용성 링크 제조방법

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KR0146284B1 KR1019900001231A KR900001231A KR0146284B1 KR 0146284 B1 KR0146284 B1 KR 0146284B1 KR 1019900001231 A KR1019900001231 A KR 1019900001231A KR 900001231 A KR900001231 A KR 900001231A KR 0146284 B1 KR0146284 B1 KR 0146284B1
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Abstract

내용없음.

Description

반도체 기판상의 가용성 링크 제조 방법
제1도 및 제2도는 본 발명 실시 구조를 여러 제조 단계에서 도시한 확대 단면도.
제3도는 본 발명의 실시 구조의 확대 평면도.
제4도는 제2실시예에 대한 확대 단면도.
* 도면의 주요부분에 대한 보호의 설명
10 : 반도체 기판 11,12 : 절연층
13 : 가용성 측벽 스페이서 14,15 : 전극
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로 집적 회로상에서 가용성 링크의 제조 방법에 관한 것이다.
필드 프로그램 가능한 제품을 생산하기 위하여, 집적 회로 메모리 장치에서는 프로그램 가능한 배열 논리 장치(PAL), 프로그램 가능한 논리 배열 장치(PLA) 또는 프로그램 가능한 ROM(PROM)등과 같은 메모리 소자가 사용되어지고 있다.
메모리 소자는 수평적이고 금속적인 가용성 링크일 수 있다. 즉 상당량의 반전 전류가 공급될 때 단락되는 트랜지스터이거나, 게이트상에 전하가 발생하거나 소멸됨으로써 온, 오프되는 부동 게이트 트랜지스터이다.
금속 가용성 링크는 바이폴라/BICMOS 기법을 이용하는 고성능 장치에서 일반적으로 채용되고 있다. 메모리 배열에 있어서 트랜지스터는 가용성 링크가 그 선택된 비트 및 워드 라인쌍 사이에 개방 회로를 생성할 만큼 상당량의 전류를 공급한다. 가용성 링크는 논리 1 상태를 표시하는 정상 상태로 유지되며, 또한 논리 0 상태를 표시하기 위하여 용융되어 개방된다. 가용성 링크를 개방하기 위해서 용융시키는데 필요한 에너지량은 용융 부분에서 가용성 링크 단면적에 의하여 1차적으로 결정된다. 용융에 소요되는 에너지량에 영향을 주는 그밖의 파라미터로는 가용성 링크 재질의 저항성, 열전도성 및 용융 온도 등이 있다.
종래의 가용성 링크는 다결정 실리콘, 니켈 크롬 폴라티늄 실리사이드, 또는 티타늄 텅스텐으로된 얇은 판형의 전도체 박막 또는 반도체(semiconductive) 박막을 이용하여 제조되어 왔다. 이러한 종래 방식의 제조상의 단점은 용융하는데에 상당량의 용융 에너지가 필요하다는 것이다. 이러한 사실은 대량의 전류를 다루는데에 더욱 큰 트랜지스터와 다이오드가 필요함을 의미한다. 그 소요되는 용융 에너지는 가용성 링크 단면적 감소가 제한되므로 많이 감소되지는 못한다.
일반적으로 가용성 링크 재료의 두께는 1000 옹스트롱 정도이다. 그리고 폭은 2 마이크론 정도로서, 이 폭은 포토리소그래피의 특성으로 인해 더이상 축소시킬 수 없다.
따라서 종래보다도 단면적이 더욱 감소된 가용성 링크 제조기법이 요구되고 있다. 단면적이 작은 가용성 링크는 용융 에너지가 작을 것이다. 더욱 소형화된 트랜지스터와 다이오드가 사용되므로 집적 회로 메모리 장치의 다이(die) 크기를 축소시킬 수 있다.
종래 가용성 링크의 또다른 단점으로는, 가용 링크의 결함이 이 가용성 링크를 개방 상태로 할 수도 있다는 점이다.
그렇기 때문에 설정 여유도(built-in redundancy)를 갖는 가용성 링크를 만들 필요가 있다. 설정 여유도는 1개의 가용성 링크 소자내에 2개의 분리된 용융 부분들을 제공하여, 가용성 링크상에 하나의 결함 부위라도 있을 경우 정상 가용 상태가 여전히 유지된다.
이제, 낮은 용융 에너지 및 설정 여유도를 갖는 개선된 가용 링크의 장점에 관하여 설명하겠다.
본 발명의 목적은, 단면적이 작은, 따라서 용융 에너지의 소모가 작은 가용성 링크를 제조하는 방법을 제공하는데 있다.
본 발명의 또다른 목적은 종래의 바이폴라의 BICMOS 처리 과정과 호환성 있는 가용성 링크 제조 방법을 제공하는데 있다.
본 발명의 또다른 목적은 2개의 용융 부분을 갖는 가용성 링크를 제조함으로써 설정 여유도를 갖는 가용성 링크를 제공하는데 있다.
본 발명의 또다른 목적은 집적 회로상에 가용성 링크의 패킹 집적도를 향상시키는데 있다.
본 발명에 따르면 상기 목적들은 측벽 스페이서 기법(sidewall spacer technol ogy)을 이용한 전도체 박막 또는 반도체 박막으로 제조된 가용성 링크에 의하여 달성될 수 있다. 가용성 링크는 단면적이 작기 때문에 용융 에너지가 작다.
그리고 각 위치에 대해 2개의 용융부분을 갖기 때문에 설정 여유도를 가질 수 있다. 이러한 기술은 바이폴라 및 BICMOS 기술 등과 같은 고성능 메모리 장치를 제조하는 종래의 기술과도 호환성이 있는 것이다.
제1도 내지 제3도는 본 발명의 일실시예에 있어서 여러 제조 단계 과정을 도시한 것이다. 제1도는 절연층(11)이 부착된 반도체 기판(10)을 도시하고 있다. 기판(10)내에는 반도체 장치가 설정되어 있으나, 도면에서는 표시하지 않았다.
제2 절연층(12)은 절연층(11)상에 증착되어서 플랫폼을 이루도록 패턴화된다. 절연층(11), (12)은 도면에서 점선(16)으로 표시된 인터페이스를 갖는 2개의 절연체로 구성될 수 있다. 또한 이들 절연층은 절연층(12)을 형성시키기 위해 패턴화된 단일 절연층으로 구성될 수도 있다. 양호한 실시예에서 절연층(11), (12)은 단일의 산화물층이지만, 이들 절연층들이 산화물, 질화물 등의 혼합된 것일 수도 있다. 가용성 층(13)은 절연층(11), (12)상에 형성된다. 가용성 층(13)은 도핑된 폴리실리콘, 실리사이드 폴리실리콘, 금속 등과 같은 반도체 또는 전도체일 수도 있다. 절연층(11), (12)과 가용성 층(13)은 종래의 기법으로 증착된다.
제2도에서는 가용성 측벽 스페이서(13)를 형성하도록 부분 에칭되는 가용성 층(13)을 갖는 제1도의 구조를 도시하고 있다. 가용성 층(13)은 절연 측벽 스페이서를 형성하기 위해 사용된 것과 동일한 방식으로 에칭된다. 양호한 실시예에 있어서, 가용성 측벽 스페이서(13)는 방향성 에칭, 예컨대 수직방향으로만 에칭을 행하는 반응성 이온 에칭(Reactive Ion Etch(RIE))에 의하여 형성된다. 또한 가용성 측벽 스페이서(13)가 완전히 제거되지 않는 한에서 수직 및 수평 에칭을 병행하여 이용할 수도 있다. 측벽 스페이서 기법은 바이폴라 및 BICMOS 집적 회로 기법에서 공통된 것이다. 일반적으로 측벽 스페이서는 2개의 절연체를 미소 거리만큼 이격시키기 위하여 사용된다.
본 발명에서, 층(13)은 절연층이 아니라, 가용성의 전도체층 또는 반도체층이다. 측벽 스페이서 기법이 바이폴라 및 BICMOS 처리에서 공통으로 사용되므로, 본원에 상술된 처리 기법은 첨부 도면에 도시된 구조에 쉽게 통합될 수 있다.
제2도에 도시된 바와 같이, 가용성 측벽 스페이서(13)의 단면적은 매우 작다. 포토리소그래피는 종래 기술과 같이 가용성 측벽 스페이서(13)의 폭을 제한하지 않는다. 본 발명에 있어서, 두께 및 폭은 대략 1000 옹스트롱 정도이다. 작은 단면적은 가용성 측벽 스페이서(13)로 만들어진 가용성 링크를 용융하여 개방시키는데 저 전력을 필요로 하며, 적절한 재료를 선택함으로써 낮은 용융 저항을 가질 수 있다. 본 발명은 높은 용융 온도를 갖는 전도체층 또는 반도체 층(13)을 선택할 때 폭넓은 유연성을 허용하는데 그것은 단면적이 크게 감소되기 때문이다.
제3도는 제2도의 구조를 평면도로 도시한 것이다.
상기 구조는 도면에서 가용성 측벽 스페이서(13)에 전기적 접촉을 하는 두개의 전극(14), (15)를 갖는 것으로 도시된다.
제3도에 도시된 바와 같이, 가용성 링크는 사잇(site)마다 두개의 가용성 부분을 갖도록 형성되어 설정 여유도를 제공한다. 만일 가용성 측벽 스페이서(13)의 한 부분에 결함이 있으면, 다른 부분이 여전히 개방 상태로 용융되거나 또는 정상 상태로 남아 있는다. 만일 결함이 없다면, 양쪽 두 부분은 용융된다.
필요하다면, 단지 두개의 전극(14),(15)대신에, 가용성 측벽 스페이서(13)에 접촉하는 4개의 전극(도시되지 않음)을 설치함으로써 설정 여유도가 없는 가용성 링크를 제조할 수도 있다. 이러한 방식에서, 최대 4개의 가용성 링크가 가용성 측벽 스페이서(13)의 각 변을 가용성 링크로서 사용하여 제공될 수 있다. 따라서 소정의 반도체 장치 면적위의 가용성 링크의 패킹밀도는 상당히 증진될 수 있는 것이다.
제4도는 본 발명의 제2 실시예를 도시하고 있다.
절연층(11),(12)은 기판(10)상에 증착되며, 가용성 측벽 스페이서(13)는 제1도 및 제2도에 도시된 바와 같이 상기 기판(10)상에 증착된다. 제4도는 가용성 측벽 스페이서(13)가 제1도에 도시된 바와 같은 플랫폼상이 아니라 절연층(11),(12)의 우물(well)에 해당하는 전이부(transition)내에 형성된 것을 제외하면 제2도와 동일하다. 또한 절연층(11),(12)은 점선(16)으로 도시된 바와 같이 인터페이스를 갖는 서로 다른 2개의 절연층으로 구성할 수도 있고, 제1도에서 설명된 바와 같은 단일의 절연층으로 구성할 수도 있다.
지금까지 현대 바이폴라 및 BICMOS 기법과 호환성 있는 가용성 링크 소자를 제조하는 새로운 개선된 기법에 관하여 설명하였다.

Claims (3)

  1. 반도체 기판상에 가용성(fusible) 링크를 제조하는 방법에 있어서, 상기 반도체 기판상에 절연층을 제공하는 단계와, 상기 절연층으로부터 전이부를 패턴화하여 이 전이부 주변에 측벽 스페이서가 형성될 수 있도록 하는 단계 및, 가용성 링크로서 역할하는 재료로부터 상기 측벽 스페이서를 형성하는 단계를 포함하는 가용성 링크 제조 방법.
  2. 제1항에 있어서, 상기 형성된 측벽 스페이서의 재료는 금속 재료인 가용성 링크 제조 방법.
  3. 제1항에 있어서, 상기 형성된 측벽 스페이서의 재료는 폴리실리콘 재료인 가용성 링크 제조 방법.
KR1019900001231A 1989-02-03 1990-02-02 반도체 기판상의 가용성 링크 제조방법 KR0146284B1 (ko)

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