KR100340906B1 - 반도체 장치의 퓨즈 구조 - Google Patents
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Abstract
본 발명은 반도체 장치의 퓨즈 구조의 제조방법에 관한 것으로서, 제 1 도전형의 반도체 기판에 활성영역을 둘러싸는 소자격리절연층을 형성하는 공정과, 상기 활성영역내에 제 2 도전형의 소스 및 드레인을 갖는 MOS 트랜지스터를 형성하는 공정과, 상기 소자격리절연층내에 소정깊이의 그루브를 형성하는 공정과, 상기 그루브를 포함하는 상기 기판상에 상기 그루브의 패턴을 전사하는 층간 절연층을 형성하는 공정과, 상기 전사된 그루브를 포함하는 상기 층간 절연층상에 퓨즈용 배리어 금속을 스퍼터링 방법으로 증착하는 공정과, 상기 배리어 금속상에 알루미늄 금속을 증착하는 공정과, 상기 알루미늄 금속 및 상기 배리어 금속을 식각 제거하여 상기 알루미늄 금속 및 상기 배리어 금속으로 이루어진 배선을 형성하는 공정과, 상기 그루브에 대응되는 상기 배선에서 상기 알루미늄 금속을 식각 제거하여 상기 배리어 금속으로 이루어진 퓨즈 층을 형성하는 공정을 구비한다. 따라서, 본 발명은 그루브가 형성된 절연층상에 퓨즈 패턴을 배치하여 퓨즈 물질로 사용되는 배리어 금속(Ti, TiN)의 증착시 콜리메이터를 사용하지 않는 스퍼터 증착조건으로 진행하여 그루브 의 하부 코너에 배리어 금속(Ti, TiN)의 스텝 커버리지(Step Coverage)을 불량하게 하여 저전류, 저전압에서 쉽게 용융, 절단되는 퓨즈 구조를 제조할 수 있는 잇점이 있다.
Description
본 발명은 반도체 장치의 퓨즈 구조(Fuse Structure)의 제조방법에 관한 것으로서, 특히, 저전류(Low Current)에서 쉽게 용융되며, 절단되는 퓨즈 구조의 제조방법에 관한 것이다.
도 1a 내지 도 1g는 종래 기술에 따른 반도체 장치의 퓨즈 구조(Fuse Structure)의 제조공정 단면도이다.
도 1a를 참조하면, 집적회로 부(Integrated Circuit Portion) (10)는 반도체기판(11)상에 형성되며, LOCOS 산화층(19)으로 둘러싸인 도핑된 소스 및 드레인 영역(14)(15)을 갖는 MOS 트랜지스터 (12)를 갖는다. 알려진 기술방법으로 평탄화된 산화막층(20)이 LOCOS 산화막층(19) 및 트랜지스터(12)상에 놓여있다.
상기에서 반도체 기판은 도핑되거나 또는 도핑되지 않은 실리콘 또는 기타 다른 반도체 물질이다.
도 1b를 참조하면, 약 500Å의 TiW 층(22)이 산화막층(20)상에 증착되며, 이어서 두께 2000Å ~ 3000Å의 알루미늄(Aluminium Alloy)금속(23)막이 TiW 층(22)상에 증착된다.
상기에서 TiW 퓨즈(Fuse)는 궁극적으로 TiW 층(22)으로부터 형성되는 것으로 아래에서 설명되어진다.
도 1c를 참조하면, 포토 레지스트(Photoresist)층(25)을 도포한 후 리쏘그래피 방법으로 콘택 창(Contact Window)(26)을 형성한다.
도 1d를 참조하면, 알루미늄(Aluminium Alloy)금속(23)막, TiW 층(22) 및 산화막층(20)을 제거하여 홀(Hole)(26)을 형성한다.
도 1e를 참조하면, 포토 레지스트(Photoresist)층(25)을 제거한 후 TiW 층 과 CVD 텅스텐(Tungsten)을 증착하여 홀(Hole)(26)을 충진하며, MOS 트랜지스터 (12)의 소스 및 드레인 영역(14)(15)에 콘택 포스트(Contact Posts)(28)을 형성한다. 콘택 포스트(Contact Posts)(28)를 형성하는 텅스텐은 알루미늄(Aluminium Alloy)금속(23)막을 에치 정지(Etch Stop)막으로 사용하며, REB(Resistive Etch Back)방법 또는 유사한 기술 방법을 사용하여 평탄화된다.
도 1f를 참조하면, 추가적인 알루미늄(Aluminium Alloy)금속(30)막을 증착하며, 포토 레지스트(Photoresist)층(31)을 도포한다. 리쏘그래피 방법으로 패터닝하며, 알루미늄(Aluminium Alloy)금속막 (30)(23)을 에치하여 리드(Lead)를 형성한다.
도 1g를 참조하면, 포토 레지스트(Photoresist)층(31)을 제거하며, 다른 포토 레지스트(Photoresist)층(33)을 도포한후 리쏘그래피방법으로 패터닝한다. 이어서 알루미늄(Aluminium Alloy)금속막을 마스크로 하여 TiW 퓨즈 물질(Fuse Material)을 식각 제거하며 전기적 억세스(Access)역활을 하는 콘택부 (Contact Element)사이에 퓨즈 부(Portion of Fuse Material)(34)를 남겨둔다. 이어서 퓨즈(Fuse) P/R인 포토 레지스트(Photoresist)층(33)을 제거한다.
상술한 종래 기술은 퓨즈 패턴의 하지(Below)가 평탄함으로 인하여 퓨징(Fusing)에 필요한 인가 전류 또는 전압값이 높아지게 되며, 퓨즈 물질(Fuse Material)의 두께가 균일하여 퓨즈가 잘 안 되며, 여러 개의 퓨즈 물질(Fuse Material)을 퓨징할 때 퓨즈가 잘 안 되는 등의 문제점이 있었다.
따라서, 본 발명의 목적은 우수한 제조성(Manufacturing)을 갖는 반도체 장치의 퓨즈 구조(Fuse Structure)의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 장치의 퓨즈 구조의 제조방법은 제 1 도전형의 반도체 기판에 활성영역을 둘러싸는 소자격리절연층을 형성하는 공정과, 상기 활성영역내에 제 2 도전형의 소스 및 드레인을 갖는 MOS 트랜지스터를 형성하는 공정과, 상기 소자격리절연층내에 소정깊이의 그루브를 형성하는 공정과,
상기 그루브를 포함하는 상기 기판상에 상기 그루브의 패턴을 전사하는 층간 절연층을 형성하는 공정과, 상기 전사된 그루브를 포함하는 상기 층간 절연층상에 퓨즈용 배리어 금속을 스퍼터링 방법으로 증착하는 공정과, 상기 배리어 금속상에 알루미늄 금속을 증착하는 공정과, 상기 알루미늄 금속 및 상기 배리어 금속을 식각 제거하여 상기 알루미늄 금속 및 상기 배리어 금속으로 이루어진 배선을 형성하는 공정과, 상기 그루브에 대응되는 상기 배선에서 상기 알루미늄 금속을 식각 제거하여 상기 배리어 금속으로 이루어진 퓨즈 층을 형성하는 공정을 구비한다.
그리고, 본 발명의 다른 목적은 우수한 제조성(Manufacturing)을 갖는 반도체 장치의 퓨즈 구조(Fuse Structure)를 제공함에 있다.
상기 다른 목적을 달성하기 위한 본 발명에 따른 반도체 장치의 퓨즈 구조는 반도체 기판과, 상부표면에 소정 깊이의 그루브가 형성된 절연층과, 상기 그루브의 측벽과 하부에 형성된 퓨즈 층과, 상기 퓨즈 층과 전기적으로 연결된 메탈 배선을 구비한다.
도 1a 내지 도 1g는 종래 기술에 따른 반도체 장치의 퓨즈 구조(Fuse Structure)의 제조공정 단면도이다.
도 2는 본 발명에 따른 퓨즈 패턴을 포함하는 반도체장치의 회로도이다.
도 3은 도 2에서의 반도체장치의 회로도의 레이 아웃(Layout) 구조이다.
도 4a 내지 도 4d 는 도 3의 선 A --A'를 따라 절단한 반도체 장치의 퓨즈 구조(Fuse Structure)의 제조공정 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2는 본 발명에 따른 퓨즈 패턴을 포함하는 반도체장치의 회로도이다.
도 2를 참조하면, 퓨즈 패드(Fusing Pad)(51)는 칩(Chip)의 VDD패드와 같이 사용하며, 퓨징(Fusing)시에는 퓨징 패드로 사용하며 크기(Dimension)는 86㎛??86㎛ 정도이다. 퓨징시의 인가 전압은 최대 5 Volts 이며, 이때의 전류는 100㎃로 하여 퓨즈 물질(Fusing Material)에 전류가 흘러 끊어지게 한다. 콘트롤 로직 블럭(ControlLogic Block)(55)를 통해 트랜스미션(Transmission) 게이트(Gate)(53)를 동작시켜 퓨징 패드(51)에 인가된 전압에 의해 전류를 퓨즈 물질(퓨징 저항)로 흘러보내며 이때 다른 블록(Block)쪽으로는 전류가 흐르지 않도록 회로를 구성한다.
도 3은 도 2에서의 반도체장치의 회로도의 레이 아웃(Layout) 구조이다.
도 3을 참조하면, 액티브(Active)패턴은 (61)이며, 퓨즈 패턴은 (63)이며, 트랜지스터의 게이트(Gate)패턴은 (65)이며, 콘택(Contact) 패턴은 (67)이며, 메탈(Metal)패턴은 (69)이다.
상기에서 게이트 패턴(65)과 액티브 패턴(61)으로 트랜스미션 게이트를 형성하며, 또한 게이트 패턴(65)은 각각 콘트롤 로직 블록에 연결된다. 메탈(Metal)패턴 (69)의 한쪽 단부는 퓨징 패드에 연결되며, 다른 단부는 퓨즈부를 거쳐 접지선(Ground)에 연결되며, 또 다른 단부는 내부 회로에 연결된다.
도 4a 내지 도 4d 는 도 3의 선 A --A'를 따라 절단한 반도체 장치의 퓨즈 구조(Fuse Structure)의 제조공정 단면도이다.
도 4a를 참조하면, 집적회로 부(Integrated Circuit Portion) (110)는 반도체 기판(111)상에 형성되며, LOCOS 산화층(119)으로 둘러싸인 도핑된 소스 및 드레인 영역(114)(115)을 갖는 MOS 트랜지스터 (112)를 갖는다.
상기에서 반도체 기판은 도핑되거나 또는 도핑되지 않은 P형의 실리콘(Silicon)이며, 소스 및 드레인은 n+형이다. LOCOS 산화층(119)의 두께는 약 3000Å 이다.
도 4b를 참조하면, 포토 레지스트(Photoresist)층(125)을 도포한 후 리쏘그래피 방법으로 퓨즈 창(Fuse Window)을 형성하며, 이어서 포토레지스트(Photoresist)층(125)을 마스크로 하여 퓨즈 창(Fuse Window)(126)내의 LOCOS 산화층(119)을 1500Å 정도 건식 식각으로 제거하여 그루브(Groove)(126)를 형성한다.
상기에서 퓨즈 창(Fuse Window)의 크기는 0.35㎛ 의 설계 룰(Design Rule)에서는 0.4 ㎛~2.0 ㎛ 또는 0.4 ㎛~3.0 ㎛ 또는 0.4 ㎛~4.0 ㎛ 의 패턴 크기를 갖는다.
도 4c를 참조하면, 포토 레지스트(Photoresist)층(125)을 제거한 후 BPSG (Borophospho Silicate Glass)(130)등의 산화막을 증착하며 콘택 사진/에칭 방법(Contact Photo/Etch Method)(도시 안 함)으로 콘택홀(Contact Hole)(도시 안 함)을 형성한다. 이어서 배리어 금속(Barrier Metals)(133) 인 티타늄(Ti)과 질화티타늄(TiN)을 각각 400Å, 800Å 정도 증착하며, 알루미늄 금속(Aluminium Alloy)(135)을 상기 배리어 금속층상에 5000Å 정도 증착한다. 포토 레지스트(Photoresist)층(141)을 도포한다. 리쏘그래피 방법으로 패터닝하며, 알루미늄(Aluminium Alloy)막 (135)과 배리어 금속(Barrier Metals)(133)을 에치하여 메탈 배선을 형성한다.
상기에서 BPSG 막은 LOCOS 산화층(119)내의 그루브(Groove)패턴을 전사(Replica)하여 증착 후의 BPSG 막도 그루브(Groove)패턴을 갖는다. 배리어 금속(Barrier Metals)(133) 인 티타늄(Ti)과 질화티타늄(TiN)의 스퍼터 증착은 스퍼터 장치의 콜리메이터(Collimator)를 제거한 후 스퍼터 장치에 증착한다. 그 결과 그루브(Groove)(126)의 하부 코너부에서의 티타늄(Ti)과 질화티타늄(TiN)의 스텝커버리지(Step Coverage)는 다른 부분에서의 스텝 커버리지(Step Coverage)와 비교컨대 불량한 상태에 있으며, 두께도 균일하지 않으며 매우 얇은 상태에 있다. 통상의 스퍼터 장치에선 타겟(Target)과 기판인 반도체 웨이퍼 사이에 놓인 벌집 모양의 구멍들을 갖는 콜리메이터(Collimator)를 삽입하여 증착시 직진성을 향상시켜 콘택 홀의 하부(Bottom)와 에지(Edge)부에 균일한 두께를 가져온다. 즉 스텝 커버리지를 양호하게 한다.
도 4d를 참조하면, 포토 레지스트(Photoresist)층(141)을 제거한 후 티타늄(Ti)과 질화티타늄(TiN)으로 이루어진 배리어 금속의 퓨즈(Fuse)를 형성하기 위하여 포토 레지스트(Photoresist)층(151)을 도포한 후 리쏘그래피 방법으로 퓨즈 창(Fuse Window)을 형성하며, 이어서 포토 레지스트(Photoresist)층(151)을 마스크로 하여 퓨즈 창(Fuse Window)(156)내의 알루미늄(Aluminium Alloy)막 (135)을 선택적으로 식각 제거하여 퓨즈 층(Fuse Layer)(160)을 형성한다.
상술한 바와 같이 본 발명에 따른 반도체 장치의 퓨즈 구조의 제조방법은 제 1 도전형의 반도체 기판에 활성영역을 둘러싸는 소자격리절연층을 형성하며, 상기 활성영역내에 제 2 도전형의 소스 및 드레인을 갖는 MOS 트랜지스터를 형성하며, 상기 소자격리절연층내에 소정깊이의 그루브를 형성하며, 상기 그루브를 포함하는 상기 기판상에 상기 그루브의 패턴을 전사하는 층간 절연층을 형성하며, 상기 전사된 그루브를 포함하는 상기 층간 절연층상에 퓨즈용 배리어 금속을 스퍼터링 방법으로 증착하며, 상기 배리어 금속상에 알루미늄 금속을 증착하며, 상기 알루미늄 금속 및 상기 배리어 금속을 식각 제거하여 상기 알루미늄 금속 및 상기 배리어 금속으로 이루어진 배선을 형성하며, 상기 그루브에 대응되는 상기 배선에서 상기 알루미늄 금속을 식각 제거하여 상기 배리어 금속으로 이루어진 퓨즈 층을 형성한다.
따라서, 본 발명은 그루브가 형성된 절연층상에 퓨즈 패턴을 배치하여 퓨즈 물
질로 사용되는 배리어 금속(Ti, TiN)의 증착시 콜리메이터를 사용하지 않는 스
퍼터 증착조건으로 진행하여 그루브 의 하부 코너에 배리어 금속(Ti, TiN)의 스
텝 커버리지(Step Coverage)을 불량하게 하여 저전류, 저전압에서 쉽게 용융,
절단되는 퓨즈 구조를 제조할 수 있는 잇점이 있다.
Claims (5)
- 제 1 도전형의 반도체 기판에 활성영역을 둘러싸는 소자격리절연층을 형성하는 공정과,상기 활성영역내에 제 2 도전형의 소스 및 드레인을 갖는 MOS 트랜지스터를 형성하는 공정과,상기 소자격리절연층내에 소정깊이의 그루브를 형성하는 공정과,상기 그루브를 포함하는 상기 기판상에 상기 그루브의 패턴을 전사하는 층간 절연층을 형성하는 공정과,상기 전사된 그루브를 포함하는 상기 층간 절연층상에 퓨즈용 배리어 금속을 스퍼터링 방법으로 증착하는 공정과,상기 배리어 금속상에 알루미늄 금속을 증착하는 공정과,상기 알루미늄 금속 및 상기 배리어 금속을 식각 제거하여 상기 알루미늄 금속 및 상기 배리어 금속으로 이루어진 배선을 형성하는 공정과,상기 그루브에 대응되는 상기 배선에서 상기 알루미늄 금속을 식각 제거하여 상기 배리어 금속으로 이루어진 퓨즈 층을 형성하는 공정을 구비하는 반도체 장치의 퓨즈 구조의 제조방법.
- 청구항 1항에 있어서, 상기 소자격리절연층은 LOCOS 산화막으로 이루어지는 반도체 장치의 퓨즈 구조의 제조방법.
- 청구항 1항에 있어서, 상기 층간 절연층은 BPSG막으로 이루어지는 반도체 장치의 퓨즈 구조의 제조방법.
- 청구항 1항에 있어서, 상기 소정깊이는 1500Å 으로 이루어지는 반도체 장치의 퓨즈 구조의 제조방법.
- 청구항 1항에 있어서, 상기 배리어 금속은 티타늄(Ti)과 질화티타늄(TiN)으로 이루어지는 반도체 장치의 퓨즈 구조의 제조방법.
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