KR100325300B1 - 퓨즈 및 그의 제조 방법 - Google Patents
퓨즈 및 그의 제조 방법 Download PDFInfo
- Publication number
- KR100325300B1 KR100325300B1 KR1019990020036A KR19990020036A KR100325300B1 KR 100325300 B1 KR100325300 B1 KR 100325300B1 KR 1019990020036 A KR1019990020036 A KR 1019990020036A KR 19990020036 A KR19990020036 A KR 19990020036A KR 100325300 B1 KR100325300 B1 KR 100325300B1
- Authority
- KR
- South Korea
- Prior art keywords
- fuse
- layer
- insulating film
- heat sink
- film
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 13
- 239000010410 layer Substances 0.000 claims abstract description 81
- 239000004065 semiconductor Substances 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 238000002161 passivation Methods 0.000 claims abstract description 20
- 230000001681 protective effect Effects 0.000 claims abstract description 16
- 239000011229 interlayer Substances 0.000 claims abstract description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 11
- 229920005591 polysilicon Polymers 0.000 claims description 11
- 150000004767 nitrides Chemical class 0.000 claims description 10
- 239000002184 metal Substances 0.000 claims description 8
- 229910052751 metal Inorganic materials 0.000 claims description 8
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 239000010937 tungsten Substances 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 2
- 229910052782 aluminium Inorganic materials 0.000 claims 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims 1
- 238000005530 etching Methods 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 abstract description 12
- 239000010408 film Substances 0.000 description 76
- 230000017525 heat dissipation Effects 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- A—HUMAN NECESSITIES
- A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
- A47B—TABLES; DESKS; OFFICE FURNITURE; CABINETS; DRAWERS; GENERAL DETAILS OF FURNITURE
- A47B96/00—Details of cabinets, racks or shelf units not covered by a single one of groups A47B43/00 - A47B95/00; General details of furniture
- A47B96/02—Shelves
- A47B96/025—Shelves with moving elements, e.g. movable extensions or link elements
-
- A—HUMAN NECESSITIES
- A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
- A47B—TABLES; DESKS; OFFICE FURNITURE; CABINETS; DRAWERS; GENERAL DETAILS OF FURNITURE
- A47B96/00—Details of cabinets, racks or shelf units not covered by a single one of groups A47B43/00 - A47B95/00; General details of furniture
- A47B96/14—Bars, uprights, struts, or like supports, for cabinets, brackets, or the like
- A47B96/1433—Hollow members
-
- A—HUMAN NECESSITIES
- A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
- A47B—TABLES; DESKS; OFFICE FURNITURE; CABINETS; DRAWERS; GENERAL DETAILS OF FURNITURE
- A47B96/00—Details of cabinets, racks or shelf units not covered by a single one of groups A47B43/00 - A47B95/00; General details of furniture
- A47B96/14—Bars, uprights, struts, or like supports, for cabinets, brackets, or the like
- A47B96/145—Composite members, i.e. made up of several elements joined together
-
- A—HUMAN NECESSITIES
- A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
- A47B—TABLES; DESKS; OFFICE FURNITURE; CABINETS; DRAWERS; GENERAL DETAILS OF FURNITURE
- A47B2220/00—General furniture construction, e.g. fittings
- A47B2220/0002—Adjustable furniture construction
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
본 발명은 히트 싱크 구조를 갖는 퓨즈 및 그의 제조 방법에 관한 것으로, 반도체 기판의 일영역상에 제 1 절연막을 개재하여 형성되는 퓨즈링크와, 상기 반도체 기판상에 형성되며 상기 퓨즈링크 양 에지부의 표면을 소정부분 노출시키는 콘택홀을 갖는 제 2 절연막과, 상기 콘택홀을 통해 퓨즈링크와 전기적으로 연결되는 퓨즈배선과, 상기 퓨즈링크 상부의 제 2 절연막상에 형성되며 상기 퓨즈 배선과 이격 형성되는 히트 싱크층과, 상기 퓨즈링크 및 히트 싱크층을 포함한 반도체 기판의 전면에 형성되는 스탑퍼막과, 상기 스탑퍼막상에 형성되며 상기 히트 싱크층 상부의 스탑퍼막을 노출시키는 제 1 개구부를 갖는 층간 절연막과, 상기 제 1 개구부를 포함한 반도체 기판의 전면에 형성되는 제 1 보호막과, 상기 제 1 보호막상에 형성되며 상기 히트 싱크층 상부의 제 1 보호막을 노출시키는 제 2 개구부를 갖는 제 2 보호막을 포함하여 이루어진다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 히트 싱크(heat sink) 구조를 갖는 퓨즈 및 그의 제조 방법에 관한 것이다.
일반적으로 전기적으로 프로그래밍이 가능한 퓨즈(electrically programmab -le fuse)는 FPGA(Field Programmable Gate Arrays)소자나 PROM(Programmable Read Only Memory), 로직(logic) 소자에서 주로 이용하였으나, 최근에는 메모리 칩에도 적용하고 있다.
FPGA소자에서는 두 전도물질 사이에 산화막등의 절연막을 형성한 구조로써 필요시 고전압을 인가하여 절연막을 파괴시키는 안티퓨즈(Antifuse)을 주로 사용하고, PROM이나 로직소자에서는 폴리실리콘 등의 배선을 사용한 구조로써 프로그래밍시 고전류를 인가하여 퓨즈를 절단시키는 퓨즈 링크(Fuse link)를 사용한다.
한편 퓨즈 링크를 PROM 이나 DRAM 등의 메모리 칩이나 고집적 소자에 사용할 경우, 프로그래밍시 발생하는 열에 의하여 칩의 다른 부분이 손상되는 것을 막기 위하여 퓨즈 위의 보호막(passivation layer)을 제거하거나, 히트 싱크(heat sink)등을 사용하나 이를 위한 추가 공정이 필요하게 된다.
이하 첨부도면을 참조하여 종래기술(USP 5,622,892)에 따른 퓨즈 및 그의 제조 방법을 설명하면 다음과 같다.
도 1은 종래기술에 따른 퓨즈의 평면도이고 도 2는 도 1의 Ⅰ-Ⅰ'에 따른 단면도로서, 반도체 기판(11) 상에 제 1 절연막(12)이 형성되어 있으며, 상기 절연막 (12) 상에 일정 폭을 갖는 퓨즈링크(13)가 형성되어 있다.
그리고 상기 퓨즈 링크(13)의 양단 표면이 노출되도록 콘택홀을 갖고 전면에제 2 절연막(14)이 형성되어 있고, 상기 제 2 절연막(14)에 형성된 콘택홀을 통해 상기 퓨즈링크(13)와 전기적으로 연결되는 퓨즈 배선(15)이 형성되어 있다.
또한 상기 퓨즈 배선(15)을 포함한 전면에 제 3 절연막(16)이 형성되어 있다.
또한 상기 제 3 절연막(16) 상에 상기 퓨즈 링크(13)와 퓨즈 배선 콘택을 덮는 일정 폭을 갖는 히트 싱크(17)가 형성되어 있으며, 상기 히트 싱크(17)를 포함한 전면에 제 4 절연막(18)이 형성되어 있다.
도 3a 내지 도 3d는 종래 기술에 따른 퓨즈의 제조 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(11) 상에 제 1 절연막(12)을 형성하고 소자의 게이트 전극(도시하지 않음) 형성과 동일하게 상기 제 1 절연막(12) 상에 폴리실리콘층을 증착한다.
이어 상기 폴리실리콘층을 선택적으로 식각하여 일정 폭을 갖는 퓨즈링크 (13)을 형성하고, 상기 퓨즈 링크(13) 상에 제 2 절연막(14)을 증착한다.
도 3b에 도시된 바와 같이, 상기 제 2 절연막(14)을 선택적으로 식각하여 상기 퓨즈링크(13)의 양단 표면이 노출되도록 한다.
이어 상기 제 2 절연막(14)을 포함한 전면에 금속층을 증착하고 상기 금속층을 선택적으로 식각하여, 상기 퓨즈링크(13)의 양단 표면상에 상기 퓨즈링크(13)와 전기적으로 연결되는 퓨즈 배선(15)을 형성한다.
도 3c에 도시된 바와 같이, 상기 퓨즈 배선(15)을 포함한 전면에 층간 절연막과 평탄화용 절연막으로 적층된 제 3 절연막(16)을 형성한다.
도 3d에 도시된 바와 같이, 상기 제 3 절연막(16) 상에 폴리실리콘층을 증착하고 상기 폴리실리콘층을 선택적으로 식각하여 상기 퓨즈 링크(13)보다 폭이 큰 히트싱크(17)를 형성한다.
이어 상기 히트 싱크(17) 상에 제 4 절연막(18)을 형성한다.
이처럼 형성된 종래기술에 따른 퓨즈는 퓨즈 배선을 통하여 많은 전류를 인가하면 퓨즈링크(13)의 저항성분 때문에 발생하는 주울 열에 의하여 퓨즈링크(13)가 끊어지게 되고 이때에 발생하는 많은 열에 의하여 퓨즈링크(13) 주위의 칩 온도가 올라가게 된다.
즉 상기 히트싱크(17)를 이용하여 프로그래밍시 발생되는 퓨즈링크(13)의 열 발산 속도를 증가시키어 칩을 보호한다.
그러나 상기와 같은 종래기술에 따른 퓨즈 및 그의 제조 방법은 소자의 공정 조건에 의하여 퓨즈 위의 절연막이나 히트 싱크 위의 절연막의 두께가 결정되기 때문에, 히트 싱크의 열 발산 효과를 증가시키기 위한 절연막의 두께 변화를 자유롭게 할 수 없는 문제점이 있다.
또한 퓨즈 위의 절연막이나 히트싱크 위의 절연막의 두께가 두껍기 때문에 열의 발산 속도가 느리다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로, 퓨즈 프로그램시 열 발산 속도를 증가시키는 히트 싱크를 갖는 퓨즈 및 그의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래 기술에 따른 퓨즈의 평면도
도 2는 도 1의 Ⅰ-Ⅰ'에 따른 단면도
도 3a 내지 도 3d는 종래 기술에 따른 퓨즈의 제조 공정 단면도
도 4는 본 발명에 따른 퓨즈의 평면도
도 5는 도 4의 Ⅱ-Ⅱ'에 따른 단면도
도 6a 내지 도 6d는 본 발명에 따른 퓨즈의 제조 공정 단면도
도면의 주요부분에 대한 부호의 설명
31 : 반도체 기판 32 : 제 1 절연막
33 : 퓨즈 링크 34 : 제 2 절연막
35 : 퓨즈 배선 36 : 히트 싱크
37 : 질화막 38 : IML막
39 : 개구부 40 : 제 1 보호막
41 : 제 2 보호막 42 : 패드영역
상기의 목적을 달성하기 위한 본 발명에 따른 퓨즈는 반도체 기판의 일영역상에 제 1 절연막을 개재하여 형성되는 퓨즈링크와, 상기 반도체 기판상에 형성되며 상기 퓨즈링크 양 에지부의 표면을 소정부분 노출시키는 콘택홀을 갖는 제 2 절연막과, 상기 콘택홀을 통해 퓨즈링크와 전기적으로 연결되는 퓨즈배선과, 상기 퓨즈링크 상부의 제 2 절연막상에 형성되며 상기 퓨즈 배선과 이격 형성되는 히트 싱크층과, 상기 퓨즈링크 및 히트 싱크층을 포함한 반도체 기판의 전면에 형성되는 스탑퍼막과, 상기 스탑퍼막상에 형성되며 상기 히트 싱크층 상부의 스탑퍼막을 노출시키는 제 1 개구부를 갖는 층간 절연막과, 상기 제 1 개구부를 포함한 반도체 기판의 전면에 형성되는 제 1 보호막과, 상기 제 1 보호막상에 형성되며 상기 히트 싱크층 상부의 제 1 보호막을 노출시키는 제 2 개구부를 갖는 제 2 보호막을 포함하여 이루어짐을 특징으로 한다.상기한 구성을 갖는 본 발명에 따른 퓨즈의 제조 방법은 제 1 절연막이 형성된 반도체 기판의 일영역상에 퓨즈링크를 형성하는 공정과, 반도체 기판의 전면에 제 2 절연막을 형성하고 상기 제 2 절연막에 퓨즈링크 양단 표면을 일정 부분 노출시키는 콘택홀을 형성하는 공정과, 상기 제 2 절연막상에 도전층을 증착하고 이를 선택적으로 제거하여 상기 콘택홀을 통해 상기 퓨즈링크와 전기적으로 연결되는 퓨즈배선 및 상기 퓨즈 배선과 일정거리 이격된 퓨즈링크 상부에 히트싱크층을 형성하는 공정과, 상기 퓨즈배선과 히트싱크층을 포함한 제 2 절연막의 표면상에 스탑퍼막을 형성하는 공정과, 상기 스탑퍼막상에 층간 절연막을 형성하고 상기 히트싱크층 상부의 스탑퍼막이 노출되도록 상기 층간 절연막에 제 1 개구부를 형성하는 공정과, 반도체 기판의 전면에 제 1, 2 보호막을 차례로 형성하고 상기 히트싱크층 상부의 제 1 보호막이 노출되도록 상기 제 2 보호막에 제 2 개구부를 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.
이하 본 발명에 따른 퓨즈 및 그의 제조 방법에 대하여 첨부도면을 참조하여 설명하면 다음과 같다.
도 4는 본 발명에 따른 퓨즈의 평면도이고 도 5는 도 4의 Ⅱ-Ⅱ'에 따른 단면도이며, 도 6a 내지 도 6d는 본 발명에 따른 퓨즈의 제조 공정 단면도이다.
도 4와 도 5에 도시된 바와 같이, 반도체 기판(31) 상에 제1 절연막(32)이 형성되어 있으며, 상기 제1 절연막(32) 상에 일정 폭을 갖는 퓨즈 링크(33)가 형성되어 있다.
그리고 상기 퓨즈 링크(33) 양단에 콘택홀을 갖고 상기 제1 절연막(32) 표면상에 제2 절연막(34)이 형성되어 있다.
또한 상기 퓨즈 링크(33) 상측에 접하는 제2 절연막(34)의 상측면에 일정 폭을 갖는 히트 싱크(36)가 형성되어 있고, 상기 퓨즈링크(33) 양단의 콘택홀을 통해 상기 퓨즈링크(33)와 전기적으로 연결되는 퓨즈 배선(35)이 형성되어 있다.
여기서 상기 히트 싱크(36)와 퓨즈 배선(35)은 같은 전도 물질이고, 상기 히트 싱크(36)의 폭은 상기 퓨즈 링크(33)의 폭보다 작다.
이어 상기 히트 싱크(36)와 퓨즈 배선(35)을 포함한 전면에 질화막(37)이 형성되어 있고, 상기 퓨즈 링크(33) 상부의 질화막(37) 표면에 개구부를 갖는 IML막 (38)이 형성되어 있다.
또한 상기 IML막(38)의 개구부 양측에는 텅스텐 측벽이 형성되어 있다.
그리고 상기 IML막(38)을 포함한 전면에 제 1 보호막(40)을 형성하고, 상기 제 1 보호막(40) 상에 개구부(42)를 갖는 제 2 보호막(41)이 형성되어 있다.
상기와 같이 형성된 본 발명에 따른 퓨즈의 제조 방법을 설명하면 다음과 같다.
도 6a에 도시된 바와 같이, 반도체 기판(31)상에 제 1 절연막(32)을 형성하고 상기 제 1 절연막(32) 상에 폴리실리콘층을 증착한다.
여기서 상기 제 1 절연막(32)은 소자격리층으로 이용되는 필드산화막(field oxide)으로서 작용하고, 상기 폴리실리콘층은 소자의 게이트전극(도시하지 않음)을 형성하는 물질과 동일하다.
이어 상기 폴리실리콘층상에 감광막을 도포하고 노광 및 현상 공정으로 패터닝하고, 상기 패터닝된 감광막을 마스크로 하여 상기 폴리실리콘층을 선택적으로 식각하여 일정 폭을 갖는 퓨즈링크(33)를 형성한다.
여기서 상기 퓨즈 링크(33)는 소자의 게이트전극 형성 공정과 동일하게 진행된다.
도 6b에 도시된 바와 같이, 상기 퓨즈 링크(33)를 포함한 제 1 절연막(32)의 표면상에 제2 절연막(34)을 형성한다.
이 때 상기 제 2 절연막(34)은 산화막을 이용한다.
이어 상기 제 2 절연막(34) 상에 감광막을 도포하고 노광 및 현상공정으로 패터닝한 후, 상기 패터닝된 감광막을 마스크로 하여 상기 퓨즈 링크(33)의 양단 표면이 각각 노출되도록 상기 제 2 절연막(34)을 선택적으로 식각하여 퓨즈 배선용 콘택홀을 형성한다.
이어 상기 콘택홀을 포함한 제2 절연막(34) 표면 상에 금속층을 증착하고 상기 금속층상에 감광막을 도포하고 노광 및 현상 공정으로 패터닝한다.
이어 상기 패터닝된 감광막을 마스크로 하여 상기 금속층을 선택적으로 식각하여 상기 콘택홀을 포함하여 오버랩되도록 퓨즈 배선(35)을 형성하고, 동시에 상기 퓨즈 링크(33) 상부에 상기 제2 절연막(34)을 통해 절연되는 히트 싱크(heat sink)(36)를 형성한다.
여기서 상기 히트 싱크(36)는 열전도성(thermal conductivity)이 우수한 구리(Cu), 텅스텐(W), 실리콘(Si), 폴리실리콘(polysilicon), 다이아몬드류(diamond-like)등 박막(thin film)으로 형성될 수 있는 금속류로 형성되고, 상기 퓨즈 링크 (33)보다 폭이 작다.
또한 상기 히트싱크(36)와 퓨즈배선(35)은 일정폭 간격을 두고 동시에 형성된다.
도 6c에 도시된 바와 같이, 상기 히트 싱크(36)와 퓨즈 배선(35)을 포함한 전면에 질화막(37)을 형성하고, 상기 질화막(37) 상에 IML(inter metal layer) 막(38)을 형성한다.
이어 상기 히트 싱크(36) 상부의 질화막(37) 표면이 노출되도록 상기 IML막 (38)을 선택적으로 식각하여 개구부(39)를 형성한다.
이 때 상기 개구부(39)의 크기를 충분히 크게 하여 후속 공정에서 텅스텐 플러그(W-plug) 형성시 상기 개구부(39) 내에는 텅스텐 플러그가 형성되지 않도록 한다.
그러나 상기 개구부(39) 양측벽에는 텅스텐이 남게 되며, 상기 질화막(37)은상기 개구부(39)를 형성할 때 식각 스톱층(etch stop layer)으로 이용된다.
또한 상기 퓨즈 링크(33) 위에 위치하는 상기 질화막(37) 또는 실리콘디옥사이드(SiO2)등의 절연막은 오염(contamination)으로부터 퓨즈 링크(33)를 보호하고, 상기 퓨즈링크(33)의 프로그래밍(퓨즈의 끊김)동안 열적 격리(thermal isolation)를 제공하는 역할을 한다.
도 6d에 도시된 바와 같이, 상기 개구부(39)를 포함한 IML막(38) 상에 제 1 보호막(40)을 증착하고, 이어 상기 제1 보호막(40) 상에 제2 보호막(41)을 형성한다.
여기서 상기 제 1 보호막(40)은 질화막(Si3N4)을 이용하여 상기 제 2 보호막 (41)보다 얇게 형성하고, 상기 제 2 보호막(41)은 폴리이미드(polyimide)층을 이용한다.
이어 상기 제2 보호막(41) 상에 감광막을 도포하고 노광 및 현상 공정으로 패터닝한 후 상기 패터닝된 감광막을 마스크로 하여 상기 히트 싱크(36) 위의 제 2 보호막(41)을 선택적으로 식각하여 패드영역(42)을 노출시킨다.
상기와 같이 형성된 퓨즈는 퓨즈 배선을 통하여 퓨즈에 많은 전류를 인가하면 퓨즈의 저항성분 때문에 발생하는 주울열(joule heating)에 의하여 퓨즈가 끊어지게 된다.
이 때에 발생하는 열에 의하여 퓨즈 주위의 칩 온도가 올라가게 되고 히트싱크 위의 제2 보호막을 제거하여 퓨즈에서 발생하는 열의 발산(dissipation) 속도를증가시킨다.
상기와 같은 본 발명에 따른 퓨즈의 구조 및 그의 제조 방법은 히트싱크 위의 보호막을 제거함으로써 히트 싱크의 열 발산 효과를 증가시킬 수 있고 히트싱크 위에 형성되는 보호막의 두께를 자유롭게 변화시킬 수 있다.
Claims (7)
- 반도체 기판의 일영역상에 제 1 절연막을 개재하여 형성되는 퓨즈링크,상기 반도체 기판상에 형성되며 상기 퓨즈링크 양 에지부의 표면을 소정부분 노출시키는 콘택홀을 갖는 제 2 절연막,상기 콘택홀을 통해 퓨즈링크와 전기적으로 연결되는 퓨즈배선,상기 퓨즈링크 상부의 제 2 절연막상에 형성되며 상기 퓨즈 배선과 이격 형성되는 히트 싱크층,상기 퓨즈링크 및 히트 싱크층을 포함한 반도체 기판의 전면에 형성되는 스탑퍼막,상기 스탑퍼막상에 형성되며 상기 히트 싱크층 상부의 스탑퍼막을 노출시키는 제 1 개구부를 갖는 층간 절연막,상기 제 1 개구부를 포함한 반도체 기판의 전면에 형성되는 제 1 보호막,상기 제 1 보호막상에 형성되며 상기 히트 싱크층 상부의 제 1 보호막을 노출시키는 제 2 개구부를 갖는 제 2 보호막을 포함하여 이루어짐을 특징으로 하는 퓨즈.
- 제 1 항에 있어서,상기 퓨즈링크는 폴리실리콘층 또는 폴리사이드(polycide)인 것을 특징으로 하는 퓨즈.
- 제 1 항에 있어서,상기 퓨즈배선은 알루미늄을 포함한 열전도성이 우수한 금속을 이용하는 것을 특징으로 하는 퓨즈.
- 제 1 항에 있어서,상기 제 1 개구부가 형성된 층간 절연막 양측벽에 접하는 텅스텐 측벽을 더 포함하는 것을 특징으로 하는 퓨즈.
- 제 1 절연막이 형성된 반도체 기판의 일영역상에 퓨즈링크를 형성하는 공정,반도체 기판의 전면에 제 2 절연막을 형성하고 상기 제 2 절연막에 퓨즈링크 양단 표면을 일정 부분 노출시키는 콘택홀을 형성하는 공정,상기 제 2 절연막상에 도전층을 증착하고 이를 선택적으로 제거하여 상기 콘택홀을 통해 상기 퓨즈링크와 전기적으로 연결되는 퓨즈배선 및 상기 퓨즈 배선과 일정거리 이격된 퓨즈링크 상부에 히트싱크층을 형성하는 공정,상기 퓨즈배선과 히트싱크층을 포함한 제 2 절연막의 표면상에 스탑퍼막을 형성하는 공정,상기 스탑퍼막상에 층간 절연막을 형성하고 상기 히트싱크층 상부의 스탑퍼막이 노출되도록 상기 층간 절연막에 제 1 개구부를 형성하는 공정,반도체 기판의 전면에 제 1, 2 보호막을 차례로 형성하고 상기 히트싱크층 상부의 제 1 보호막이 노출되도록 상기 제 2 보호막에 제 2 개구부를 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 퓨즈의 제조방법.
- 제 5 항에 있어서,상기 스탑퍼막은 질화막을 이용하여 형성하는 것을 특징으로 하는 퓨즈의 제조 방법.
- 제 5 항에 있어서,상기 스탑퍼막을 식각 스톱층으로 이용한 층간 절연막의 식각 공정으로 제 1 개구부를 형성하는 것을 특징으로 하는 퓨즈의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990020036A KR100325300B1 (ko) | 1999-06-01 | 1999-06-01 | 퓨즈 및 그의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990020036A KR100325300B1 (ko) | 1999-06-01 | 1999-06-01 | 퓨즈 및 그의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010001058A KR20010001058A (ko) | 2001-01-05 |
| KR100325300B1 true KR100325300B1 (ko) | 2002-02-21 |
Family
ID=19589170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990020036A KR100325300B1 (ko) | 1999-06-01 | 1999-06-01 | 퓨즈 및 그의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100325300B1 (ko) |
-
1999
- 1999-06-01 KR KR1019990020036A patent/KR100325300B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010001058A (ko) | 2001-01-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3048885B2 (ja) | 集積回路中の埋め込み半導体ヒューズ構造およびその形成方法 | |
| US7541644B2 (en) | Semiconductor device with effective heat-radiation | |
| US7301216B2 (en) | Fuse structure | |
| US5661082A (en) | Process for forming a semiconductor device having a bond pad | |
| US6272736B1 (en) | Method for forming a thin-film resistor | |
| US6835999B2 (en) | Semiconductor device and method of manufacturing the same | |
| JPH10270566A (ja) | レーザ溶断導線を有する固体回路とその固体回路の製造方法 | |
| KR100258168B1 (ko) | 퓨즈 절단을 위한 개구부를 가지는 반도체 장치 | |
| US6538301B1 (en) | Semiconductor device and method with improved flat surface | |
| TW201919147A (zh) | 形成整合於積體電路裝置中之薄膜電阻器之系統及方法 | |
| KR19990029669A (ko) | 집적 회로상에 전기적으로 끊어질 수 있는 퓨즈를 형성하기 위한 개선된 방법 | |
| US6194318B1 (en) | Manufacturing multiple layered structures of large scale integrated semiconductor devices | |
| JP4621319B2 (ja) | ヒューズ構造体およびその製造方法 | |
| KR100325300B1 (ko) | 퓨즈 및 그의 제조 방법 | |
| KR100340906B1 (ko) | 반도체 장치의 퓨즈 구조 | |
| US6362024B1 (en) | Semiconductor memory device manufacturing method with fuse cutting performance improved | |
| KR100607193B1 (ko) | 게이트 패턴의 상부에 적어도 하나의 저항 패턴을 갖는플레시 메모리들 및 그 형성방법들 | |
| TWI737561B (zh) | 測試鍵結構及其製造方法 | |
| JP2001077202A (ja) | 半導体集積回路装置及びその製造方法 | |
| JP2004342922A (ja) | 半導体装置および半導体装置の製造方法 | |
| US6146999A (en) | Method for forming metal line of semiconductor device | |
| US6372555B1 (en) | Semiconductor integrated circuit device and method of manufacturing the same | |
| KR0146264B1 (ko) | 퓨즈링크를 가지는 금속배선의 제조방법 | |
| KR100943486B1 (ko) | 반도체소자의 패드 및 퓨즈 형성방법 | |
| JP2001093981A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| N231 | Notification of change of applicant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110126 Year of fee payment: 10 |
|
| LAPS | Lapse due to unpaid annual fee |