JP2004342922A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【課題】電極パッド開口時におけるゲート絶縁膜のダメージを抑制する。
【解決手段】電極パッド４に接続された能動素子２を半導体チップ１に形成するとともに、電極パッド４に接続されたダミー能動素子３を半導体チップ１に形成し、電極パッド４上の保護膜７に開口部８を形成した後、ダミー能動素子３と電極パッド４とを接続する配線６に切断部７を形成する。
【選択図】 図１
【解決手段】電極パッド４に接続された能動素子２を半導体チップ１に形成するとともに、電極パッド４に接続されたダミー能動素子３を半導体チップ１に形成し、電極パッド４上の保護膜７に開口部８を形成した後、ダミー能動素子３と電極パッド４とを接続する配線６に切断部７を形成する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置および半導体装置の製造方法に関し、特に、電極パッド開口時のプラズマによるダメージ防止方法に適用して好適なものである。
【０００２】
【従来の技術】
従来の半導体装置では、電極パッドに接続されたゲート絶縁膜の破壊を防止するため、電極パッドとゲート電極との間に保護回路を挿入する方法があった。また、特許文献１には、ゲート電極の端部の近傍に、ゲート電極よりも厚いダミーパターンを端部を取り囲むように設けることにより、ゲート電極に機械的損傷が生じることを防止する方法が開示されている。
【０００３】
【特許文献１】
特開平４−３２１２３８号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の半導体装置では、電極パッドに接続されたゲート電極の大きさは不変なので、電極パッド開口時のプラズマエッチングにおけるアンテナ効果により、ゲート絶縁膜の破壊が発生するという問題があった。
そこで、本発明の目的は、電極パッド開口時におけるゲート絶縁膜のダメージを抑制することが可能な半導体装置および半導体装置の製造方法を提供することである。
【０００５】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体基板上に形成された電極パッドと、前記電極パッド上に形成された保護膜と、前記保護膜に形成され、前記電極パッドの表面を露出させる開口部と、前記半導体基板上に形成され、前記電極パッドに接続された能動素子と、前記半導体基板上に形成されたダミー能動素子と、前記電極パッドと前記ダミー用能動素子とを接続する配線部と、前記配線部に設けられた切断部とを備えることを特徴とする。
【０００６】
これにより、プラズマエッチング時に電極パッドに発生するチャージの一部をダミー用能動素子に受け持たせることを可能としつつ、電極パッドを開口することが可能となる。このため、電極パッド開口時にプラズマエッチングが行われた場合においても、能動素子に流れ込むチャージを減らすこと可能となり、電極パッド開口時における能動素子のダメージを抑制することが可能となる。
【０００７】
また、本発明の一態様に係る半導体装置によれば、ゲート絶縁膜を介して半導体基板上に形成されたゲート電極と、ゲート絶縁膜を介して前記半導体基板上に形成されたダミーゲート電極と、前記ゲート電極および前記ダミーゲート電極上に形成された層間絶縁膜と、前記層間絶縁膜上に形成された電極パッドと、前記層間絶縁膜上に形成されたヒューズと、前記電極パッドと前記ゲート電極とを接続する第１配線部と、前記ヒューズを介して前記電極パッドと前記ダミーゲート電極とを接続する第２配線部と、前記電極パッドおよび前記ヒューズ上に形成された保護膜と、前記保護膜に形成され、前記電極パッドの表面を露出させる開口部と、前記ヒューズ上の前記保護膜が薄膜化された薄膜化領域と、前記薄膜化領域を介して前記ヒューズが切断された切断部とを備えることを特徴とする。
【０００８】
これにより、プラズマエッチング時に電極パッドに発生するチャージの一部をダミーゲート電極に受け持たせることを可能としつつ、電極パッドを開口することが可能となるとともに、電極パッド開口後に、電極パッドからダミーゲート電極を容易に切り離すことが可能となる。このため、電極パッド開口時にプラズマエッチングが行われた場合においても、ゲート電極に流れ込むチャージを減らすこと可能となり、電極パッド開口時におけるゲート絶縁膜のダメージを抑制することが可能となるとともに、ダミーゲート電極がトランジスタ動作に与える影響を防止することができる。
【０００９】
また、本発明の一態様に係る半導体装置の製造方法によれば、能動素子およびダミー能動素子を半導体基板上に形成する工程と、前記能動素子および前記ダミー能動素子に接続された電極パッドを形成する工程と、前記電極パッド上に保護膜を形成する工程と、前記電極パッドの表面を露出させる開口部を前記保護膜に形成する工程と、前記ダミー能動素子と前記電極パッドとを切断する工程とを備えることを特徴とする。
【００１０】
これにより、能動領域の面積を拡大した状態で、電極パッドを開口することが可能となり、電極パッド開口時にプラズマエッチングが行われた場合においても、アンテナ効果による能動素子のダメージを抑制することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、能動素子を半導体基板上に形成する工程と、ダミー能動素子を前記半導体基板のスクライブライン上に形成する工程と、前記能動素子および前記ダミー能動素子に接続された電極パッドを形成する工程と、前記電極パッド上に保護膜を形成する工程と、前記電極パッドの表面を露出させる開口部を前記保護膜に形成する工程と、前記スクライブラインに沿って前記半導体基板をチップ状に切断する工程とを備えることを特徴とする。
【００１１】
これにより、プラズマエッチング時に電極パッドに発生するチャージの一部をダミー用能動素子に受け持たせることを可能としつつ、電極パッドを開口することが可能となるとともに、ダミー用能動素子を設けた場合においても、チップサイズの拡大を抑制することが可能となる。このため、電極パッド開口時にプラズマエッチングが行われた場合においても、能動素子に流れ込むチャージを減らすこと可能となり、電極パッド開口時における能動素子のダメージを抑制することが可能となるとともに、半導体チップのコストアップを抑制することが可能となる。
【００１２】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介してゲート電極およびダミーゲート電極を前記半導体基板上に形成する工程と、前記ゲート電極および前記ダミーゲート電極上に層間絶縁膜を形成する工程と、前記ゲート電極に接続された電極パッドを前記層間絶縁膜上に形成する工程と、前記電極パッドおよび前記ダミーゲート電極に接続されたヒューズを前記層間絶縁膜上に形成する工程と、前記電極パッドおよび前記ヒューズ上に保護膜を形成する工程と、前記ヒューズ上の保護膜を薄膜化する工程と、前記電極パッドの表面を露出させる開口部を前記保護膜に形成する工程と、前記薄膜化された保護膜を介して前記ヒューズを切断する工程とを備えることを特徴とする。
【００１３】
これにより、ゲート電極の面積を拡大した状態で、電極パッドを開口することが可能となるとともに、電極パッドからダミーゲート電極を容易に切り離すことが可能となり、電極パッド開口時にプラズマエッチングが行われた場合においても、アンテナ効果によるゲート絶縁膜のダメージを抑制することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介してゲート電極を前記半導体基板上に形成する工程と、前記ゲート絶縁膜を介してダミーゲート電極を前記半導体基板のスクライブライン上に形成する工程と、前記ゲート電極および前記ダミーゲート電極上に層間絶縁膜を形成する工程と、前記ゲート電極および前記ダミーゲート電極に接続された電極パッドを前記層間絶縁膜上に形成する工程と、前記電極パッド上に保護膜を形成する工程と、前記電極パッドの表面を露出させる開口部を前記保護膜に形成する工程と、前記スクライブラインに沿って前記半導体基板をチップ状に切断する工程とを備えることを特徴とする。
【００１４】
これにより、プラズマエッチング時に電極パッドに発生するチャージの一部をダミーゲート電極に受け持たせることを可能としつつ、電極パッドを開口することが可能となるとともに、ダミーゲート電極を設けた場合においても、チップサイズの拡大を抑制することが可能となる。このため、電極パッド開口時にプラズマエッチングが行われた場合においても、ゲート電極に流れ込むチャージを減らすこと可能となり、電極パッド開口時におけるゲート絶縁膜のダメージを抑制することが可能となるとともに、半導体チップのコストアップを抑制することが可能となる。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１（ａ）は、本発明の第１実施形態に係る半導体装置のダミー領域切断前の概略構成を示す平面図、図１（ｂ）は、本発明の第１実施形態に係る半導体装置のダミー領域切断後の概略構成を示す平面図である。
【００１６】
図１（ａ）において、半導体チップ１には、トランジスタなどの能動素子２が形成され、能動素子２は配線５を介して電極パッド４に接続されている。また、半導体チップ１には、トランジスタなどのダミー能動素子３が形成され、ダミー能動素子３は配線６を介して電極パッド４に接続されている。また、電極パッド４が形成された半導体チップ１上には保護膜７が形成され、保護膜７には電極パッド４の表面を露出させる開口部８が形成されている。そして、図１（ｂ）に示すように、ダミー能動素子３と電極パッド４とを接続する配線６には切断部９が形成され、ダミー能動素子３と電極パッド４とが切断されている。
【００１７】
これにより、プラズマエッチング時に電極パッド４に発生するチャージの一部をダミー能動素子３に受け持たせることを可能としつつ、電極パッド４に開口部８を形成することが可能となる。このため、電極パッド４に開口部８を形成する時に、保護膜７のプラズマエッチングが行われた場合においても、能動素子２に流れ込むチャージを減らすこと可能となり、能動素子２のダメージを抑制することが可能となる。
【００１８】
図２および図３は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面である。
図２（ａ）において、例えば、ＬＯＣＯＳ（Ｌｏｃａｌ ｏｘｉｄａｔｉｏｎｏｆ Ｓｉｌｉｃｏｎ）法により、半導体基板１１に素子分離膜１２を形成する。なお、素子分離膜１２として、ＳＴＩ（Ｓｈａｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を用いるようにしてもよい。
【００１９】
そして、例えば、半導体基板１１の熱酸化により、半導体基板１１上にゲート絶縁膜１３、１４を形成する。そして、例えば、ＣＶＤにより、ゲート絶縁膜１３、１４が形成された半導体基板１１上に多結晶シリコン膜を堆積する。そして、フォトリソグラフィー技術およびドライエッチング技術を用いて多結晶シリコン膜をパターニングすることにより、ゲート電極１５およびダミーゲート電極１６をゲート絶縁膜１３、１４上にそれぞれ形成する。
【００２０】
そして、例えば、ＣＶＤにより、ゲート電極１５およびダミーゲート電極１６上に層間絶縁膜１７を形成する。そして、例えば、スパッタまたは蒸着などの方法により、Ａｌなどの導電膜を層間絶縁膜１７上に形成し、フォトリソグラフィー技術およびドライエッチング技術を用いて導電膜をパターニングすることにより、配線層１８を層間絶縁膜１７上に形成する。
【００２１】
そして、例えば、ＣＶＤにより、配線層１８上に層間絶縁膜１９を形成する。そして、フォトリソグラフィー技術およびドライエッチング技術を用いて層間絶縁膜１９をパターニングすることにより、層間絶縁膜１９に開口部を形成する。そして、層間絶縁膜１９に形成された開口部内にＷなどの導電膜を埋め込むことにより、ゲート電極１５に接続された埋め込み配線２２、配線層１８に接続された埋め込み配線２３、２４およびダミーゲート電極１６に接続された埋め込み配線２５を層間絶縁膜１９にそれぞれ形成する。
【００２２】
そして、例えば、スパッタまたは蒸着などの方法により、Ａｌなどの導電膜を層間絶縁膜１９上に形成する。そして、フォトリソグラフィー技術およびドライエッチング技術を用いて導電膜をパターニングすることにより、埋め込み配線２２、２３に接続された電極パッド２０および埋め込み配線２４、２５に接続されたヒューズ２１を層間絶縁膜１９上に形成する。そして、例えば、ＣＶＤにより、電極パッド２０およびヒューズ２１が形成された層間絶縁膜１９上にシリコン窒化膜などの保護膜２６を堆積する。
【００２３】
次に、図２（ｂ）に示すように、フォトリソグラフィー技術およびドライエッチング技術を用いてヒューズ２１上の保護膜２６を薄膜化することにより、ヒューズ２１上の保護膜２６に凹部２７を形成する。
次に、図３（ａ）に示すように、例えば、スピンコートなどの方法により、凹部２７が形成された保護膜２６上にレジストＲを塗布する。そして、フォトリソグラフィー技術を用いてレジストＲをパターニングすることにより、電極パッド２０の位置に対応して配置された開口部２９をレジストＲに形成する。そして、開口部２９が形成されたレジストＲをマスクとして、保護膜２６のプラズマエッチングを行うことにより、電極パッド２０の表面を露出させる開口部２８を保護膜２６に形成する。
【００２４】
ここで、保護膜２６のプラズマエッチングを行うと、プラズマＰに起因して発生したチャージＥが電極パッド２０に蓄積し、電極パッド２０に蓄積したチャージＥがゲート電極１５に流れ込む。また、電極パッド２０には、ヒューズ２１を介してダミーゲート電極１６が接続されているため、電極パッド２０に蓄積したチャージＥの一部がダミーゲート電極１６に流れ込む。このため、プラズマエッチング時に電極パッド２０に発生するチャージＥの一部をダミーゲート電極１６に受け持たせることを可能としつつ、電極パッド２０を開口することが可能となり、電極パッド２０開口時にプラズマエッチングが行われた場合においても、ゲート電極１５に流れ込むチャージを減らすことを可能として、電極パッド２０開口時におけるゲート絶縁膜１３のダメージを抑制することが可能となる。
【００２５】
次に、図３（ｂ）に示すように、保護膜２６に形成された凹部２７を介してヒューズ２１にレーザ光を照射する。そして、ヒューズ２１に切断部３０を形成することにより、ダミーゲート電極１６と電極パッド２０とを切断する。
これにより、電極パッド２０からダミーゲート電極１６を容易に切り離すことが可能となり、電極パッド２０に接続されたダミーゲート電極１６を設けた場合においても、電極パッド２０開口後にダミーゲート電極１６がトランジスタ動作に与える影響を防止することができる。
【００２６】
図４（ａ）は、本発明の第３実施形態に係る半導体装置のダイシング前の概略構成を示す平面図、図４（ｂ）は、本発明の第３実施形態に係る半導体装置のダイシング後の概略構成を示す平面図である。
図４（ａ）において、半導体ウェハＷには、スクライブラインＳで区画された区画領域３１が設けられている。そして、各区画領域３１には、トランジスタなどの能動素子３２が形成され、能動素子３２は配線３５を介して電極パッド３４に接続されている。また、半導体ウェハＷのスクライブラインＳ上には、トランジスタなどのダミー能動素子３３が形成され、ダミー能動素子３３は配線３６を介して電極パッド３４に接続されている。また、電極パッド３４が形成された半導体チップ３１上には保護膜３７が形成され、保護膜３７には電極パッド３４の表面を露出させる開口部３８が形成されている。そして、図４（ｂ）に示すように、スクライブラインＳに沿って半導体ウェハＷをチップ状に切断することにより、能動素子３２が設けられるとともに、ダミー能動素子３３が切り落とされた半導体チップ３１´が形成されている。
【００２７】
これにより、プラズマエッチング時に電極パッド３４に発生するチャージの一部をダミー能動素子３３に受け持たせることを可能としつつ、電極パッド３４に開口部３８を形成することが可能となる。また、半導体ウェハＷにダミー能動素子３３を設けた場合においても、製造工程を増加させることなく、半導体チップ３１´からダミー能動素子３３を除去することができ、半導体チップ３１´のチップサイズの拡大を抑制することが可能となる。このため、電極パッド３４に開口部３８を形成する時に、保護膜３７のプラズマエッチングが行われた場合においても、能動素子３２に流れ込むチャージを減らすこと可能となり、能動素子３２のダメージを抑制することが可能となるとともに、半導体チップ３１´のコストアップを抑制することが可能となる。
【００２８】
なお、上述した実施形態では、半導体ウェハＷのスクライブラインＳ上にダミー能動素子３３を設ける方法について説明したが、半導体ウェハＷのスクライブラインＳ上以外にも、例えば、半導体ウェハＷのＴＥＧ領域にダミー能動素子３３を設けるようにしてもよい。また、ダミー能動素子３３を複数の能動素子３２に接続するようにしてもよく、ダミー能動素子３３を複数の区画領域３１に接続するようにしてもよい。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置の概略構成を示す平面図。
【図２】第２実施形態に係る半導体装置の製造方法を示す断面図。
【図３】第２実施形態に係る半導体装置の製造方法を示す断面図。
【図４】第３実施形態に係る半導体装置の概略構成を示す平面図。
【符号の説明】
１、３１´ 半導体チップ、２、３２ 能動素子、３、３３ ダミー能動素子、４、３４ 電極パッド、５、６、３５、３６ 配線、９、３０ 切断部、１１半導体基板、１２ 素子分離膜、１３、１４ ゲート絶縁膜、１５ ゲート電極、１６ ダミーゲート電極、１７、１９ 層間絶縁膜、１８ 配線層、２０ 電極パッド、２１ ヒューズ、２２〜２５ 埋め込み配線、７、２６、３７ 保護膜、 ２７ 凹部、８、２８、３８ 開口部、Ｐ プラズマ、Ｒ レジスト、Ｅ チャージ、Ｗ 半導体ウェハ、Ｓ スクライブライン、３１ 区画領域
【発明の属する技術分野】
本発明は半導体装置および半導体装置の製造方法に関し、特に、電極パッド開口時のプラズマによるダメージ防止方法に適用して好適なものである。
【０００２】
【従来の技術】
従来の半導体装置では、電極パッドに接続されたゲート絶縁膜の破壊を防止するため、電極パッドとゲート電極との間に保護回路を挿入する方法があった。また、特許文献１には、ゲート電極の端部の近傍に、ゲート電極よりも厚いダミーパターンを端部を取り囲むように設けることにより、ゲート電極に機械的損傷が生じることを防止する方法が開示されている。
【０００３】
【特許文献１】
特開平４−３２１２３８号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の半導体装置では、電極パッドに接続されたゲート電極の大きさは不変なので、電極パッド開口時のプラズマエッチングにおけるアンテナ効果により、ゲート絶縁膜の破壊が発生するという問題があった。
そこで、本発明の目的は、電極パッド開口時におけるゲート絶縁膜のダメージを抑制することが可能な半導体装置および半導体装置の製造方法を提供することである。
【０００５】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体基板上に形成された電極パッドと、前記電極パッド上に形成された保護膜と、前記保護膜に形成され、前記電極パッドの表面を露出させる開口部と、前記半導体基板上に形成され、前記電極パッドに接続された能動素子と、前記半導体基板上に形成されたダミー能動素子と、前記電極パッドと前記ダミー用能動素子とを接続する配線部と、前記配線部に設けられた切断部とを備えることを特徴とする。
【０００６】
これにより、プラズマエッチング時に電極パッドに発生するチャージの一部をダミー用能動素子に受け持たせることを可能としつつ、電極パッドを開口することが可能となる。このため、電極パッド開口時にプラズマエッチングが行われた場合においても、能動素子に流れ込むチャージを減らすこと可能となり、電極パッド開口時における能動素子のダメージを抑制することが可能となる。
【０００７】
また、本発明の一態様に係る半導体装置によれば、ゲート絶縁膜を介して半導体基板上に形成されたゲート電極と、ゲート絶縁膜を介して前記半導体基板上に形成されたダミーゲート電極と、前記ゲート電極および前記ダミーゲート電極上に形成された層間絶縁膜と、前記層間絶縁膜上に形成された電極パッドと、前記層間絶縁膜上に形成されたヒューズと、前記電極パッドと前記ゲート電極とを接続する第１配線部と、前記ヒューズを介して前記電極パッドと前記ダミーゲート電極とを接続する第２配線部と、前記電極パッドおよび前記ヒューズ上に形成された保護膜と、前記保護膜に形成され、前記電極パッドの表面を露出させる開口部と、前記ヒューズ上の前記保護膜が薄膜化された薄膜化領域と、前記薄膜化領域を介して前記ヒューズが切断された切断部とを備えることを特徴とする。
【０００８】
これにより、プラズマエッチング時に電極パッドに発生するチャージの一部をダミーゲート電極に受け持たせることを可能としつつ、電極パッドを開口することが可能となるとともに、電極パッド開口後に、電極パッドからダミーゲート電極を容易に切り離すことが可能となる。このため、電極パッド開口時にプラズマエッチングが行われた場合においても、ゲート電極に流れ込むチャージを減らすこと可能となり、電極パッド開口時におけるゲート絶縁膜のダメージを抑制することが可能となるとともに、ダミーゲート電極がトランジスタ動作に与える影響を防止することができる。
【０００９】
また、本発明の一態様に係る半導体装置の製造方法によれば、能動素子およびダミー能動素子を半導体基板上に形成する工程と、前記能動素子および前記ダミー能動素子に接続された電極パッドを形成する工程と、前記電極パッド上に保護膜を形成する工程と、前記電極パッドの表面を露出させる開口部を前記保護膜に形成する工程と、前記ダミー能動素子と前記電極パッドとを切断する工程とを備えることを特徴とする。
【００１０】
これにより、能動領域の面積を拡大した状態で、電極パッドを開口することが可能となり、電極パッド開口時にプラズマエッチングが行われた場合においても、アンテナ効果による能動素子のダメージを抑制することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、能動素子を半導体基板上に形成する工程と、ダミー能動素子を前記半導体基板のスクライブライン上に形成する工程と、前記能動素子および前記ダミー能動素子に接続された電極パッドを形成する工程と、前記電極パッド上に保護膜を形成する工程と、前記電極パッドの表面を露出させる開口部を前記保護膜に形成する工程と、前記スクライブラインに沿って前記半導体基板をチップ状に切断する工程とを備えることを特徴とする。
【００１１】
これにより、プラズマエッチング時に電極パッドに発生するチャージの一部をダミー用能動素子に受け持たせることを可能としつつ、電極パッドを開口することが可能となるとともに、ダミー用能動素子を設けた場合においても、チップサイズの拡大を抑制することが可能となる。このため、電極パッド開口時にプラズマエッチングが行われた場合においても、能動素子に流れ込むチャージを減らすこと可能となり、電極パッド開口時における能動素子のダメージを抑制することが可能となるとともに、半導体チップのコストアップを抑制することが可能となる。
【００１２】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介してゲート電極およびダミーゲート電極を前記半導体基板上に形成する工程と、前記ゲート電極および前記ダミーゲート電極上に層間絶縁膜を形成する工程と、前記ゲート電極に接続された電極パッドを前記層間絶縁膜上に形成する工程と、前記電極パッドおよび前記ダミーゲート電極に接続されたヒューズを前記層間絶縁膜上に形成する工程と、前記電極パッドおよび前記ヒューズ上に保護膜を形成する工程と、前記ヒューズ上の保護膜を薄膜化する工程と、前記電極パッドの表面を露出させる開口部を前記保護膜に形成する工程と、前記薄膜化された保護膜を介して前記ヒューズを切断する工程とを備えることを特徴とする。
【００１３】
これにより、ゲート電極の面積を拡大した状態で、電極パッドを開口することが可能となるとともに、電極パッドからダミーゲート電極を容易に切り離すことが可能となり、電極パッド開口時にプラズマエッチングが行われた場合においても、アンテナ効果によるゲート絶縁膜のダメージを抑制することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介してゲート電極を前記半導体基板上に形成する工程と、前記ゲート絶縁膜を介してダミーゲート電極を前記半導体基板のスクライブライン上に形成する工程と、前記ゲート電極および前記ダミーゲート電極上に層間絶縁膜を形成する工程と、前記ゲート電極および前記ダミーゲート電極に接続された電極パッドを前記層間絶縁膜上に形成する工程と、前記電極パッド上に保護膜を形成する工程と、前記電極パッドの表面を露出させる開口部を前記保護膜に形成する工程と、前記スクライブラインに沿って前記半導体基板をチップ状に切断する工程とを備えることを特徴とする。
【００１４】
これにより、プラズマエッチング時に電極パッドに発生するチャージの一部をダミーゲート電極に受け持たせることを可能としつつ、電極パッドを開口することが可能となるとともに、ダミーゲート電極を設けた場合においても、チップサイズの拡大を抑制することが可能となる。このため、電極パッド開口時にプラズマエッチングが行われた場合においても、ゲート電極に流れ込むチャージを減らすこと可能となり、電極パッド開口時におけるゲート絶縁膜のダメージを抑制することが可能となるとともに、半導体チップのコストアップを抑制することが可能となる。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１（ａ）は、本発明の第１実施形態に係る半導体装置のダミー領域切断前の概略構成を示す平面図、図１（ｂ）は、本発明の第１実施形態に係る半導体装置のダミー領域切断後の概略構成を示す平面図である。
【００１６】
図１（ａ）において、半導体チップ１には、トランジスタなどの能動素子２が形成され、能動素子２は配線５を介して電極パッド４に接続されている。また、半導体チップ１には、トランジスタなどのダミー能動素子３が形成され、ダミー能動素子３は配線６を介して電極パッド４に接続されている。また、電極パッド４が形成された半導体チップ１上には保護膜７が形成され、保護膜７には電極パッド４の表面を露出させる開口部８が形成されている。そして、図１（ｂ）に示すように、ダミー能動素子３と電極パッド４とを接続する配線６には切断部９が形成され、ダミー能動素子３と電極パッド４とが切断されている。
【００１７】
これにより、プラズマエッチング時に電極パッド４に発生するチャージの一部をダミー能動素子３に受け持たせることを可能としつつ、電極パッド４に開口部８を形成することが可能となる。このため、電極パッド４に開口部８を形成する時に、保護膜７のプラズマエッチングが行われた場合においても、能動素子２に流れ込むチャージを減らすこと可能となり、能動素子２のダメージを抑制することが可能となる。
【００１８】
図２および図３は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面である。
図２（ａ）において、例えば、ＬＯＣＯＳ（Ｌｏｃａｌ ｏｘｉｄａｔｉｏｎｏｆ Ｓｉｌｉｃｏｎ）法により、半導体基板１１に素子分離膜１２を形成する。なお、素子分離膜１２として、ＳＴＩ（Ｓｈａｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を用いるようにしてもよい。
【００１９】
そして、例えば、半導体基板１１の熱酸化により、半導体基板１１上にゲート絶縁膜１３、１４を形成する。そして、例えば、ＣＶＤにより、ゲート絶縁膜１３、１４が形成された半導体基板１１上に多結晶シリコン膜を堆積する。そして、フォトリソグラフィー技術およびドライエッチング技術を用いて多結晶シリコン膜をパターニングすることにより、ゲート電極１５およびダミーゲート電極１６をゲート絶縁膜１３、１４上にそれぞれ形成する。
【００２０】
そして、例えば、ＣＶＤにより、ゲート電極１５およびダミーゲート電極１６上に層間絶縁膜１７を形成する。そして、例えば、スパッタまたは蒸着などの方法により、Ａｌなどの導電膜を層間絶縁膜１７上に形成し、フォトリソグラフィー技術およびドライエッチング技術を用いて導電膜をパターニングすることにより、配線層１８を層間絶縁膜１７上に形成する。
【００２１】
そして、例えば、ＣＶＤにより、配線層１８上に層間絶縁膜１９を形成する。そして、フォトリソグラフィー技術およびドライエッチング技術を用いて層間絶縁膜１９をパターニングすることにより、層間絶縁膜１９に開口部を形成する。そして、層間絶縁膜１９に形成された開口部内にＷなどの導電膜を埋め込むことにより、ゲート電極１５に接続された埋め込み配線２２、配線層１８に接続された埋め込み配線２３、２４およびダミーゲート電極１６に接続された埋め込み配線２５を層間絶縁膜１９にそれぞれ形成する。
【００２２】
そして、例えば、スパッタまたは蒸着などの方法により、Ａｌなどの導電膜を層間絶縁膜１９上に形成する。そして、フォトリソグラフィー技術およびドライエッチング技術を用いて導電膜をパターニングすることにより、埋め込み配線２２、２３に接続された電極パッド２０および埋め込み配線２４、２５に接続されたヒューズ２１を層間絶縁膜１９上に形成する。そして、例えば、ＣＶＤにより、電極パッド２０およびヒューズ２１が形成された層間絶縁膜１９上にシリコン窒化膜などの保護膜２６を堆積する。
【００２３】
次に、図２（ｂ）に示すように、フォトリソグラフィー技術およびドライエッチング技術を用いてヒューズ２１上の保護膜２６を薄膜化することにより、ヒューズ２１上の保護膜２６に凹部２７を形成する。
次に、図３（ａ）に示すように、例えば、スピンコートなどの方法により、凹部２７が形成された保護膜２６上にレジストＲを塗布する。そして、フォトリソグラフィー技術を用いてレジストＲをパターニングすることにより、電極パッド２０の位置に対応して配置された開口部２９をレジストＲに形成する。そして、開口部２９が形成されたレジストＲをマスクとして、保護膜２６のプラズマエッチングを行うことにより、電極パッド２０の表面を露出させる開口部２８を保護膜２６に形成する。
【００２４】
ここで、保護膜２６のプラズマエッチングを行うと、プラズマＰに起因して発生したチャージＥが電極パッド２０に蓄積し、電極パッド２０に蓄積したチャージＥがゲート電極１５に流れ込む。また、電極パッド２０には、ヒューズ２１を介してダミーゲート電極１６が接続されているため、電極パッド２０に蓄積したチャージＥの一部がダミーゲート電極１６に流れ込む。このため、プラズマエッチング時に電極パッド２０に発生するチャージＥの一部をダミーゲート電極１６に受け持たせることを可能としつつ、電極パッド２０を開口することが可能となり、電極パッド２０開口時にプラズマエッチングが行われた場合においても、ゲート電極１５に流れ込むチャージを減らすことを可能として、電極パッド２０開口時におけるゲート絶縁膜１３のダメージを抑制することが可能となる。
【００２５】
次に、図３（ｂ）に示すように、保護膜２６に形成された凹部２７を介してヒューズ２１にレーザ光を照射する。そして、ヒューズ２１に切断部３０を形成することにより、ダミーゲート電極１６と電極パッド２０とを切断する。
これにより、電極パッド２０からダミーゲート電極１６を容易に切り離すことが可能となり、電極パッド２０に接続されたダミーゲート電極１６を設けた場合においても、電極パッド２０開口後にダミーゲート電極１６がトランジスタ動作に与える影響を防止することができる。
【００２６】
図４（ａ）は、本発明の第３実施形態に係る半導体装置のダイシング前の概略構成を示す平面図、図４（ｂ）は、本発明の第３実施形態に係る半導体装置のダイシング後の概略構成を示す平面図である。
図４（ａ）において、半導体ウェハＷには、スクライブラインＳで区画された区画領域３１が設けられている。そして、各区画領域３１には、トランジスタなどの能動素子３２が形成され、能動素子３２は配線３５を介して電極パッド３４に接続されている。また、半導体ウェハＷのスクライブラインＳ上には、トランジスタなどのダミー能動素子３３が形成され、ダミー能動素子３３は配線３６を介して電極パッド３４に接続されている。また、電極パッド３４が形成された半導体チップ３１上には保護膜３７が形成され、保護膜３７には電極パッド３４の表面を露出させる開口部３８が形成されている。そして、図４（ｂ）に示すように、スクライブラインＳに沿って半導体ウェハＷをチップ状に切断することにより、能動素子３２が設けられるとともに、ダミー能動素子３３が切り落とされた半導体チップ３１´が形成されている。
【００２７】
これにより、プラズマエッチング時に電極パッド３４に発生するチャージの一部をダミー能動素子３３に受け持たせることを可能としつつ、電極パッド３４に開口部３８を形成することが可能となる。また、半導体ウェハＷにダミー能動素子３３を設けた場合においても、製造工程を増加させることなく、半導体チップ３１´からダミー能動素子３３を除去することができ、半導体チップ３１´のチップサイズの拡大を抑制することが可能となる。このため、電極パッド３４に開口部３８を形成する時に、保護膜３７のプラズマエッチングが行われた場合においても、能動素子３２に流れ込むチャージを減らすこと可能となり、能動素子３２のダメージを抑制することが可能となるとともに、半導体チップ３１´のコストアップを抑制することが可能となる。
【００２８】
なお、上述した実施形態では、半導体ウェハＷのスクライブラインＳ上にダミー能動素子３３を設ける方法について説明したが、半導体ウェハＷのスクライブラインＳ上以外にも、例えば、半導体ウェハＷのＴＥＧ領域にダミー能動素子３３を設けるようにしてもよい。また、ダミー能動素子３３を複数の能動素子３２に接続するようにしてもよく、ダミー能動素子３３を複数の区画領域３１に接続するようにしてもよい。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置の概略構成を示す平面図。
【図２】第２実施形態に係る半導体装置の製造方法を示す断面図。
【図３】第２実施形態に係る半導体装置の製造方法を示す断面図。
【図４】第３実施形態に係る半導体装置の概略構成を示す平面図。
【符号の説明】
１、３１´ 半導体チップ、２、３２ 能動素子、３、３３ ダミー能動素子、４、３４ 電極パッド、５、６、３５、３６ 配線、９、３０ 切断部、１１半導体基板、１２ 素子分離膜、１３、１４ ゲート絶縁膜、１５ ゲート電極、１６ ダミーゲート電極、１７、１９ 層間絶縁膜、１８ 配線層、２０ 電極パッド、２１ ヒューズ、２２〜２５ 埋め込み配線、７、２６、３７ 保護膜、 ２７ 凹部、８、２８、３８ 開口部、Ｐ プラズマ、Ｒ レジスト、Ｅ チャージ、Ｗ 半導体ウェハ、Ｓ スクライブライン、３１ 区画領域
Claims (6)
- 半導体基板上に形成された電極パッドと、
前記電極パッド上に形成された保護膜と、
前記保護膜に形成され、前記電極パッドの表面を露出させる開口部と、
前記半導体基板上に形成され、前記電極パッドに接続された能動素子と、
前記半導体基板上に形成されたダミー能動素子と、
前記電極パッドと前記ダミー用能動素子とを接続する配線部と、
前記配線部に設けられた切断部とを備えることを特徴とする半導体装置。 - ゲート絶縁膜を介して半導体基板上に形成されたゲート電極と、
ゲート絶縁膜を介して前記半導体基板上に形成されたダミーゲート電極と、
前記ゲート電極および前記ダミーゲート電極上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成された電極パッドと、
前記層間絶縁膜上に形成されたヒューズと、
前記電極パッドと前記ゲート電極とを接続する第１配線部と、
前記ヒューズを介して前記電極パッドと前記ダミーゲート電極とを接続する第２配線部と、
前記電極パッドおよび前記ヒューズ上に形成された保護膜と、
前記保護膜に形成され、前記電極パッドの表面を露出させる開口部と、
前記ヒューズ上の前記保護膜が薄膜化された薄膜化領域と、
前記薄膜化領域を介して前記ヒューズが切断された切断部とを備えることを特徴とする半導体装置。 - 能動素子およびダミー能動素子を半導体基板上に形成する工程と、
前記能動素子および前記ダミー能動素子に接続された電極パッドを形成する工程と、
前記電極パッド上に保護膜を形成する工程と、
前記電極パッドの表面を露出させる開口部を前記保護膜に形成する工程と、
前記ダミー能動素子と前記電極パッドとを切断する工程とを備えることを特徴とする半導体装置の製造方法。 - 能動素子を半導体基板上に形成する工程と、
ダミー能動素子を前記半導体基板のスクライブライン上に形成する工程と、
前記能動素子および前記ダミー能動素子に接続された電極パッドを形成する工程と、
前記電極パッド上に保護膜を形成する工程と、
前記電極パッドの表面を露出させる開口部を前記保護膜に形成する工程と、
前記スクライブラインに沿って前記半導体基板をチップ状に切断する工程とを備えることを特徴とする半導体装置の製造方法。 - 半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介してゲート電極およびダミーゲート電極を前記半導体基板上に形成する工程と、
前記ゲート電極および前記ダミーゲート電極上に層間絶縁膜を形成する工程と、
前記ゲート電極に接続された電極パッドを前記層間絶縁膜上に形成する工程と、
前記電極パッドおよび前記ダミーゲート電極に接続されたヒューズを前記層間絶縁膜上に形成する工程と、
前記電極パッドおよび前記ヒューズ上に保護膜を形成する工程と、
前記ヒューズ上の保護膜を薄膜化する工程と、
前記電極パッドの表面を露出させる開口部を前記保護膜に形成する工程と、
前記薄膜化された保護膜を介して前記ヒューズを切断する工程とを備えることを特徴とする半導体装置の製造方法。 - 半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介してゲート電極を前記半導体基板上に形成する工程と、
前記ゲート絶縁膜を介してダミーゲート電極を前記半導体基板のスクライブライン上に形成する工程と、
前記ゲート電極および前記ダミーゲート電極上に層間絶縁膜を形成する工程と、
前記ゲート電極および前記ダミーゲート電極に接続された電極パッドを前記層間絶縁膜上に形成する工程と、
前記電極パッド上に保護膜を形成する工程と、
前記電極パッドの表面を露出させる開口部を前記保護膜に形成する工程と、
前記スクライブラインに沿って前記半導体基板をチップ状に切断する工程とを備えることを特徴とする半導体装置の製造方法。
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| JP2003139199A JP2004342922A (ja) | 2003-05-16 | 2003-05-16 | 半導体装置および半導体装置の製造方法 |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006202993A (ja) * | 2005-01-20 | 2006-08-03 | Hamamatsu Photonics Kk | 固体撮像装置、その製造方法及び電荷蓄積防止構造 |
| US7897466B2 (en) | 2007-06-20 | 2011-03-01 | Seiko Epson Corporation | Method for manufacturing semiconductor device |
| JP2012038804A (ja) * | 2010-08-04 | 2012-02-23 | Fujitsu Semiconductor Ltd | 半導体装置及びその検査方法並びにその設計方法 |
| US9845169B2 (en) | 2011-11-01 | 2017-12-19 | Altria Client Services Llc | Apparatus and method of packaging loose product |
-
2003
- 2003-05-16 JP JP2003139199A patent/JP2004342922A/ja not_active Withdrawn
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| US10683110B2 (en) | 2011-11-01 | 2020-06-16 | Altria Client Services Llc | Apparatus and method of packaging loose product |
| US11724839B2 (en) | 2011-11-01 | 2023-08-15 | Altria Client Services Llc | Method of packaging including covering an opening of a chute using a lid |
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