KR950010873B1 - 반도체장치의 제조방법 - Google Patents
반도체장치의 제조방법 Download PDFInfo
- Publication number
- KR950010873B1 KR950010873B1 KR1019930003018A KR930003018A KR950010873B1 KR 950010873 B1 KR950010873 B1 KR 950010873B1 KR 1019930003018 A KR1019930003018 A KR 1019930003018A KR 930003018 A KR930003018 A KR 930003018A KR 950010873 B1 KR950010873 B1 KR 950010873B1
- Authority
- KR
- South Korea
- Prior art keywords
- metal
- layer
- oxide film
- metal oxide
- forming
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 239000002184 metal Substances 0.000 claims abstract description 39
- 229910052751 metal Inorganic materials 0.000 claims abstract description 39
- 238000000034 method Methods 0.000 claims abstract description 39
- 230000003647 oxidation Effects 0.000 claims abstract description 7
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 7
- 229910044991 metal oxide Inorganic materials 0.000 claims description 28
- 150000004706 metal oxides Chemical class 0.000 claims description 28
- 238000004519 manufacturing process Methods 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 12
- 239000012535 impurity Substances 0.000 claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 10
- 229920005591 polysilicon Polymers 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 4
- 239000007789 gas Substances 0.000 claims description 4
- 239000001301 oxygen Substances 0.000 claims description 4
- 229910052760 oxygen Inorganic materials 0.000 claims description 4
- 238000009792 diffusion process Methods 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 229910052718 tin Inorganic materials 0.000 claims description 3
- 229910052758 niobium Inorganic materials 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 229910052715 tantalum Inorganic materials 0.000 claims description 2
- 239000010408 film Substances 0.000 description 35
- 238000000206 photolithography Methods 0.000 description 14
- 229910052710 silicon Inorganic materials 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000003908 quality control method Methods 0.000 description 1
- 229910001415 sodium ion Inorganic materials 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
내용 없음.
Description
제1도 내지 제6도는 종래의 PID용 안티퓨즈 형성방법을 도시한 공정순서도.
제7도 내지 제11도는 본 발명에 의한 PID용 안티퓨즈 제조방법을 도시한 공정순서도.
본 발명은 집적회로 반도체장치의 제조방법에 관한 것으로, 특히 프로그램가능한 접속소자(Programmable interconnect devices: PID)의 제조방법에 관한 것이다.
프로그램가능한 반도체장치에는 PROM(Programmable Read only Memory), PLD(Programmable Logic Device) 및 프로그램 가능한 게이트어레이(Programmable Gate Array) 등이 있으며, 이러한 종류의 반도체장치들에 적합한 프로그램가능한 소자에는 퓨즈(fuse) 방식과 안티퓨즈(antifuse)방식이 적용된다.
PID는 안티퓨즈(Antifuse) 구조의 한 유형으로서, 안티퓨즈구조란 이름 그대로 퓨즈와 반대되는 동작을 하는 소자를 말한다. 안티퓨즈는 프로그램되지 않았을 때, 즉, 프로그래밍전압을 인가하기 전에는 고저항을 형성하거나 저기적 통로를 개방시키고, 임계전압을 인가함에 따라 프로그램되면 저저항을 형성하거나 두도전선간에 폐쇄된 전기적 통로를 형성한다.
집적회로에 있어서, 접속되는 도전선(coducting line)들이 다층으로 서로 적층되는데 이러한 다층접속구조는 도전선들 사이에 절연층을 개재하여 형성한다. 특히, 가장 최하부의 제1도전선들과 그 윗층의 제2도전선들 사이에 안티퓨즈 구조를 형성하기 위해서는 제1도전선상에 두거운 절연층을 형성한다. 이 제1 도전선은 집적회로기판의 불순물이 도우프된 영역, 기판상에 형성된 에피택셜층의 불순물이 도우프된 영역 또는 기판상의 불순물이 도우프된 풀리실리콘층일 수도 있다. 그리고 나서 상기 두꺼운 절연막을 통하여 원하는 접속부위에 콘택개구부(contact opening)를 형성한 다음 상기 두꺼운 절연층과 콘택개구부상에 안티퓨즈 유전층을 증착한다. 안티퓨즈구조의 중요한 변수는이 유전층에 사용되는 물질에 크게 의존한다. 이어서 상기 안티퓨즈 유전층상에 제2 도전층을 증착한 후, 통상의 반도체 공정기술에 의해 상기 제2 도전층을 마스킹, 식각 및 한정하여 도전성을 형성한다.
종래의 필드 프로그램가능한 소자(Field programmable devices; FPD) 또는 안티퓨즈구조는 통상 기준 프로그래밍 전압이 15V~30V 인가되면 프로그램되는 동안 약 1msec의 프로그램시간 동안에 약 1mA의 프로그래밍전류를 흐르게 한다. 또한, 이들 종래의 소자는 통상 프로그램되지 않은 상태에서 10MΩ~10GΩ의 오프(off) 저항을 가지며, 10Ω~1000Ω의 온(on) 저항을 갖는다.
여러가지 다양한 안티퓨즈구조가 미합중국 특허 제4,882,611호 및 유럽특허 416,903A2에 개시되어 있다.
미합중국 특허 제4,882,611호에 개시된 안티퓨즈구조는 이온주입기술을 이용하여 도핑된 반도체기판 부분의 표면을 비정질환(Amorphous)하여 저항값을 증가시켜 개방(open)효과를 얻고, 고전압을 인가하면 비정질조직이 다시 결정화되어 단락(Short)되는 효과를 얻는 것이다.
유럽틀허 416,903A2에 개시된 안티퓨즈구조는 안티퓨즈층으로서 비정질실리콘으로 사용하거나, 또는 비정질실리콘층/박막의 유전체막/비정질실리콘층의 적층된 구조를 사용하고 있다.
제1도 내지 제6도를 참조하여 종래의 PID용 안티퓨즈 형성방법을 설명하면 다음과 같다.
먼저, 제1도를 참조하면, 실리콘기판(1)상에 통상의 MOS공정에 의해 필드산화막(2), 게이트전극(3) 및 소오스/드레인영역(4)을 형성하고 전면에 절연층(5)을 형성한 후 포토리소그래피공정에 의해 상기 절연층(5)에 안티퓨즈 콘택을 형성한다.
이어서 제2도에 도시된 바와 같이 상기 안티퓨즈 콘택에 산화막(6)을 형성한다.
다음에 제3도에 도시된 바와 같이 상기 결과물 전면에 불순물에 도핑되지 않은 폴리실리콘(Undoped polysilicon)(7)을 증착한다.
이어서 제4도에 도시된 바와 같이 포토레지스트(PR)를 도포하고 포토리소그래피공정을 통해 안티퓨즈가 형성될 부분에만 상기 폴리실리콘층(7)이 남도록 패터닝하여 소정 패턴의 폴리실리콘층(8)을 형성한다.
다음에 제5도에 도시된 바와 같이 포토레지스트(PR)를 도포하고 포토리소그래피공정을 통해 금속콘택을 형성한다.
이어서 제6도에 도시된 바와 같이 포토레지스트를 제거한 후, 상기 결과물 전면에 금속을 증착한 후, 포토리소그래피공정에 의해 금속배선(10)을 형성한다.
상기한 종래의 안티퓨즈 형성방법들에 있어서는, 일반적인 MOS공정에 PID형성공정을 적용할 경우 안티퓨즈콘택 형성을 위한 포토리소그래피공정 및 상기 불순물이 도핑되지 않은 폴리실리콘층(Undoped polysilicon) 패터닝을 위한 포토리소그래피공정등으로 제조공정이 복잡하며, 안티퓨즈층이 산화막/불순물이 도핑되지 않은 폴리실리콘층(Undoped polysilicon)의 구조로 구성되므로 안티퓨즈층 두께의 조절이 불리하며, 불순물이 도핑되지 않은 폴리실리콘층의 추가에 따른 안티퓨즈의 캐패시턴스 변화가 크고 누설전류가 문제가 된다.
본 발명은 상술한 문제를 해결하기 위한 것으로, PID 제조공정을 최소한의 포토리소그래피공정에 의해 MOS 공정에 적용할 수 있으며, 금속산화막을 안티퓨즈막질로 사용함으로써 막질의 두께조절 및 누설전류의 감소가 가능한 PID제조방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위해 본 발명은 반도체기판상에 하부도전층을 형성하는 공정; 상기 하부도전층상에 절연층을 형성하는 공정; 상기 하부도전층의 소정부분을 노출시키기 위해 상기 절연층에 안티퓨즈 콘택개구부 및 금속 콘택개구부를 동시에 형성하는 공정; 상기 결과물 전면에 금속산화막을 형성하는 공정; 상기 안티퓨즈 콘택영역에만 상기 금속산화막을 남기는 공정; 및 상기 결과물 전면에 금속을 증착한 후 이를 소정패턴으로 패터닝하여 상기 안티퓨즈 콘택영역의 상기 남아 있는 금속산화막의 상부 및 상기 금속 콘택영역상에 상부 도전층을 형성하는 공정으로 이루어진 것을 특징으로 하는 프로그램가능한 접속소자의 제조방법을 제공한다.
본 발명의 일실시예에 의하면, 상기 금속산화막은 금속을 증착한 후 산화공정에 의해 상기 금속을 산화시켜 형성한다.
상기 금속으로는 Ti, Al, Ba, Ge, Sn, Be, Nb 및 Ta중에서 선택한 어느 하나를 사용하여 금속산화막을 형성한다.
본 발명의 다른 실시예에 의하면, 상기 금속산화막은 금속가스를 산소플라즈마에 통과시켜 형성한다.
상기 상부전층은 반도체기판에 형성된 불순물확산영역, 불순물이 도우프된 폴리실리콘층, 폴리사이드층 또는 반도체기판의 도전영역일 수 있다.
본 발명에 의한 PID용 안티퓨즈 제조방법은 PID용 안티퓨즈 콘택과 금속콘택을 동시에 형성하는 공정과 안티퓨즈 막질로서 금속산화막을 형성하는 공정으로 이루어지는 것을 특징으로 한다.
제7도 내지 제11도를 참조하여 본 발명에 의한 PID용 안티퓨즈 제조방법을 설명하면 다음과 같다.
먼저, 제7도를 참조하면, 실리콘기판(21)상에 통상의 MOS 공정에 의해 필드산화막(22), 게이트전극(23) 및 소오스/드레인영역(24)을 형성하고 전면에 절연층(25)을 형성한 후 포토리소그래피공정에 의해 상기 절연층(5)에 안티퓨즈 콘택개구부(26)와 금속콘택개구부(27)를 동시에 형성한다.
이어서 제8도를 참조하면, 상기 결과물상에 금속층(28)을 얇게 증착한다.
다음에 제9도를 참조하면, 산화공정을 진행하여 상기 형성된 금속층을 산화시켜 금속산화막(29)을 형성한다.
이어서 제10도를 참조하면, 포토리소그래피공정을 통해 상기 안티퓨즈 콘택부분에만 상기 금속산화막(29)을 남기고 나머지 부분에 형성된 금속산화막은 제거한다.
다음에 제11도를 참조하면, 상기 결과물 전면에 금속을 증착한 후 이를 포토리소그래피공정에 의해 소정패턴으로 패터닝하여 금속배선(30)을 형성한다.
상기한 바와 같이 본 발명은 안티퓨즈콘택과 금속패턴을 동시에 형성함으로써 제조공정을 단순화시킬 수 있다. 또한, 안티퓨즈 산화막/불순물이 도핑되지 않은 폴리실리콘으로 된 안티퓨즈구조를 금속산화막으로 된 안티퓨즈구조로 바꿈으로써 안티퓨즈막두께의 조절이 용이하게 되며, 누설전류를 감소시키는 효과가 생긴다.
이하, 본 발명의 일실시예를 도면에 참조하여 설명하면 다음과 같다.
제7도 내지 제11도에 본 발명에 의한 PID용 안티퓨즈 제조방법을 도시하였다.
먼저, 제7도에 도시한 바와 같이 실리콘기판(21)상에 통상의 MOS공정에 의해 필드산화막(22), 게이트 전극(23) 및 소오스/드레인영역(24)을 형성하고 전면에 절연층(25)으로서, 예컨대 산화막을 형성한 후, 포토리소그래피공정에 의해 상기 산화막(5)에 안티퓨즈 콘택개구부(26)와 금속콘택개구부(27)를 동시에 형성한다.
이어서 제8도에 도시한 바와 같이 상기 결과물상에 금속층(28)으로서, 예컨대 Ti, Al, Sn, Ta, Ba, Ge, Be, Nb 중에서 선택한 어느 하나를 100Å~500Å 정도의 두께로 얇게 증착한다.
다음에 제9도에 도시한 바와 같이 450℃~800℃의 온도범위에서 산화공정을 진행하여 상기 형성된 금속층을 산화시켜 금속산화막(29)을 형성한다.
이때, 상기 금속산화막을 형성하는 공정을 제8도 및 제9도에 도시한 바와 같이 금속층을 먼저 형성한 후 이를 산화시키는 공정을 이용하지 않고, 금속가스를 산소플라즈마에 통과시켜 금속산화물을 형성할 수도 있다.
이어서 제10도에 도시한 바와 같이 포토리소그래피공정을 통해 상기 안티퓨즈 콘택부분에만 상기 금속산화막(29)을 남기고 나머지 부분에 형성된 금속산화막은 제거한다.
다음에 제11도에 도시된 바와 같이 상기 결과물을 전면에 금속을 증착한 후 이를 포토리소그래피공정에 의해 소정패턴으로 패터닝하여 금속배선(30)을 형성한다.
상기 금속산화막을 Al을 이용하여 형성할 경우, 상술한 바와 하나의 챔버(Chamber)내에서 산소플라즈마에 Al가스를 흘려주어 Al2O3의 금속산화막을 형성한 후, 동일한 챔버내에서 타갯(Target)만 변경하여(인시이튜(in-situ)로 Al(1% Si+0.5% Cu를 함유하는)을 증착함으로써 금속배선을 형성할 수 있으므로 현재의 스퍼터(Sputter)장비에서 쉽게 적용시킬 수 있으며, 금속산화막 형성후에 행해지는 후속공정인 금속배선의 형성을 하나의 장비내에서 용이하게 형성할 수 있다.
상술한 본 발명에 의하면, 안티퓨즈 콘택과 금속콘택을 동시에 형성함으로써 이를 각각 형성하던 종래방법 보다 공정을 단순화시킬 수 있으며, 종래의 산화막/불순물이 도핑되지 않은 폴리실리콘구조로 이루어진 안티퓨즈구조를 금속산화막으로 대체함으로써 안티퓨즈막의 두께조절이 용이하게 되며 누설전류가 감소하게 된다. 특히, Al2O3와 같은 금속산화막은 Na+이온의 확산에 강한 배리어(barrier)로 작용하여 소자를 신뢰성을 향상시킨다.
이상, 상술한 바와 같이 본 발명에 의하면, 최소한의 포토리소그래피공정에 의해 PID용 안티퓨즈를 형성할 수 있으며, 금속산화막을 안티퓨즈막으로 사용함으로써 막질의 두께를 조절할 수 있고 누절전류를 감소시킬 수 있어 안정된 소자동작을 얻을 수 있다.
Claims (6)
- 반도체기판상에 하부도전층을 형성하는 공정; 상기 하부도전층상에 절연층을 형성하는 공정; 상기 하부도전층의 소정부분을 노출시키기 위해 상기 절연층에 안티퓨즈 콘택개구부 및 금속 콘택개구부를 동시에 형성하는 공정; 상기 결과를 전면에 금속산화막을 형성하는 공정; 사기 안티퓨즈 콘택영역에만 상기 금속산화막을 남기는 공정; 및 상기 결과물 전면에 금속을 증착한 후 이를 소정패턴으로 패터닝하여 상기 안티퓨즈 콘택영역의 상기 남아 있는 금속산화막의 상부 및 상기 금속 콘택영역상에 상부도전층을 형성하는 공정으로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 금속산화막은 금속을 증착한 후 산화공정에 의해 상기 금속을 산화시켜 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제2항에 있어서, 상기 금속은 Ti, Al, Ba, Ge, Sn, Be, Nb 및 Ta 중에서 선택한 어느 하나임을 특징으로 하는 반도체장치의 제조방법.
- 제2항에 있어서, 상기 산화공정은 400℃~800℃의 온도범위내에서 행하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 금속산화막은 금속가스를 산소플라즈마에 통과시켜 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 상부도전층은 반도체기판에 형성된 불순물확산영역, 불순물이 도우프된 폴리실리콘층, 폴리사이드층 또는 반도체기판의 도전영역임을 특징으로 하는 프로그램 가능한 접속소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930003018A KR950010873B1 (ko) | 1993-02-27 | 1993-02-27 | 반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930003018A KR950010873B1 (ko) | 1993-02-27 | 1993-02-27 | 반도체장치의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940020550A KR940020550A (ko) | 1994-09-16 |
| KR950010873B1 true KR950010873B1 (ko) | 1995-09-25 |
Family
ID=19351471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930003018A KR950010873B1 (ko) | 1993-02-27 | 1993-02-27 | 반도체장치의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR950010873B1 (ko) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10833199B2 (en) | 2016-11-18 | 2020-11-10 | Acorn Semi, Llc | Nanowire transistor with source and drain induced by electrical contacts with negative Schottky barrier height |
| US10872964B2 (en) | 2016-06-17 | 2020-12-22 | Acorn Semi, Llc | MIS contact structure with metal oxide conductor |
| US10879366B2 (en) | 2011-11-23 | 2020-12-29 | Acorn Semi, Llc | Metal contacts to group IV semiconductors by inserting interfacial atomic monolayers |
| US10937880B2 (en) | 2002-08-12 | 2021-03-02 | Acorn Semi, Llc | Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions |
| US11043571B2 (en) | 2002-08-12 | 2021-06-22 | Acorn Semi, Llc | Insulated gate field effect transistor having passivated schottky barriers to the channel |
-
1993
- 1993-02-27 KR KR1019930003018A patent/KR950010873B1/ko not_active IP Right Cessation
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11043571B2 (en) | 2002-08-12 | 2021-06-22 | Acorn Semi, Llc | Insulated gate field effect transistor having passivated schottky barriers to the channel |
| US10937880B2 (en) | 2002-08-12 | 2021-03-02 | Acorn Semi, Llc | Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions |
| US10950707B2 (en) | 2002-08-12 | 2021-03-16 | Acorn Semi, Llc | Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions |
| US11018237B2 (en) | 2002-08-12 | 2021-05-25 | Acorn Semi, Llc | Method for depinning the fermi level of a semiconductor at an electrical junction and devices incorporating such junctions |
| US11056569B2 (en) | 2002-08-12 | 2021-07-06 | Acorn Semi, Llc | Method for depinning the fermi level of a semiconductor at an electrical junction and devices incorporating such junctions |
| US11355613B2 (en) | 2002-08-12 | 2022-06-07 | Acorn Semi, Llc | Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions |
| US10879366B2 (en) | 2011-11-23 | 2020-12-29 | Acorn Semi, Llc | Metal contacts to group IV semiconductors by inserting interfacial atomic monolayers |
| US11610974B2 (en) | 2011-11-23 | 2023-03-21 | Acorn Semi, Llc | Metal contacts to group IV semiconductors by inserting interfacial atomic monolayers |
| US11804533B2 (en) | 2011-11-23 | 2023-10-31 | Acorn Semi, Llc | Metal contacts to group IV semiconductors by inserting interfacial atomic monolayers |
| US10872964B2 (en) | 2016-06-17 | 2020-12-22 | Acorn Semi, Llc | MIS contact structure with metal oxide conductor |
| US11843040B2 (en) | 2016-06-17 | 2023-12-12 | Acorn Semi, Llc | MIS contact structure with metal oxide conductor |
| US10833199B2 (en) | 2016-11-18 | 2020-11-10 | Acorn Semi, Llc | Nanowire transistor with source and drain induced by electrical contacts with negative Schottky barrier height |
| US11462643B2 (en) | 2016-11-18 | 2022-10-04 | Acorn Semi, Llc | Nanowire transistor with source and drain induced by electrical contacts with negative Schottky barrier height |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940020550A (ko) | 1994-09-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5070384A (en) | Electrically programmable antifuse element incorporating a dielectric and amorphous silicon interlayer | |
| JP3256603B2 (ja) | 半導体装置及びその製造方法 | |
| US5248632A (en) | Method of forming an antifuse | |
| JP2642559B2 (ja) | 埋込みアンチヒューズを有する集積回路の製造法 | |
| US5510629A (en) | Multilayer antifuse with intermediate spacer layer | |
| US6444558B1 (en) | Methods of forming and programming junctionless antifuses | |
| US5663091A (en) | Method for fabricating an electrically programmable antifuse | |
| US5508220A (en) | Method of forming antifuses having minimum areas | |
| US5618750A (en) | Method of making fuse with non-corrosive termination of corrosive fuse material | |
| US5789795A (en) | Methods and apparatus for fabricationg anti-fuse devices | |
| US6335228B1 (en) | Method for making an anti-fuse | |
| EP0455414A1 (en) | Integrated circuits having antifuses | |
| US5440167A (en) | Antifuse with double via contact and method of manufacture therefor | |
| JPH04226067A (ja) | 実質的に低減したキャパシタンスを有するアンチヒューズエレメントの形成方法 | |
| US6545339B2 (en) | Semiconductor device incorporating elements formed of refractory metal-silicon-nitrogen and method for fabrication | |
| KR0159450B1 (ko) | 앤티퓨즈소자 | |
| US6465282B1 (en) | Method of forming a self-aligned antifuse link | |
| JPH06216254A (ja) | 自己整合垂直アンチフューズ | |
| EP0445317A1 (en) | Semiconductor device with a fusible link and method of making a fusible link on a semiconductor substrate | |
| US6156588A (en) | Method of forming anti-fuse structure | |
| KR950010873B1 (ko) | 반도체장치의 제조방법 | |
| US6159836A (en) | Method for forming programmable contact structure | |
| EP0583119B1 (en) | Programmable contact structure | |
| US7713857B2 (en) | Methods of forming an antifuse and a conductive interconnect, and methods of forming DRAM circuitry | |
| KR20000013433A (ko) | 선택적 금속 실리사이드막 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20060830 Year of fee payment: 12 |
|
| LAPS | Lapse due to unpaid annual fee |