JPH0722513A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0722513A JPH0722513A JP5190949A JP19094993A JPH0722513A JP H0722513 A JPH0722513 A JP H0722513A JP 5190949 A JP5190949 A JP 5190949A JP 19094993 A JP19094993 A JP 19094993A JP H0722513 A JPH0722513 A JP H0722513A
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
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- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Abstract
(57)【要約】
【目的】 所定のプログラム電圧で正確に動作できるア
ンチヒューズ素子を備えたＦＰＧＡの構造及びその製造
方法を提供する。 【構成】 下層のアルミニウム配線２を被覆する絶縁膜
４に開孔部５を形成し、露出したアルミニウム配線２の
上にＴｉ／ＴｉＮバリアメタル層１７を形成してこれを
アンチヒューズ素子の第１の電極とする。その上に窒化
シリコン膜（０．６≦Ｎ／Ｓｉ≦１．２）２０からなる
アンチヒューズ膜を形成する。その上に、第２の電極と
なるバリアメタル層１８、８を形成し、上層のアルミニ
ウム配線１１と接触させる。電極にバリアメタルを用い
るのでアルミニウム配線のヒロックの発生を防止する。
開孔部５をテーパ状にするとアンチヒューズ膜２０の開
孔部内での段切れが防止される。このアンチヒューズ膜
はアモルファスシリコンより比誘電率が低く、抵抗率が
高く、所望の破壊電圧を有する特長を備えている。
ンチヒューズ素子を備えたＦＰＧＡの構造及びその製造
方法を提供する。 【構成】 下層のアルミニウム配線２を被覆する絶縁膜
４に開孔部５を形成し、露出したアルミニウム配線２の
上にＴｉ／ＴｉＮバリアメタル層１７を形成してこれを
アンチヒューズ素子の第１の電極とする。その上に窒化
シリコン膜（０．６≦Ｎ／Ｓｉ≦１．２）２０からなる
アンチヒューズ膜を形成する。その上に、第２の電極と
なるバリアメタル層１８、８を形成し、上層のアルミニ
ウム配線１１と接触させる。電極にバリアメタルを用い
るのでアルミニウム配線のヒロックの発生を防止する。
開孔部５をテーパ状にするとアンチヒューズ膜２０の開
孔部内での段切れが防止される。このアンチヒューズ膜
はアモルファスシリコンより比誘電率が低く、抵抗率が
高く、所望の破壊電圧を有する特長を備えている。
Description
【０００１】
【産業上の利用分野】本発明は、アンチヒューズ素子を
備えた半導体装置に係り、とくに、ＦＰＧＡ（Field Pr
ogrammable Gate Array ）の構造及びその製造方法に関
する。
備えた半導体装置に係り、とくに、ＦＰＧＡ（Field Pr
ogrammable Gate Array ）の構造及びその製造方法に関
する。
【０００２】
【従来の技術】アンチヒューズ素子は、１対の導体とそ
の間に挿入された高抵抗体又は絶縁体からなり、初期状
態（非プログラム状態）においては絶縁もしくは高抵抗
性を示すが、所定の電圧印加後（プログラム状態）には
低抵抗化して導通状態となる電気的にプログラム可能な
要素である。このアンチヒューズ素子は、従来ヒューズ
ＲＯＭなどのＰＲＯＭに用いられ、さらに、近年ではゲ
ートアレイの一種であるＦＰＧＡにも使われている。ゲ
ートアレイは、基本セルを並べたチップをあらかじめ作
製しておき、配線接続だけを行うことで、ユーザー所望
のＬＳＩを短期間に開発できる特徴をもっている。従
来、その配線はＣＡＤ（Computer Aided Design)上で作
成した配線パターンをマスクにして作製していたため、
作製する個数が少ないと１チップ当たりのマスク作製費
用が大きくなる傾向にある。そこで、近年ユーザーがマ
スクを作製することなく配線を接続できるような前記Ｆ
ＰＧＡといわれるゲートアレイが開発された。ＦＰＧＡ
はメーカーが複数の基本セルとそれらを任意に結合でき
るように、通常、層間絶縁膜を介して形成された２層の
配線群を格子状に配置し、その格子の交点において配線
間の層間絶縁膜に開口を設け、そこに薄い絶縁膜が配線
間に介在するように構成された半導体チップを形成す
る。
の間に挿入された高抵抗体又は絶縁体からなり、初期状
態（非プログラム状態）においては絶縁もしくは高抵抗
性を示すが、所定の電圧印加後（プログラム状態）には
低抵抗化して導通状態となる電気的にプログラム可能な
要素である。このアンチヒューズ素子は、従来ヒューズ
ＲＯＭなどのＰＲＯＭに用いられ、さらに、近年ではゲ
ートアレイの一種であるＦＰＧＡにも使われている。ゲ
ートアレイは、基本セルを並べたチップをあらかじめ作
製しておき、配線接続だけを行うことで、ユーザー所望
のＬＳＩを短期間に開発できる特徴をもっている。従
来、その配線はＣＡＤ（Computer Aided Design)上で作
成した配線パターンをマスクにして作製していたため、
作製する個数が少ないと１チップ当たりのマスク作製費
用が大きくなる傾向にある。そこで、近年ユーザーがマ
スクを作製することなく配線を接続できるような前記Ｆ
ＰＧＡといわれるゲートアレイが開発された。ＦＰＧＡ
はメーカーが複数の基本セルとそれらを任意に結合でき
るように、通常、層間絶縁膜を介して形成された２層の
配線群を格子状に配置し、その格子の交点において配線
間の層間絶縁膜に開口を設け、そこに薄い絶縁膜が配線
間に介在するように構成された半導体チップを形成す
る。
【０００３】この薄い絶縁膜は通常の動作電圧を印加し
たときは非導通状態であるが、所定の電圧を加えると不
可逆的な絶縁破壊がおこり上下の配線が導通されるもの
である。この半導体チップには任意の格子点の絶縁膜に
その所定の電圧を印加するための装置が搭載されてい
る。メーカーはこのような半導体チップにパッケージン
グを施して販売する。ユーザーは、この所定の電圧を印
加する装置を用いて任意の絶縁膜を導通させることで２
配線間の接続を行い、これを所望の回数繰り返すことで
所望の配線を実現する事ができる。このようなＦＰＧＡ
で用いられる導電層に挟まれた絶縁膜は、通常時には絶
縁され、所望の時に導電されるという、一般のヒューズ
素子と反対の性質を持つことからアンチヒューズ素子と
よばれている。ＦＰＧＡで使用されるアンチヒューズ素
子は、論理回路中に組み込まれるので、回路の動作スピ
ード低下を招かない特性が必要となる。
たときは非導通状態であるが、所定の電圧を加えると不
可逆的な絶縁破壊がおこり上下の配線が導通されるもの
である。この半導体チップには任意の格子点の絶縁膜に
その所定の電圧を印加するための装置が搭載されてい
る。メーカーはこのような半導体チップにパッケージン
グを施して販売する。ユーザーは、この所定の電圧を印
加する装置を用いて任意の絶縁膜を導通させることで２
配線間の接続を行い、これを所望の回数繰り返すことで
所望の配線を実現する事ができる。このようなＦＰＧＡ
で用いられる導電層に挟まれた絶縁膜は、通常時には絶
縁され、所望の時に導電されるという、一般のヒューズ
素子と反対の性質を持つことからアンチヒューズ素子と
よばれている。ＦＰＧＡで使用されるアンチヒューズ素
子は、論理回路中に組み込まれるので、回路の動作スピ
ード低下を招かない特性が必要となる。
【０００４】したがってアンチヒューズ素子に要求され
る特性としては、従来通り、（１）初期状態において
は、絶縁もしくは十分に高抵抗状態にあること、（２）
所望のプログラム電圧で導通すること、（３）プログラ
ム時に選択されたアンチヒューズ素子は、プログラム終
了後には永続的に十分に低抵抗であること、（４）プロ
グラム時に非選択であったアンチヒューズ素子は、プロ
グラム終了後には通常の回路動作電圧で永続的に絶縁性
もしくは高抵抗性を維持すること、（５）非導通状態の
アンチヒューズ素子のキャパシタンスが小さいことなど
がある。このアンチヒューズ素子の特性を良好なものに
することは、アンチヒューズ素子のプログラムアリゴリ
ズムとならんで、競争力のあるＦＰＧＡを実現する上で
極めて重要である。これまでにアンチヒューズ素子を実
現する構造として高濃度半導体基板とドープドポリシリ
コン、ドープドポリシリコンとＡｌ配線、Ａｌ配線とＡ
ｌ配線などの導体電極間に絶縁膜或いはアンドープポリ
シリコン、アモルファスシリコン、シリコンナイトライ
ドなどの高抵抗半導体膜を挟んだものが提案されてい
る。アンチヒューズ素子を実際にＬＳＩ内に用いる場
合、前述のアンチヒューズ素子に要求される特性を、例
えば、プログラム電圧、回路速度などを実際にどの位の
性能をターゲットとするか、その用途にしたがって実現
するように構造及び材料を選択する必要がある。
る特性としては、従来通り、（１）初期状態において
は、絶縁もしくは十分に高抵抗状態にあること、（２）
所望のプログラム電圧で導通すること、（３）プログラ
ム時に選択されたアンチヒューズ素子は、プログラム終
了後には永続的に十分に低抵抗であること、（４）プロ
グラム時に非選択であったアンチヒューズ素子は、プロ
グラム終了後には通常の回路動作電圧で永続的に絶縁性
もしくは高抵抗性を維持すること、（５）非導通状態の
アンチヒューズ素子のキャパシタンスが小さいことなど
がある。このアンチヒューズ素子の特性を良好なものに
することは、アンチヒューズ素子のプログラムアリゴリ
ズムとならんで、競争力のあるＦＰＧＡを実現する上で
極めて重要である。これまでにアンチヒューズ素子を実
現する構造として高濃度半導体基板とドープドポリシリ
コン、ドープドポリシリコンとＡｌ配線、Ａｌ配線とＡ
ｌ配線などの導体電極間に絶縁膜或いはアンドープポリ
シリコン、アモルファスシリコン、シリコンナイトライ
ドなどの高抵抗半導体膜を挟んだものが提案されてい
る。アンチヒューズ素子を実際にＬＳＩ内に用いる場
合、前述のアンチヒューズ素子に要求される特性を、例
えば、プログラム電圧、回路速度などを実際にどの位の
性能をターゲットとするか、その用途にしたがって実現
するように構造及び材料を選択する必要がある。
【０００５】なぜなら、例えば、絶縁又は高抵抗部は、
物性的には、膜厚を厚くして絶縁性を高くすれば、リー
ク電流、キャパシタンスが減るがプログラム電圧が増大
し、導通後の抵抗が高くなり、非導通アンチヒューズの
長期信頼性が悪くなるという相反する性質を持つからで
ある。電極部についても、低抵抗半導体を用いるより金
属を用いるほうが、導通後の抵抗が低くなると言うこと
は知られているが、信頼性の面では、良くないことが、
やはり知られている。この様に、すべての要件をすべて
満足させることは不可能であり、前述の特性（１）〜
（５）のいずれに重きを置くかで材料の選択が決まり、
用途に応じて最適なアンチヒューズ素子を提供しなけれ
ばならない。
物性的には、膜厚を厚くして絶縁性を高くすれば、リー
ク電流、キャパシタンスが減るがプログラム電圧が増大
し、導通後の抵抗が高くなり、非導通アンチヒューズの
長期信頼性が悪くなるという相反する性質を持つからで
ある。電極部についても、低抵抗半導体を用いるより金
属を用いるほうが、導通後の抵抗が低くなると言うこと
は知られているが、信頼性の面では、良くないことが、
やはり知られている。この様に、すべての要件をすべて
満足させることは不可能であり、前述の特性（１）〜
（５）のいずれに重きを置くかで材料の選択が決まり、
用途に応じて最適なアンチヒューズ素子を提供しなけれ
ばならない。
【０００６】このアンチヒューズ素子を前述のようにＦ
ＰＧＡに適用した場合を考える。実際にゲート数が数Ｍ
規模のＦＰＧＡに適用したアンチヒューズ素子に要求さ
れる特性は、（ａ）初期状態のアンチヒューズ素子１個
当たりの抵抗Ｒint ＞１ＧΩ、（ｂ）プログラム電圧Ｖ
pp＜２０Ｖ（現状では、通常動作電圧Ｖddに対して、
１．５Ｖdd＜Ｖpp＜３Ｖddである。）、（ｃ）プログラ
ムされた導通アンチヒューズ素子１個当たりの抵抗Ｒon
＜１５０Ω、（ｄ）プログラムされなかった非導通アン
チヒューズ素子１個当たりの抵抗Ｒoff ＞１ＧΩ、
（ｅ）非導通アンチヒューズ素子１個当たりの容量Ｃof
f ＜３ｆＦ、（ｆ）非導通アンチヒューズ素子は、通常
回路動作時に動作電圧Ｖddで１０年間Ｒoff を維持する
ことなどが有る。これらはＬＳＩ１チップ当たりの許容
消費電力、回路動作時の動作速度、長期信頼性、従来の
ゲートアレイ（ＧＡ）技術やプロセスとの互換性などか
ら決まっている。とくに、ＦＰＧＡに適用する場合はＰ
ＲＯＭなどのメモリに用いる場合とは異なり、論理回路
であるので、スピードに対する要求が厳しく、スピード
を念頭に置いた材料や構造の選択が必要になる。
ＰＧＡに適用した場合を考える。実際にゲート数が数Ｍ
規模のＦＰＧＡに適用したアンチヒューズ素子に要求さ
れる特性は、（ａ）初期状態のアンチヒューズ素子１個
当たりの抵抗Ｒint ＞１ＧΩ、（ｂ）プログラム電圧Ｖ
pp＜２０Ｖ（現状では、通常動作電圧Ｖddに対して、
１．５Ｖdd＜Ｖpp＜３Ｖddである。）、（ｃ）プログラ
ムされた導通アンチヒューズ素子１個当たりの抵抗Ｒon
＜１５０Ω、（ｄ）プログラムされなかった非導通アン
チヒューズ素子１個当たりの抵抗Ｒoff ＞１ＧΩ、
（ｅ）非導通アンチヒューズ素子１個当たりの容量Ｃof
f ＜３ｆＦ、（ｆ）非導通アンチヒューズ素子は、通常
回路動作時に動作電圧Ｖddで１０年間Ｒoff を維持する
ことなどが有る。これらはＬＳＩ１チップ当たりの許容
消費電力、回路動作時の動作速度、長期信頼性、従来の
ゲートアレイ（ＧＡ）技術やプロセスとの互換性などか
ら決まっている。とくに、ＦＰＧＡに適用する場合はＰ
ＲＯＭなどのメモリに用いる場合とは異なり、論理回路
であるので、スピードに対する要求が厳しく、スピード
を念頭に置いた材料や構造の選択が必要になる。
【０００７】図１５を参照して従来のＡｌ配線間に介在
させたアンチヒューズ素子の代表的な例を説明する（Ｕ
ＳＰ５１００８２７号明細書参照）。シリコン半導体基
板１の上に形成された下層のＡｌ配線２上にバリアメタ
ル層（ＴｉＷ）３を堆積させパターニングしてアンチヒ
ューズ素子の第１の電極を形成する。電極としてＡｌ層
とバリアメタル層の積層構造を用いるのは、Ａｌが後熱
処理工程により拡散して高抵抗材料であるアモルファス
シリコンとシリサイド反応を起こして工程構成が損なわ
れるのを防ぐためである。この電極上に第１の絶縁膜４
を堆積する。その後第１の絶縁膜４に開孔部５を設け
て、第１の電極のバリアメタル層３の表面を一部露出さ
せる。なお、引き続くアモリファスシリコンの堆積時に
アモルファスシリコンが開孔部５に適切に堆積するよう
に、第１の絶縁膜４の膜厚は、開孔部５とのアスペクト
比が１／２となるようにする。その後、高抵抗層材料と
してノンドープドアモルファスシリコン６を堆積し、開
孔部５上にのみアモルファスシリコンが残るようにパタ
ーニングする。その後、プログラム後の導通部を低抵抗
化するために導体層７を堆積した後バリアメタル層８を
導体層７の上に形成する。その後第２の絶縁膜（プラズ
マＴＥＯＳ）９を堆積させてバリアメタル層８を被覆
し、この絶縁膜９にアモルファスシリコン６上の開孔部
１０を設ける。さらに、第２の絶縁膜９上に上層のＡｌ
配線１１を堆積し、パターニングする。この様にして信
頼性の高いＡｌ配線とＡｌ配線との間に配置される。
させたアンチヒューズ素子の代表的な例を説明する（Ｕ
ＳＰ５１００８２７号明細書参照）。シリコン半導体基
板１の上に形成された下層のＡｌ配線２上にバリアメタ
ル層（ＴｉＷ）３を堆積させパターニングしてアンチヒ
ューズ素子の第１の電極を形成する。電極としてＡｌ層
とバリアメタル層の積層構造を用いるのは、Ａｌが後熱
処理工程により拡散して高抵抗材料であるアモルファス
シリコンとシリサイド反応を起こして工程構成が損なわ
れるのを防ぐためである。この電極上に第１の絶縁膜４
を堆積する。その後第１の絶縁膜４に開孔部５を設け
て、第１の電極のバリアメタル層３の表面を一部露出さ
せる。なお、引き続くアモリファスシリコンの堆積時に
アモルファスシリコンが開孔部５に適切に堆積するよう
に、第１の絶縁膜４の膜厚は、開孔部５とのアスペクト
比が１／２となるようにする。その後、高抵抗層材料と
してノンドープドアモルファスシリコン６を堆積し、開
孔部５上にのみアモルファスシリコンが残るようにパタ
ーニングする。その後、プログラム後の導通部を低抵抗
化するために導体層７を堆積した後バリアメタル層８を
導体層７の上に形成する。その後第２の絶縁膜（プラズ
マＴＥＯＳ）９を堆積させてバリアメタル層８を被覆
し、この絶縁膜９にアモルファスシリコン６上の開孔部
１０を設ける。さらに、第２の絶縁膜９上に上層のＡｌ
配線１１を堆積し、パターニングする。この様にして信
頼性の高いＡｌ配線とＡｌ配線との間に配置される。
【０００８】
【発明が解決しようとする課題】この従来例は、Ａｌ配
線上にバリアメタル層を設けたり、アモルファスシリコ
ンを堆積させる開孔部のアスペクトを規定したり、かな
り信頼性の高いアンチヒューズ素子を実現させている
が、ＦＰＧＡ用のアンチヒューズ素子としてプロセス的
な観点も含めて総合的に判断すれば、必ずしも適切な材
料選択や適切な構造になっていない。絶縁材料又は高抵
抗材料としてアモルファスシリコンを選択しているが、
アモルファスシリコンは、水素やその他の不純物の含有
量に依存してその抵抗率が変化することが知られている
（N.Savvides,J.Appl.Phys.,56,2789,1984）。例えば、
水素の含有量が０％から１０％に変化すると、アモルフ
ァスシリコンの抵抗率が６桁も変化し、そのため、前述
の条件（ａ）を満たすために膜厚を数ｎｍから数１００
０ｎｍまで変化させなければならない。実際の工程では
低温での層間絶縁膜（ＳｉＯ2 ）の堆積やシンターなど
の後プロセスで水素がアモルファスシリコン中に入るこ
とがあるが、その水素量の制御は難しく、したがって、
前記条件（ａ）に対して安定したアンチヒューズ素子を
形成することは、アモルファスシリコンを用いる以上非
常に困難であるという問題がある。
線上にバリアメタル層を設けたり、アモルファスシリコ
ンを堆積させる開孔部のアスペクトを規定したり、かな
り信頼性の高いアンチヒューズ素子を実現させている
が、ＦＰＧＡ用のアンチヒューズ素子としてプロセス的
な観点も含めて総合的に判断すれば、必ずしも適切な材
料選択や適切な構造になっていない。絶縁材料又は高抵
抗材料としてアモルファスシリコンを選択しているが、
アモルファスシリコンは、水素やその他の不純物の含有
量に依存してその抵抗率が変化することが知られている
（N.Savvides,J.Appl.Phys.,56,2789,1984）。例えば、
水素の含有量が０％から１０％に変化すると、アモルフ
ァスシリコンの抵抗率が６桁も変化し、そのため、前述
の条件（ａ）を満たすために膜厚を数ｎｍから数１００
０ｎｍまで変化させなければならない。実際の工程では
低温での層間絶縁膜（ＳｉＯ2 ）の堆積やシンターなど
の後プロセスで水素がアモルファスシリコン中に入るこ
とがあるが、その水素量の制御は難しく、したがって、
前記条件（ａ）に対して安定したアンチヒューズ素子を
形成することは、アモルファスシリコンを用いる以上非
常に困難であるという問題がある。
【０００９】また、電極としてＡｌを用いた場合、Ａｌ
のアンチヒューズ材への拡散も問題であるが、さらに、
後熱工程でＡｌヒロックが生じ、このヒロックがアンチ
ヒューズ材をを突き抜けることの方が大きな問題であ
る。これは、アンチヒューズ素子の初期不良や破壊電圧
の低下につながるからである。また、前記従来例におい
て、アモルファスシリコンを適確に堆積させる手段とし
て、アンチヒューズ形成部分の開孔部のアスペクト比を
１／２以下にしているが、このような方法でも開孔部の
エッジ部でのアモルファスシリコンの薄膜化は避けられ
ず十分な孔かがきたいできない。さらに、実際にＦＰＧ
Ａ製品を製造する際に、従来のＧＡプロセスにアンチヒ
ューズプロセスを組み込む観点から、この従来例には、
まだ改良する余地が大きい。この様に、Ａｌ配線間に設
けられるアンチヒューズ素子の構造やプロセスでは、実
際にＦＰＧＡに用いようとすると、従来のプロセスに整
合が取れ、また、安定した素子を製造するという点で問
題があった。問題点としてはプロセスに安定なアンチヒ
ューズ膜を得ること、Ａｌ配線上のヒロックの発生を防
止すること、アンチヒューズ膜を適確に堆積できる構造
を得ること、プロセスインテグレーッションを念頭に置
いたビアを形成することなどがある。本発明は、この様
な事情によってなされたものであり、安定でかつ従来の
プロセスとの整合がとれたアンチヒューズ素子の構造及
びその製造方法を提供することを目的としている。
のアンチヒューズ材への拡散も問題であるが、さらに、
後熱工程でＡｌヒロックが生じ、このヒロックがアンチ
ヒューズ材をを突き抜けることの方が大きな問題であ
る。これは、アンチヒューズ素子の初期不良や破壊電圧
の低下につながるからである。また、前記従来例におい
て、アモルファスシリコンを適確に堆積させる手段とし
て、アンチヒューズ形成部分の開孔部のアスペクト比を
１／２以下にしているが、このような方法でも開孔部の
エッジ部でのアモルファスシリコンの薄膜化は避けられ
ず十分な孔かがきたいできない。さらに、実際にＦＰＧ
Ａ製品を製造する際に、従来のＧＡプロセスにアンチヒ
ューズプロセスを組み込む観点から、この従来例には、
まだ改良する余地が大きい。この様に、Ａｌ配線間に設
けられるアンチヒューズ素子の構造やプロセスでは、実
際にＦＰＧＡに用いようとすると、従来のプロセスに整
合が取れ、また、安定した素子を製造するという点で問
題があった。問題点としてはプロセスに安定なアンチヒ
ューズ膜を得ること、Ａｌ配線上のヒロックの発生を防
止すること、アンチヒューズ膜を適確に堆積できる構造
を得ること、プロセスインテグレーッションを念頭に置
いたビアを形成することなどがある。本発明は、この様
な事情によってなされたものであり、安定でかつ従来の
プロセスとの整合がとれたアンチヒューズ素子の構造及
びその製造方法を提供することを目的としている。
【００１０】
【課題を解決するための手段】本発明は、第１の電極／
アンチヒューズ膜／第２の電極構造のアンチヒューズ素
子のアンチヒューズ膜にシリコン窒化膜（但し、１．２
≧Ｎ／Ｓｉ≧０．６）を用い、電極にはアルミニウムに
対するバリアメタルを用い、更に、アンチヒューズ素子
が配置される層間絶縁膜の開孔部はテーパ状にすること
に特徴がある。すなわち、本発明の半導体装置は、半導
体基板と、前記半導体基板上に形成された第１のアルミ
ニウム配線と、前記第１のアルミニウム配線の上に形成
され、この第１のアルミニウム配線と電気的に接続され
た第１の電極と、前記半導体基板上に形成された第２の
アルミニウム配線と、前記第２のアルミニウム配線の上
に形成され、この第２のアルミニウム配線と電気的に接
続された第２の配線と、前記第１及び第２の電極と接触
しているアンチヒューズ膜とを備え、前記第１及び第２
の電極は、アルミニウムに対するバリアメタルからな
り、前記アンチヒューズ膜は、シリコンと窒素の原子組
成比（Ｎ／Ｓｉ）が０．６から１．２の間にある窒化シ
リコンを用いることを第１の特徴としている。
アンチヒューズ膜／第２の電極構造のアンチヒューズ素
子のアンチヒューズ膜にシリコン窒化膜（但し、１．２
≧Ｎ／Ｓｉ≧０．６）を用い、電極にはアルミニウムに
対するバリアメタルを用い、更に、アンチヒューズ素子
が配置される層間絶縁膜の開孔部はテーパ状にすること
に特徴がある。すなわち、本発明の半導体装置は、半導
体基板と、前記半導体基板上に形成された第１のアルミ
ニウム配線と、前記第１のアルミニウム配線の上に形成
され、この第１のアルミニウム配線と電気的に接続され
た第１の電極と、前記半導体基板上に形成された第２の
アルミニウム配線と、前記第２のアルミニウム配線の上
に形成され、この第２のアルミニウム配線と電気的に接
続された第２の配線と、前記第１及び第２の電極と接触
しているアンチヒューズ膜とを備え、前記第１及び第２
の電極は、アルミニウムに対するバリアメタルからな
り、前記アンチヒューズ膜は、シリコンと窒素の原子組
成比（Ｎ／Ｓｉ）が０．６から１．２の間にある窒化シ
リコンを用いることを第１の特徴としている。
【００１１】また、半導体基板と、前記半導体基板上に
形成された第１のアルミニウム配線と、前記第１のアル
ミニウム配線の上に形成され、この第１のアルミニウム
配線と電気的に接続された第１の電極と、前記半導体基
板上に形成され、前記第１の電極及び第１のアルミニウ
ム配線を被覆する絶縁膜と、前記絶縁膜上に形成され前
記第１の電極とは前記絶縁膜に形成した開孔部を介して
接触しているアンチヒューズ膜と、前記アンチヒューズ
膜上に形成された単層もしくは複層の第２の電極と、前
記半導体基板上に形成され、前記第２の電極と接触する
第２のアルミニウム配線とを備え、前記第１及び第２の
電極は、アルミニウムに対するバリアメタルからなり、
前記アンチヒューズ膜は、シリコンと窒素の原子組成比
（Ｎ／Ｓｉ）が０．６から１．２の間にある窒化シリコ
ンを用いることを第２の特徴としている。本発明の半導
体装置の製造方法は、半導体基板の主面上に第１のアル
ミニウム配線を形成する工程と、前記第１のアルミニウ
ム配線の上に、この第１のアルミニウム配線と電気的に
接続された第１の電極を形成する工程と、前記半導体基
板上に前記第１の電極及び第１のアルミニウム配線を被
覆するように絶縁膜を形成する工程と、前記絶縁膜に開
孔部を形成して前記第１の電極を部分的に露出させる工
程と、前記絶縁膜上に前記第１の電極とは前記開孔部を
介して接触しているアンチヒューズ膜をプラズマＣＶＤ
により形成する工程と、前記アンチヒューズ膜上に単層
もしくは複層の第２の電極を形成する工程と、前記半導
体基板上に前記第２の電極と接触する第２のアルミニウ
ム配線を形成する工程とを備え前記第１及び第２の電極
はアルミニウムに対するバリアメタルからなり、前記ア
ンチヒューズ膜はシリコンと窒素の原子組成比（Ｎ／Ｓ
ｉ）が０．６から１．２の間にある窒化シリコンを用い
ることを特徴としている。前記開孔部の形状を下部径よ
り上部口径の方が広くなるようなテーパ状にしても良
い。
形成された第１のアルミニウム配線と、前記第１のアル
ミニウム配線の上に形成され、この第１のアルミニウム
配線と電気的に接続された第１の電極と、前記半導体基
板上に形成され、前記第１の電極及び第１のアルミニウ
ム配線を被覆する絶縁膜と、前記絶縁膜上に形成され前
記第１の電極とは前記絶縁膜に形成した開孔部を介して
接触しているアンチヒューズ膜と、前記アンチヒューズ
膜上に形成された単層もしくは複層の第２の電極と、前
記半導体基板上に形成され、前記第２の電極と接触する
第２のアルミニウム配線とを備え、前記第１及び第２の
電極は、アルミニウムに対するバリアメタルからなり、
前記アンチヒューズ膜は、シリコンと窒素の原子組成比
（Ｎ／Ｓｉ）が０．６から１．２の間にある窒化シリコ
ンを用いることを第２の特徴としている。本発明の半導
体装置の製造方法は、半導体基板の主面上に第１のアル
ミニウム配線を形成する工程と、前記第１のアルミニウ
ム配線の上に、この第１のアルミニウム配線と電気的に
接続された第１の電極を形成する工程と、前記半導体基
板上に前記第１の電極及び第１のアルミニウム配線を被
覆するように絶縁膜を形成する工程と、前記絶縁膜に開
孔部を形成して前記第１の電極を部分的に露出させる工
程と、前記絶縁膜上に前記第１の電極とは前記開孔部を
介して接触しているアンチヒューズ膜をプラズマＣＶＤ
により形成する工程と、前記アンチヒューズ膜上に単層
もしくは複層の第２の電極を形成する工程と、前記半導
体基板上に前記第２の電極と接触する第２のアルミニウ
ム配線を形成する工程とを備え前記第１及び第２の電極
はアルミニウムに対するバリアメタルからなり、前記ア
ンチヒューズ膜はシリコンと窒素の原子組成比（Ｎ／Ｓ
ｉ）が０．６から１．２の間にある窒化シリコンを用い
ることを特徴としている。前記開孔部の形状を下部径よ
り上部口径の方が広くなるようなテーパ状にしても良
い。
【００１２】
【作用】アンチヒューズ素子のアンチヒューズ膜として
前記の様な窒化シリコンを用いることにより前述のアン
チヒューズ素子としての特性（ａ）〜（ｆ）を満足する
ことができる。また、このアンチヒューズ素子は、半導
体基板上に形成されたアルミニウム配線間に配置される
ものであるので、アルミニウム配線上に形成されるアン
チヒューズ素子の電極には、アルミニウムを安定させる
バリアメタルを用いる。また、アルミニウム配線上に絶
縁膜を被覆し、この絶縁膜に形成した開孔部を介してア
ンチヒューズ膜をアルミニウム配線上の電極と接触させ
る場合に、この開孔部の上部の開口部分の口径を下部の
底面の口径より大きくしてテーパ状にし、このアンチヒ
ューズ膜を開孔部内に均一に形成する。
前記の様な窒化シリコンを用いることにより前述のアン
チヒューズ素子としての特性（ａ）〜（ｆ）を満足する
ことができる。また、このアンチヒューズ素子は、半導
体基板上に形成されたアルミニウム配線間に配置される
ものであるので、アルミニウム配線上に形成されるアン
チヒューズ素子の電極には、アルミニウムを安定させる
バリアメタルを用いる。また、アルミニウム配線上に絶
縁膜を被覆し、この絶縁膜に形成した開孔部を介してア
ンチヒューズ膜をアルミニウム配線上の電極と接触させ
る場合に、この開孔部の上部の開口部分の口径を下部の
底面の口径より大きくしてテーパ状にし、このアンチヒ
ューズ膜を開孔部内に均一に形成する。
【００１３】
【実施例】以下、図面を参照して本発明の実施例を説明
する。まず、図１を参照して第１の実施例を説明する。
図は、ＦＰＧＡタイプの半導体装置の半導体基板上に形
成されたアルミニウム配線間に形成したアンチヒューズ
素子の断面図である。半導体装置の各構成要素に付され
た番号は、共通するものは、前記従来例と同じ番号を用
いている。基板としては、シリコン半導体基板を用い、
ここに半導体装置を形成する。半導体基板１の主面に
は、膜厚４００ｎｍ程度の厚いフィールド酸化膜１２が
形成されている。さらに、半導体基板１上には、例え
ば、このフィールド酸化膜１２上に、半導体基板１に形
成された素子のポリシリコンゲート（図示せず）に連続
的に接続している膜厚４００ｎｍ程度のポリシリコン配
線１３が形成されている。このポリシリコン配線１３を
含めて半導体基板１上に、ＣＶＤ（Chemical Vapour De
position）などによりＳｉＯ2絶縁膜１４を３００ｎｍ
程度堆積する。さらに、この上に膜厚１０００ｎｍ程度
のＢＰＳＧ（Borophospho-Silicate Glass）の絶縁膜１
５が形成されている。ポリシリコン配線１３と電気的に
接続されている膜厚８００ｎｍ程度の第１アルミニウム
配線２が形成されている。
する。まず、図１を参照して第１の実施例を説明する。
図は、ＦＰＧＡタイプの半導体装置の半導体基板上に形
成されたアルミニウム配線間に形成したアンチヒューズ
素子の断面図である。半導体装置の各構成要素に付され
た番号は、共通するものは、前記従来例と同じ番号を用
いている。基板としては、シリコン半導体基板を用い、
ここに半導体装置を形成する。半導体基板１の主面に
は、膜厚４００ｎｍ程度の厚いフィールド酸化膜１２が
形成されている。さらに、半導体基板１上には、例え
ば、このフィールド酸化膜１２上に、半導体基板１に形
成された素子のポリシリコンゲート（図示せず）に連続
的に接続している膜厚４００ｎｍ程度のポリシリコン配
線１３が形成されている。このポリシリコン配線１３を
含めて半導体基板１上に、ＣＶＤ（Chemical Vapour De
position）などによりＳｉＯ2絶縁膜１４を３００ｎｍ
程度堆積する。さらに、この上に膜厚１０００ｎｍ程度
のＢＰＳＧ（Borophospho-Silicate Glass）の絶縁膜１
５が形成されている。ポリシリコン配線１３と電気的に
接続されている膜厚８００ｎｍ程度の第１アルミニウム
配線２が形成されている。
【００１４】第１アルミニウム配線２の下地層には、例
えば、Ｔｉ／ＴｉＮバリアメタル層１６が２０／７０ｎ
ｍ程度形成されている。この第１アルミニウム配線２の
上にも２０／７０ｎｍ厚程度のＴｉ／ＴｉＮバリアメタ
ル層１７が形成されている。このバリアメタル層１７
は、アンチヒューズ素子の第１の電極となる。この第１
アルミニウム配線２を被覆するようにＢＰＳＧ絶縁膜１
５上にＴＥＯＳ膜からなるＳｉＯ2 絶縁膜４を形成す
る。この絶縁膜４の所定の部分を選択的にエッチングし
てバリアメタル層１７の表面が露出するように開孔部５
を設ける。原子組成比（Ｎ／Ｓｉ）が０．６〜１．２の
シリコン窒化膜から構成されたアンチヒューズ膜２０が
開孔部５のバリアメタル層１７上及び絶縁膜４上に形成
されている。そして、その上に２０／７０ｎｍ厚程度の
Ｔｉ／ＴｉＮバリアメタル層１８が形成されている。バ
リヤメタル層１８を被覆するように絶縁膜４上に、例え
ば、ＴＥＯＳ膜からなるＳｉＯ2 絶縁膜１９を堆積させ
る。この絶縁膜１９は、平坦化し、この上に再びＴＥＯ
Ｓ膜からなる膜厚が約５００ｎｍのＳｉＯ2 絶縁膜２１
を形成する。この絶縁膜１９、２１の所定の部分を選択
的にエッチングしてバリアメタル層１８の表面が露出す
るように開孔部１０を形成する。
えば、Ｔｉ／ＴｉＮバリアメタル層１６が２０／７０ｎ
ｍ程度形成されている。この第１アルミニウム配線２の
上にも２０／７０ｎｍ厚程度のＴｉ／ＴｉＮバリアメタ
ル層１７が形成されている。このバリアメタル層１７
は、アンチヒューズ素子の第１の電極となる。この第１
アルミニウム配線２を被覆するようにＢＰＳＧ絶縁膜１
５上にＴＥＯＳ膜からなるＳｉＯ2 絶縁膜４を形成す
る。この絶縁膜４の所定の部分を選択的にエッチングし
てバリアメタル層１７の表面が露出するように開孔部５
を設ける。原子組成比（Ｎ／Ｓｉ）が０．６〜１．２の
シリコン窒化膜から構成されたアンチヒューズ膜２０が
開孔部５のバリアメタル層１７上及び絶縁膜４上に形成
されている。そして、その上に２０／７０ｎｍ厚程度の
Ｔｉ／ＴｉＮバリアメタル層１８が形成されている。バ
リヤメタル層１８を被覆するように絶縁膜４上に、例え
ば、ＴＥＯＳ膜からなるＳｉＯ2 絶縁膜１９を堆積させ
る。この絶縁膜１９は、平坦化し、この上に再びＴＥＯ
Ｓ膜からなる膜厚が約５００ｎｍのＳｉＯ2 絶縁膜２１
を形成する。この絶縁膜１９、２１の所定の部分を選択
的にエッチングしてバリアメタル層１８の表面が露出す
るように開孔部１０を形成する。
【００１５】絶縁膜２１上、絶縁膜１９、２１に形成さ
れた開孔部１０側壁上及び開孔部１０内で露出している
バリアメタル層１８の表面上に２０／７０ｎｍ程度の厚
さを有するＴｉ／ＴｉＮバリアメタル層８を形成し、こ
れを下地層としてその上に膜厚約１０００ｎｍの第２ア
ルミニウム配線１１を形成する。このバリアメタル層８
及びバリアメタル層１８は、積層されており、アンチヒ
ューズ素子の第２の電極を構成している。第２アルミニ
ウム配線１１を被覆するように、また、ＴＥＯＳ膜から
なる膜厚５００ｎｍ程度のＳｉＯ2 絶縁膜２２を形成
し、その上にプラズマＣＶＤなどによるＳｉ3 Ｎ4 絶縁
膜２３を形成して表面を安定化する。次ぎに、図２を参
照して第２の実施例について説明する。図は、ＦＰＧＡ
のアルミニウム配線間のアンチヒューズ素子を中心にし
た半導体基板の部分断面図である。下層のポリシリコン
配線やフィールド酸化膜等は省略した。半導体基板１の
主面には、ＢＰＳＧ絶縁膜１５が形成されている。その
上に膜厚８００ｎｍ程度の第１アルミニウム配線２が形
成されている。第１アルミニウム配線２の下地層には、
例えば、Ｔｉ／ＴｉＮバリアメタル層１６が２０／７０
ｎｍ程度形成されている。この第１アルミニウム配線２
の上にも２０／７０ｎｍ厚程度のＴｉ／ＴｉＮバリアメ
タル層１７が形成されている。
れた開孔部１０側壁上及び開孔部１０内で露出している
バリアメタル層１８の表面上に２０／７０ｎｍ程度の厚
さを有するＴｉ／ＴｉＮバリアメタル層８を形成し、こ
れを下地層としてその上に膜厚約１０００ｎｍの第２ア
ルミニウム配線１１を形成する。このバリアメタル層８
及びバリアメタル層１８は、積層されており、アンチヒ
ューズ素子の第２の電極を構成している。第２アルミニ
ウム配線１１を被覆するように、また、ＴＥＯＳ膜から
なる膜厚５００ｎｍ程度のＳｉＯ2 絶縁膜２２を形成
し、その上にプラズマＣＶＤなどによるＳｉ3 Ｎ4 絶縁
膜２３を形成して表面を安定化する。次ぎに、図２を参
照して第２の実施例について説明する。図は、ＦＰＧＡ
のアルミニウム配線間のアンチヒューズ素子を中心にし
た半導体基板の部分断面図である。下層のポリシリコン
配線やフィールド酸化膜等は省略した。半導体基板１の
主面には、ＢＰＳＧ絶縁膜１５が形成されている。その
上に膜厚８００ｎｍ程度の第１アルミニウム配線２が形
成されている。第１アルミニウム配線２の下地層には、
例えば、Ｔｉ／ＴｉＮバリアメタル層１６が２０／７０
ｎｍ程度形成されている。この第１アルミニウム配線２
の上にも２０／７０ｎｍ厚程度のＴｉ／ＴｉＮバリアメ
タル層１７が形成されている。
【００１６】このバリアメタル層１７は、アンチヒュー
ズ素子の第１の電極となる。この第１アルミニウム配線
２を被覆するようにＢＰＳＧ絶縁膜１５上にＳｉＯ2 絶
縁膜４が形成されている。この絶縁膜４の所定の部分を
選択的にエッチングしてバリアメタル層１７の表面が露
出するように開孔部５を設ける。この原子組成比（Ｎ／
Ｓｉ）が０．６〜１．２のシリコン窒化膜から構成され
たアンチヒューズ膜２０が開孔部４のバリアメタル層１
７上及び絶縁膜４上に形成されている。ついでその上に
２０／７０ｎｍ厚程度のＴｉ／ＴｉＮバリアメタル層１
８が形成されている。図のように、この開孔部の上部の
開口部分の口径は、下部の底面の口径より大きくして絶
縁膜４の開孔部をテーパ状になっており、この上部の口
径は、例えば、１〜２μｍであり、下部の底面の径は、
例えば、約０．８μｍになっている。開孔部の内壁が垂
直に形成されていると、アンチヒューズ膜である窒化シ
リコン膜がこの内壁に均一に形成されず、薄膜部分も生
じるので、テーパ状にして内壁に傾斜を持たせ、アンチ
ヒューズ膜を開孔部内に均一に形成させる。このバリヤ
メタル層１８を被覆するように絶縁膜４上にＳｉＯ2 絶
縁膜１９を堆積し、これを平坦化する。この上にＳｉＯ
2 絶縁膜２１を形成する。この絶縁膜１９、２１の所定
の部分を選択的にエッチングしてバリアメタル層１８の
表面が露出するように開孔部１０を形成する。
ズ素子の第１の電極となる。この第１アルミニウム配線
２を被覆するようにＢＰＳＧ絶縁膜１５上にＳｉＯ2 絶
縁膜４が形成されている。この絶縁膜４の所定の部分を
選択的にエッチングしてバリアメタル層１７の表面が露
出するように開孔部５を設ける。この原子組成比（Ｎ／
Ｓｉ）が０．６〜１．２のシリコン窒化膜から構成され
たアンチヒューズ膜２０が開孔部４のバリアメタル層１
７上及び絶縁膜４上に形成されている。ついでその上に
２０／７０ｎｍ厚程度のＴｉ／ＴｉＮバリアメタル層１
８が形成されている。図のように、この開孔部の上部の
開口部分の口径は、下部の底面の口径より大きくして絶
縁膜４の開孔部をテーパ状になっており、この上部の口
径は、例えば、１〜２μｍであり、下部の底面の径は、
例えば、約０．８μｍになっている。開孔部の内壁が垂
直に形成されていると、アンチヒューズ膜である窒化シ
リコン膜がこの内壁に均一に形成されず、薄膜部分も生
じるので、テーパ状にして内壁に傾斜を持たせ、アンチ
ヒューズ膜を開孔部内に均一に形成させる。このバリヤ
メタル層１８を被覆するように絶縁膜４上にＳｉＯ2 絶
縁膜１９を堆積し、これを平坦化する。この上にＳｉＯ
2 絶縁膜２１を形成する。この絶縁膜１９、２１の所定
の部分を選択的にエッチングしてバリアメタル層１８の
表面が露出するように開孔部１０を形成する。
【００１７】絶縁膜２１上、絶縁膜１９、２１に形成さ
れた開孔部１０側壁上及び開孔部１０内で露出している
バリアメタル層１８の表面上に２０／７０ｎｍ程度の厚
さを有するＴｉ／ＴｉＮバリアメタル層８を形成し、こ
れを下地層としてその上に膜厚約１０００ｎｍの第２ア
ルミニウム配線１１を形成する。このバリアメタル層８
及びバリアメタル層１８はアンチヒューズ素子の第２の
電極を構成している。第２アルミニウム配線１１を被覆
するように、ＳｉＯ2 絶縁膜２２を形成し、その上にＳ
ｉ3 Ｎ4 絶縁膜２３を形成して表面を安定化する。次い
で、図３乃至図７を参照して半導体装置（ＦＰＧＡ）の
製造方法を中心にした第３の実施例を説明する。図３乃
至図５は、製造工程断面図、図６は、その断面図であ
り、図２に示すテーパ状の開孔部を有する絶縁膜を備え
たＦＰＧＡを示している。図７は、ＦＰＧＡの論理回路
間に形成された配線間に配置されたアンチヒューズ（Ａ
Ｆ）素子の素子アレイを示している。図７に示すよう
に、ＡＦ素子３０は、配線２、１１間に形成され、必要
に応じてプログラム（破壊）されるようになっている。
図６では、アルミニウム配線２、１１の４つの接触点が
示され、その内の右側の２つの接触点にＡＦ素子３０を
配置している。
れた開孔部１０側壁上及び開孔部１０内で露出している
バリアメタル層１８の表面上に２０／７０ｎｍ程度の厚
さを有するＴｉ／ＴｉＮバリアメタル層８を形成し、こ
れを下地層としてその上に膜厚約１０００ｎｍの第２ア
ルミニウム配線１１を形成する。このバリアメタル層８
及びバリアメタル層１８はアンチヒューズ素子の第２の
電極を構成している。第２アルミニウム配線１１を被覆
するように、ＳｉＯ2 絶縁膜２２を形成し、その上にＳ
ｉ3 Ｎ4 絶縁膜２３を形成して表面を安定化する。次い
で、図３乃至図７を参照して半導体装置（ＦＰＧＡ）の
製造方法を中心にした第３の実施例を説明する。図３乃
至図５は、製造工程断面図、図６は、その断面図であ
り、図２に示すテーパ状の開孔部を有する絶縁膜を備え
たＦＰＧＡを示している。図７は、ＦＰＧＡの論理回路
間に形成された配線間に配置されたアンチヒューズ（Ａ
Ｆ）素子の素子アレイを示している。図７に示すよう
に、ＡＦ素子３０は、配線２、１１間に形成され、必要
に応じてプログラム（破壊）されるようになっている。
図６では、アルミニウム配線２、１１の４つの接触点が
示され、その内の右側の２つの接触点にＡＦ素子３０を
配置している。
【００１８】シリコン半導体基板１の表面には膜厚１０
００ｎｍ程度のＢＰＳＧ絶縁膜１５が形成されている。
半導体基板１のフィールド酸化膜が形成されている表面
と絶縁膜１５の間に形成されているポリシリコン配線や
他の絶縁膜の記載は省略している。この絶縁膜１５の上
にＴｉ／ＴｉＮを２０／７０ｎｍ程度スパッタリング
し、その上にアルミニウムを８００ｎｍ程度スパッタリ
ングし、その上にＴｉ／ＴｉＮを２０／７０ｎｍ程度ス
パッタリングする。その後、フォトレジスト（図示せ
ず）をマスクとして、これらの積層体をＲＩＥ（Ractiv
e Ion Etting）エッチングして下地層１６、第１アルミ
ニウム配線２、アンチヒューズ素子の第１の電極である
バリヤメタル層１７を形成する（図３）。次いで、膜厚
４００ｎｍ程度のＳｉＯ2 絶縁膜４を層間絶縁膜として
ＣＶＤにより形成する。これは、前述のようにＴＥＯＳ
膜、すなわち、有機オキシシラン（Ｓｉ( ＯＣ2 Ｈ5 ）
4 ）の熱分解により形成される。次いで、フォトレジス
トをマスクにしてアンチヒューズ素子の第１の電極１７
上の絶縁膜４をＲＩＥにより選択的にエッチングして開
孔部５を形成する。第１の電極１７は、Ｔｉ／ＴｉＮバ
リヤメタル層からなり、後工程の熱処理により発生する
アルミニウムのヒロックを防止する作用を有するので、
エッチングにより薄くならないようにする。したがっ
て、ＴＥＯＳ−ＳｉＯ2 とＴｉ／ＴｉＮの選択比が高い
条件でエッチングを行う。
００ｎｍ程度のＢＰＳＧ絶縁膜１５が形成されている。
半導体基板１のフィールド酸化膜が形成されている表面
と絶縁膜１５の間に形成されているポリシリコン配線や
他の絶縁膜の記載は省略している。この絶縁膜１５の上
にＴｉ／ＴｉＮを２０／７０ｎｍ程度スパッタリング
し、その上にアルミニウムを８００ｎｍ程度スパッタリ
ングし、その上にＴｉ／ＴｉＮを２０／７０ｎｍ程度ス
パッタリングする。その後、フォトレジスト（図示せ
ず）をマスクとして、これらの積層体をＲＩＥ（Ractiv
e Ion Etting）エッチングして下地層１６、第１アルミ
ニウム配線２、アンチヒューズ素子の第１の電極である
バリヤメタル層１７を形成する（図３）。次いで、膜厚
４００ｎｍ程度のＳｉＯ2 絶縁膜４を層間絶縁膜として
ＣＶＤにより形成する。これは、前述のようにＴＥＯＳ
膜、すなわち、有機オキシシラン（Ｓｉ( ＯＣ2 Ｈ5 ）
4 ）の熱分解により形成される。次いで、フォトレジス
トをマスクにしてアンチヒューズ素子の第１の電極１７
上の絶縁膜４をＲＩＥにより選択的にエッチングして開
孔部５を形成する。第１の電極１７は、Ｔｉ／ＴｉＮバ
リヤメタル層からなり、後工程の熱処理により発生する
アルミニウムのヒロックを防止する作用を有するので、
エッチングにより薄くならないようにする。したがっ
て、ＴＥＯＳ−ＳｉＯ2 とＴｉ／ＴｉＮの選択比が高い
条件でエッチングを行う。
【００１９】また、開孔部５にテーパが付くように条件
を選んでエッチングする。開孔部５底面の径を、例え
ば、０．８μｍにすると、開孔部５上部の口径を１〜２
μｍが適当である（図４）。次いで、半導体基板１上
に、例えば、プラズマＣＶＤによりシリコンと窒素の原
子組成比が１．２≧Ｎ／Ｓｉ≧０．６であるシリコン窒
化膜を２０ｎｍ程度堆積させ、その上に、ＴｉＮを１０
０ｎｍ程度スパッタリングする。ついでフォトレジスト
をマスクとして、ＲＩＥ又はＣＤＥ（Chemical DryEtch
ing）によりパターニングして、アンチヒューズ膜とし
てのシリコン窒化膜２０及び第２の電極としてのＴｉＮ
バリアメタル層１８をアンチヒューズ部に形成する。そ
の後、例えば、ＴＥＯＳ膜からなるＳｉＯ2 絶縁膜を堆
積し、エッチバック法などにより平坦化して、層間絶縁
膜２４を半導体基板１の全面に形成する（図５）。次い
で、フォトレジストをマスクとして、ＲＩＥなどで第２
の電極１８上の層間絶縁膜２４に開孔部３１を形成す
る。この後、アルミニウムを１００ｎｍほどスパッタリ
ングし、フォトレジストをマスクとしてパターニングし
て第２アルミニウム配線１１を形成する（図６）。その
後、前実施例の様に通常のパッシベーション工程を行っ
て第２アルミニウム配線を保護する。
を選んでエッチングする。開孔部５底面の径を、例え
ば、０．８μｍにすると、開孔部５上部の口径を１〜２
μｍが適当である（図４）。次いで、半導体基板１上
に、例えば、プラズマＣＶＤによりシリコンと窒素の原
子組成比が１．２≧Ｎ／Ｓｉ≧０．６であるシリコン窒
化膜を２０ｎｍ程度堆積させ、その上に、ＴｉＮを１０
０ｎｍ程度スパッタリングする。ついでフォトレジスト
をマスクとして、ＲＩＥ又はＣＤＥ（Chemical DryEtch
ing）によりパターニングして、アンチヒューズ膜とし
てのシリコン窒化膜２０及び第２の電極としてのＴｉＮ
バリアメタル層１８をアンチヒューズ部に形成する。そ
の後、例えば、ＴＥＯＳ膜からなるＳｉＯ2 絶縁膜を堆
積し、エッチバック法などにより平坦化して、層間絶縁
膜２４を半導体基板１の全面に形成する（図５）。次い
で、フォトレジストをマスクとして、ＲＩＥなどで第２
の電極１８上の層間絶縁膜２４に開孔部３１を形成す
る。この後、アルミニウムを１００ｎｍほどスパッタリ
ングし、フォトレジストをマスクとしてパターニングし
て第２アルミニウム配線１１を形成する（図６）。その
後、前実施例の様に通常のパッシベーション工程を行っ
て第２アルミニウム配線を保護する。
【００２０】次ぎに、図８を参照して第４の実施例を説
明する。図は、アンチヒューズ素子を含むＦＰＧＡの断
面図である。以上の実施例において、アンチヒューズ素
子はすべて上下の位置関係にある配線間の接触点に配置
されているが、この実施例では、半導体基板の同じ絶縁
膜の上に形成された２つの配線間に配置することもでき
る。アンチヒューズ素子を同一平面に形成される配線間
に配置し、これを破壊するには、かなり高いプログラム
電圧（破壊電圧）を必要とする。そこで、発明者等は、
先に、アンチヒューズ素子にフローティング電極を用い
ることを提案した（特願平５−１１２１９５号）。これ
は第１及び第２の電極を兼ねることができる第１の配線
と第２の配線との間に、アンチヒューズ膜を配置する共
に、第３の電極であるフローティング電極を介在させる
ことにより、プログラム電圧を所望の大きさに設定し、
非プログラム状態では低容量にするというものである。
シリコン半導体基板１上の絶縁膜１５に第１のアルミニ
ウム配線２５及び第２のアルミニウム配線２６を近接し
て配線する。そして、アルミニウム配線２５、２６のア
ンチヒューズ素子部の上にそれぞれＴｉ／ＴｉＮバリア
メタル層２７、２８を形成する。これは、第１及び第２
の電極であり、アルミニウム配線のヒロックを防止する
ことができる。
明する。図は、アンチヒューズ素子を含むＦＰＧＡの断
面図である。以上の実施例において、アンチヒューズ素
子はすべて上下の位置関係にある配線間の接触点に配置
されているが、この実施例では、半導体基板の同じ絶縁
膜の上に形成された２つの配線間に配置することもでき
る。アンチヒューズ素子を同一平面に形成される配線間
に配置し、これを破壊するには、かなり高いプログラム
電圧（破壊電圧）を必要とする。そこで、発明者等は、
先に、アンチヒューズ素子にフローティング電極を用い
ることを提案した（特願平５−１１２１９５号）。これ
は第１及び第２の電極を兼ねることができる第１の配線
と第２の配線との間に、アンチヒューズ膜を配置する共
に、第３の電極であるフローティング電極を介在させる
ことにより、プログラム電圧を所望の大きさに設定し、
非プログラム状態では低容量にするというものである。
シリコン半導体基板１上の絶縁膜１５に第１のアルミニ
ウム配線２５及び第２のアルミニウム配線２６を近接し
て配線する。そして、アルミニウム配線２５、２６のア
ンチヒューズ素子部の上にそれぞれＴｉ／ＴｉＮバリア
メタル層２７、２８を形成する。これは、第１及び第２
の電極であり、アルミニウム配線のヒロックを防止する
ことができる。
【００２１】プラズマＣＶＤ法を用いてシリコンと窒素
の原子組成比が１．２≧Ｎ／Ｓｉ≧０．６のシリコン窒
化膜２０を第１及び第２の電極２７、２８上及びこれら
電極間の絶縁膜１５上に形成する。さらにこのアンチヒ
ューズ膜２０の上にＡｌやＴｉなどの任意の材料を用い
る。アンチヒューズ素子の容量は、フローティング電極
によって、フローティング電極と第１の電極とによる容
量と、フローティング電極と第２の電極による容量の電
極に分割されるので、プログラム電圧及び容量の自由度
が増す。また、この実施例で用いる本発明のアンチヒュ
ーズ膜材料のシリコン窒化膜は、以下に述べるように、
比誘電率がアモルファスシリコンよりかなり低いのに化
学量論的なＳｉ3 Ｎ4 より破壊電圧は十分小さく、リー
ク電流も少ないので、この実施例でも理想的なアンチヒ
ューズ膜として利用できる。次ぎに、図９を参照して第
５の実施例を説明する。第１の実施例では、第１アルミ
ニウム配線２と第２アルミニウム配線１１とのコンタク
トにアンチヒューズ素子を介在させるが、これらの配線
のすべてのコンタクトにアンチヒューズ素子を介在させ
るのではない。この実施例では、左側のコンタクトがア
ンチヒューズ素子を非介在にしている。どのコンタクト
を形成するにも絶縁膜１９、２１に開孔部１０を形成す
る必要があるが、左側のコンタクトを形成する場合に、
第１アルミニウム配線２上のバリアメタル層１７は残っ
ている。
の原子組成比が１．２≧Ｎ／Ｓｉ≧０．６のシリコン窒
化膜２０を第１及び第２の電極２７、２８上及びこれら
電極間の絶縁膜１５上に形成する。さらにこのアンチヒ
ューズ膜２０の上にＡｌやＴｉなどの任意の材料を用い
る。アンチヒューズ素子の容量は、フローティング電極
によって、フローティング電極と第１の電極とによる容
量と、フローティング電極と第２の電極による容量の電
極に分割されるので、プログラム電圧及び容量の自由度
が増す。また、この実施例で用いる本発明のアンチヒュ
ーズ膜材料のシリコン窒化膜は、以下に述べるように、
比誘電率がアモルファスシリコンよりかなり低いのに化
学量論的なＳｉ3 Ｎ4 より破壊電圧は十分小さく、リー
ク電流も少ないので、この実施例でも理想的なアンチヒ
ューズ膜として利用できる。次ぎに、図９を参照して第
５の実施例を説明する。第１の実施例では、第１アルミ
ニウム配線２と第２アルミニウム配線１１とのコンタク
トにアンチヒューズ素子を介在させるが、これらの配線
のすべてのコンタクトにアンチヒューズ素子を介在させ
るのではない。この実施例では、左側のコンタクトがア
ンチヒューズ素子を非介在にしている。どのコンタクト
を形成するにも絶縁膜１９、２１に開孔部１０を形成す
る必要があるが、左側のコンタクトを形成する場合に、
第１アルミニウム配線２上のバリアメタル層１７は残っ
ている。
【００２２】このバリアメタルの存在は、配線抵抗の増
大を招くので、これを防ぐ必要がある場合には、アンチ
ヒューズ素子が介在しないコンタクトにおいてバリアメ
タルを取り除く必要がある。そのためには、第１アルミ
ニウム配線２上のバリアメタル層１７の材料には、アン
チヒューズ素子の電極であるバリアメタル層１８が有す
るエッチング速度より大きいエッチング速度の材料を選
択すれば良い。次ぎに、図１０乃至図１４を参照して本
発明の半導体装置に用いるアンチヒューズ素子のアンチ
ヒューズ膜材料の特性について説明する。図１０は、ア
ンチヒューズ膜材料であるプラズマＣＶＤを用いて形成
したシリコンと窒素の原子組成比が１．２≧Ｎ／Ｓｉ≧
０．６のシリコン窒化膜の原子組成比（Ｎ／Ｓｉ）の比
誘電率依存性を示す特性図であり、縦軸に比誘電率εs
、横軸にＮ／Ｓｉ比を示す。図１１は、前記シリコン
窒化膜の原子組成比（Ｎ／Ｓｉ）の抵抗率依存性を示す
特性図であり、縦軸に抵抗率（Ωｃｍ）、横軸にＮ／Ｓ
ｉ比を示す。図１２は、前記シリコン窒化膜の原子組成
比（Ｎ／Ｓｉ）の破壊電圧依存性を示す特性図であり、
縦軸にプログラム電圧（破壊電圧）の強さ（ＭＶ／ｃ
ｍ）、横軸にＮ／Ｓｉ比を示す。図１３は、前記シリコ
ン窒化膜の原子組成比の各電源電圧Ｖddを使用したとき
のアンチヒューズ膜厚の許容上限及び下限の依存性を示
す特性図であり、縦軸に膜厚（ｎｍ）横軸にＮ／Ｓｉ比
を示す。
大を招くので、これを防ぐ必要がある場合には、アンチ
ヒューズ素子が介在しないコンタクトにおいてバリアメ
タルを取り除く必要がある。そのためには、第１アルミ
ニウム配線２上のバリアメタル層１７の材料には、アン
チヒューズ素子の電極であるバリアメタル層１８が有す
るエッチング速度より大きいエッチング速度の材料を選
択すれば良い。次ぎに、図１０乃至図１４を参照して本
発明の半導体装置に用いるアンチヒューズ素子のアンチ
ヒューズ膜材料の特性について説明する。図１０は、ア
ンチヒューズ膜材料であるプラズマＣＶＤを用いて形成
したシリコンと窒素の原子組成比が１．２≧Ｎ／Ｓｉ≧
０．６のシリコン窒化膜の原子組成比（Ｎ／Ｓｉ）の比
誘電率依存性を示す特性図であり、縦軸に比誘電率εs
、横軸にＮ／Ｓｉ比を示す。図１１は、前記シリコン
窒化膜の原子組成比（Ｎ／Ｓｉ）の抵抗率依存性を示す
特性図であり、縦軸に抵抗率（Ωｃｍ）、横軸にＮ／Ｓ
ｉ比を示す。図１２は、前記シリコン窒化膜の原子組成
比（Ｎ／Ｓｉ）の破壊電圧依存性を示す特性図であり、
縦軸にプログラム電圧（破壊電圧）の強さ（ＭＶ／ｃ
ｍ）、横軸にＮ／Ｓｉ比を示す。図１３は、前記シリコ
ン窒化膜の原子組成比の各電源電圧Ｖddを使用したとき
のアンチヒューズ膜厚の許容上限及び下限の依存性を示
す特性図であり、縦軸に膜厚（ｎｍ）横軸にＮ／Ｓｉ比
を示す。
【００２３】アンチヒューズ素子に用いるアンチヒュー
ズ膜は、アンチヒューズ素子としての前述の特性（ａ）
〜（ｆ）を満足することが必要である。図７に示すよう
に半導体装置（ＦＰＧＡ）にアンチヒューズ素子を備え
る場合、素子を取り付ける配線２、１１には、通常、プ
ログラム用トランジスタ（図示せず）をそれぞれ接続す
る。これらトランジスタのゲート酸化膜厚は、同じチッ
プ内に形成される論理回路などを構成するセルトランジ
スタと同じである。そこで、アンチヒューズ素子の破壊
電界は、トランジスタのゲート酸化膜の破壊電界より低
く、且つ、バーイン試験などの品質保証試験時のテスト
電界より大きくする必要がある。ゲート酸化膜の破壊電
界は、約１０ＭＶ／ｃｍである。また、世代ごとの動作
電圧Ｖddに対して、ゲート酸化膜厚Ｔoxは、Ｖdd／Ｔox
（Ｅdd）が約３．３ＭＶ／ｃｍになるように通常スケー
リングされる。そして、前記テスト電圧は、１．５Ｖdd
である。従って、アンチヒューズ素子のプログラム時に
印加できるプログラム電圧Ｖppは、ほぼＶddの１．５〜
３倍が必要である。Ｖppにこの様な制限があるためにア
ンチヒューズ膜の膜厚も図１３のように制限されるが、
化学量論的なＳｉ3Ｎ4 よりは厚いアンチヒューズ膜を
用いることが可能である。また、リーク電流が大きすぎ
ることは、ＦＰＧＡの特性を劣化させる。
ズ膜は、アンチヒューズ素子としての前述の特性（ａ）
〜（ｆ）を満足することが必要である。図７に示すよう
に半導体装置（ＦＰＧＡ）にアンチヒューズ素子を備え
る場合、素子を取り付ける配線２、１１には、通常、プ
ログラム用トランジスタ（図示せず）をそれぞれ接続す
る。これらトランジスタのゲート酸化膜厚は、同じチッ
プ内に形成される論理回路などを構成するセルトランジ
スタと同じである。そこで、アンチヒューズ素子の破壊
電界は、トランジスタのゲート酸化膜の破壊電界より低
く、且つ、バーイン試験などの品質保証試験時のテスト
電界より大きくする必要がある。ゲート酸化膜の破壊電
界は、約１０ＭＶ／ｃｍである。また、世代ごとの動作
電圧Ｖddに対して、ゲート酸化膜厚Ｔoxは、Ｖdd／Ｔox
（Ｅdd）が約３．３ＭＶ／ｃｍになるように通常スケー
リングされる。そして、前記テスト電圧は、１．５Ｖdd
である。従って、アンチヒューズ素子のプログラム時に
印加できるプログラム電圧Ｖppは、ほぼＶddの１．５〜
３倍が必要である。Ｖppにこの様な制限があるためにア
ンチヒューズ膜の膜厚も図１３のように制限されるが、
化学量論的なＳｉ3Ｎ4 よりは厚いアンチヒューズ膜を
用いることが可能である。また、リーク電流が大きすぎ
ることは、ＦＰＧＡの特性を劣化させる。
【００２４】アンチヒューズ素子に起因する許容リーク
電流（Ｉleak）はＶddが５Ｖの世代で、１チップ当たり
１００Ｋ個のアンチヒューズ素子を実現し、次世代から
はスケーリング則にのっとり集積度が増すと考えると、
１０-11 Ａ／μｍ2 であり、許容容量は、約４ｆＦ／μ
ｍ2 である。図１４は、前記シリコン窒化膜の原子組成
比（Ｎ／Ｓｉ）のリーク電流及び容量依存性を示す特性
図であり、縦軸にリーク電流Ｉleak（Ａ／μｍ2 ）及び
容量（ｆＦ／μｍ2 ）、横軸にＮ／Ｓｉ比を示す。この
特性図によってＮ／Ｓｉ比の上限及び下限を説明する。
実線Ａは、アンチヒューズ膜厚の許容上限及び下限にお
けるリーク電流曲線であり、前述の様に許容リーク電流
を考慮すると、Ｎ／Ｓｉ比の下限は、０．６である。実
線Ｂは、アンチヒューズ膜厚の許容上限及び下限におけ
る容量曲線であり、前述の様に許容容量を考慮するとＮ
／Ｓｉ比の上限は、１．２である。図１０によれば、Ｎ
／Ｓｉ比が小さいと比誘電率が大きくなるが、アンチヒ
ューズ膜の膜厚は、Ｎ／Ｓｉ比が大きくなるにしたがっ
て小さくなるので、比誘電率が小さくなるにもかかわら
ず、容量が大きくなっていく。したがって、この上限を
越えることはできない。しかし比誘電率はＮ／Ｓｉ比の
この範囲で小さくなっているので、容量の増大を低く押
さえることができる。
電流（Ｉleak）はＶddが５Ｖの世代で、１チップ当たり
１００Ｋ個のアンチヒューズ素子を実現し、次世代から
はスケーリング則にのっとり集積度が増すと考えると、
１０-11 Ａ／μｍ2 であり、許容容量は、約４ｆＦ／μ
ｍ2 である。図１４は、前記シリコン窒化膜の原子組成
比（Ｎ／Ｓｉ）のリーク電流及び容量依存性を示す特性
図であり、縦軸にリーク電流Ｉleak（Ａ／μｍ2 ）及び
容量（ｆＦ／μｍ2 ）、横軸にＮ／Ｓｉ比を示す。この
特性図によってＮ／Ｓｉ比の上限及び下限を説明する。
実線Ａは、アンチヒューズ膜厚の許容上限及び下限にお
けるリーク電流曲線であり、前述の様に許容リーク電流
を考慮すると、Ｎ／Ｓｉ比の下限は、０．６である。実
線Ｂは、アンチヒューズ膜厚の許容上限及び下限におけ
る容量曲線であり、前述の様に許容容量を考慮するとＮ
／Ｓｉ比の上限は、１．２である。図１０によれば、Ｎ
／Ｓｉ比が小さいと比誘電率が大きくなるが、アンチヒ
ューズ膜の膜厚は、Ｎ／Ｓｉ比が大きくなるにしたがっ
て小さくなるので、比誘電率が小さくなるにもかかわら
ず、容量が大きくなっていく。したがって、この上限を
越えることはできない。しかし比誘電率はＮ／Ｓｉ比の
この範囲で小さくなっているので、容量の増大を低く押
さえることができる。
【００２５】以上の条件によりアンチヒューズ膜材料は
選択されるが、従来の材料として知られている代表的な
ものは、アモルファスシリコンと化学量論的な窒化シリ
コン（Ｓｉ3 Ｎ4 ）である。しかし、アモルファスシリ
コンは、破壊電界は低いが、抵抗率が小さく、且つ、比
誘電率が高いために、回路スピードが落ち、リーク電流
も大きくなる欠点を有している。また、化学量論的窒化
シリコンは、抵抗率も大きく、比誘電率も高いが、破壊
電界が大きいので、ＦＰＧＡ用アンチヒューズ素子とし
ては実用性に乏しい傾向にある。本発明の窒化シリコン
は、Ｎ／Ｓｉが０．６から１．２まで比誘電率がほぼ７
前後であり窒化シリコンに近い値を有しながら、抵抗率
が高く、破壊電界がアモルファスシリコンに近い低い値
から化学量論的窒化シリコンに近い高い値を備えている
ので、ＦＰＧＡ用アンチヒューズ素子としては、実用性
が高く選択性の高い材料が得られる。本発明に用いるア
ンチヒューズ素子の電極であるバリアメタル層の材料に
は、前述のＴｉＮやＴｉ／ＴｉＮの積層膜に限らず、Ｔ
ｉＳｉ、ＴｉＷ、Ｔｉ、ＷＳｉ、Ｍｏ、ＭｏＳｉ及びこ
れらの積層膜などを用いることができる。また、前記実
施例では、アルミニウム配線として、ポリシリコン配線
に接続する第１Ａｌ配線及びその上の第２Ａｌ配線とを
用い、それらの間にアンチヒューズ素子を介在させてい
るが、本発明は、多層配線の任意の配線を用いることが
できる。例えば、半導体装置に４層のアルミニウム配線
を用いる場合、第３層及び第４層のアルミニウム配線に
アンチヒューズ素子を取り付けることができる。さら
に、第１層と第３層のアルミニウム配線のように配線を
飛び越えてこの素子を取り付けることができる。
選択されるが、従来の材料として知られている代表的な
ものは、アモルファスシリコンと化学量論的な窒化シリ
コン（Ｓｉ3 Ｎ4 ）である。しかし、アモルファスシリ
コンは、破壊電界は低いが、抵抗率が小さく、且つ、比
誘電率が高いために、回路スピードが落ち、リーク電流
も大きくなる欠点を有している。また、化学量論的窒化
シリコンは、抵抗率も大きく、比誘電率も高いが、破壊
電界が大きいので、ＦＰＧＡ用アンチヒューズ素子とし
ては実用性に乏しい傾向にある。本発明の窒化シリコン
は、Ｎ／Ｓｉが０．６から１．２まで比誘電率がほぼ７
前後であり窒化シリコンに近い値を有しながら、抵抗率
が高く、破壊電界がアモルファスシリコンに近い低い値
から化学量論的窒化シリコンに近い高い値を備えている
ので、ＦＰＧＡ用アンチヒューズ素子としては、実用性
が高く選択性の高い材料が得られる。本発明に用いるア
ンチヒューズ素子の電極であるバリアメタル層の材料に
は、前述のＴｉＮやＴｉ／ＴｉＮの積層膜に限らず、Ｔ
ｉＳｉ、ＴｉＷ、Ｔｉ、ＷＳｉ、Ｍｏ、ＭｏＳｉ及びこ
れらの積層膜などを用いることができる。また、前記実
施例では、アルミニウム配線として、ポリシリコン配線
に接続する第１Ａｌ配線及びその上の第２Ａｌ配線とを
用い、それらの間にアンチヒューズ素子を介在させてい
るが、本発明は、多層配線の任意の配線を用いることが
できる。例えば、半導体装置に４層のアルミニウム配線
を用いる場合、第３層及び第４層のアルミニウム配線に
アンチヒューズ素子を取り付けることができる。さら
に、第１層と第３層のアルミニウム配線のように配線を
飛び越えてこの素子を取り付けることができる。
【００２６】
【発明の効果】本発明のアンチヒューズ膜に用いる窒化
シリコンは、比誘電率が窒化シリコンに近い値を有しな
がら、抵抗率が高く、破壊電界がアモルファスシリコン
に近い低い値から化学量論的窒化シリコンに近い高い値
を備えているので、ＦＰＧＡ用アンチヒューズ素子とし
ては、実用性が高く選択性の良い材料である。また、本
発明のアンチヒューズ素子は、電極にアルミニウムに対
するバリアメタルを用いているので、アルミニウム配線
のヒロック発生を未然に防いでいる。さらに、アルミニ
ウム配線間のアンチヒューズ膜が形成される層間絶縁膜
の開孔部をテーパ状に形成しているので、アンチヒュー
ズ膜の段切れがなく安定したアンチヒューズ素子が形成
される。
シリコンは、比誘電率が窒化シリコンに近い値を有しな
がら、抵抗率が高く、破壊電界がアモルファスシリコン
に近い低い値から化学量論的窒化シリコンに近い高い値
を備えているので、ＦＰＧＡ用アンチヒューズ素子とし
ては、実用性が高く選択性の良い材料である。また、本
発明のアンチヒューズ素子は、電極にアルミニウムに対
するバリアメタルを用いているので、アルミニウム配線
のヒロック発生を未然に防いでいる。さらに、アルミニ
ウム配線間のアンチヒューズ膜が形成される層間絶縁膜
の開孔部をテーパ状に形成しているので、アンチヒュー
ズ膜の段切れがなく安定したアンチヒューズ素子が形成
される。
【図１】本発明の第１の実施例の半導体装置の断面図。
【図２】第２の実施例の半導体装置の断面図。
【図３】第３の実施例の半導体装置の製造工程断面図。
【図４】第３の実施例の半導体装置の製造工程断面図。
【図５】第３の実施例の半導体装置の製造工程断面図。
【図６】第３の実施例の半導体装置の製造工程断面図。
【図７】本発明の半導体装置の模式配線図。
【図８】第４の実施例の半導体装置の断面図。
【図９】第５の実施例の半導体装置の断面図。
【図１０】本発明の半導体装置のアンチヒューズ膜の特
性図。
性図。
【図１１】本発明の半導体装置のアンチヒューズ膜の特
性図。
性図。
【図１２】本発明の半導体装置のアンチヒューズ膜の特
性図。
性図。
【図１３】本発明の半導体装置のアンチヒューズ膜の特
性図。
性図。
【図１４】本発明の半導体装置のアンチヒューズ膜の特
性図。
性図。
【図１５】従来の半導体装置の断面図。
１ 半導体基板 ２、１１、２５、２６ アルミニウム配線 ３、８、１６、１７、１８、２７、２８ バリアメタ
ル層 ４、９、１４、１５、１９、２１、２２、２３、２４
絶縁膜 ５、１０、３１ 開孔部 ６、２０ アンチヒューズ膜 ７ 導体層 １２ フィールド酸化膜 １３ ポリシリコン配線 ２９ フロ−ティング電極 ３０ アンチヒューズ素子
ル層 ４、９、１４、１５、１９、２１、２２、２３、２４
絶縁膜 ５、１０、３１ 開孔部 ６、２０ アンチヒューズ膜 ７ 導体層 １２ フィールド酸化膜 １３ ポリシリコン配線 ２９ フロ−ティング電極 ３０ アンチヒューズ素子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7376−4Ｍ Ｈ０１Ｌ 29/46 Ｒ (72)発明者 安田 浩朗 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (72)発明者 池田 直樹 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 (72)発明者 波磨 薫 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内
Claims (4)
- 【請求項１】 半導体基板と、 前記半導体基板上に形成された第１のアルミニウム配線
と、 前記第１のアルミニウム配線の上に形成され、この第１
のアルミニウム配線と電気的に接続された第１の電極
と、 前記半導体基板上に形成された第２のアルミニウム配線
と、 前記第２のアルミニウム配線の上に形成され、この第２
のアルミニウム配線と電気的に接続された第２の配線
と、前記第１及び第２の電極と接触しているアンチヒュ
ーズ膜とを備え、 前記第１及び第２の電極は、アルミニウムに対するバリ
アメタルからなり、前記アンチヒューズ膜は、シリコン
と窒素の原子組成比（Ｎ／Ｓｉ）が０．６から１．２の
間にある窒化シリコンを用いることを特徴とする半導体
装置。 - 【請求項２】 半導体基板と、 前記半導体基板上に形成された第１のアルミニウム配線
と、 前記第１のアルミニウム配線の上に形成され、この第１
のアルミニウム配線と電気的に接続された第１の電極
と、 前記半導体基板上に形成され、前記第１の電極及び第１
のアルミニウム配線を被覆する絶縁膜と、 前記絶縁膜上に形成され、前記第１の電極とは前記絶縁
膜に形成した開孔部を介して接触しているアンチヒュー
ズ膜と、 前記アンチヒューズ膜上に形成された単層もしくは複層
の第２の電極と、 前記半導体基板上に形成され、前記第２の電極と接触す
る第２のアルミニウム配線とを備え、 前記第１及び第２の電極は、アルミニウムに対するバリ
アメタルからなり、前記アンチヒューズ膜は、シリコン
と窒素の原子組成比（Ｎ／Ｓｉ）が０．６から１．２の
間にある窒化シリコンを用いることを特徴とする半導体
装置。 - 【請求項３】 半導体基板の主面上に第１のアルミニウ
ム配線を形成する工程と、 前記第１のアルミニウム配線の上に、この第１のアルミ
ニウム配線と電気的に接続された第１の電極を形成する
工程と、 前記半導体基板上に前記第１の電極及び第１のアルミニ
ウム配線を被覆するように絶縁膜を形成する工程と、 前記絶縁膜に開孔部を形成して前記第１の電極を部分的
に露出させる工程と、 前記絶縁膜上に前記第１の電極とは前記開孔部を介して
接触しているアンチヒューズ膜をプラズマＣＶＤにより
形成する工程と、 前記アンチヒューズ膜上に単層もしくは複層の第２の電
極を形成する工程と、 前記半導体基板上に前記第２の電極と接触する第２のア
ルミニウム配線を形成する工程とを備え、 前記第１及び第２の電極はアルミニウムに対するバリア
メタルからなり、前記アンチヒューズ膜はシリコンと窒
素の原子組成比（Ｎ／Ｓｉ）が０．６から１．２の間に
ある窒化シリコンを用いることを特徴とする半導体装置
の製造方法。 - 【請求項４】 前記開孔部の形状を下部径より上部口径
の方が広くなるようなテーパ状にする工程を有すること
を特徴とする請求項３に記載の半導体装置の製造方法。
Priority Applications (6)
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