KR100299340B1 - 앤티퓨즈구조체와그형성방법 - Google Patents

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Abstract

바람직한 실시예에 따르면, 종래 기술의 한계를 극복하고 반도체 디바이스를 개별화하기 위한 앤티퓨즈 구조체 및 방법이 제공된다. 바람직한 실시예의 앤티퓨즈는 두 전극 사이에 2층의 변형가능 절연체 코어를 포함한다. 변형가능 코어는 보통 비전도성이지만, 전극에 충분한 전압을 공급함으로써 전도성 재료로 변형될 수 있다. 2층 코어는 주입층과 유전체층을 포함하는 것이 바람직하다. 주입층은 실리콘 다량 함유 질화물 또는 실리콘 다량 함유 산화물과 같은 이상 재료를 포함하는 것이 바람직하다. 초기에, 주입층과 유전체층은 비전도성이다. 충분한 전압이 인가될 때 코어는 함께 녹아서 전도성으로 된다.

Description

앤티퓨즈 구조체와 그 형성 방법{ANTIFUSE STRUCTURE AND PROCESS}
본 발명은 전반적으로 반도체 회로 제조에 관한 것으로서, 보다 상세하게는 반도체 디바이스에서 앤티퓨즈(antifuses)에 관한 것이다.
현대 세계에서 전자 공학이 확산된 것은 상당 부분 집적 회로 반도체 디바이스에 힘입은 바 크다. 집적 반도체 디바이스는 광범위하게 상이한 응용을 위해 설계되고 사용된다. 이러한 이유로, 제조하는 동안 반도체 디바이스를 "개별화(personalize)"할 능력을 갖는 것이 종종 유리하다. 집적 디바이스를 개별화하는 것에는 구체적인 회로 요건에 부합하도록 집적 디바이스를 변경하는 것이 포함된다. 예를 들면, 여러 응용에서 디바이스를 사용할 수 있도록 디바이스의 입출력 구조를 변경하는 것을 포함한다.
종종, 연관된 회로의 요건에 대해 디바이스에서 각각의 작은 변경을 위해 상이한 마스크를 갖는 별도의 제조 라인을 만드는 것이 비용면에서 효과적이지 않은경우가 있다. 이러한 이유로, 디바이스를 개별화하는 데 즉, 특정한 필요에 부합하도록 디바이스를 특정하게 변경하는데 특정의 기술을 사용한다. 몇몇 기술은 특정한 필요에 대해 디바이스를 커스텀화(customize)하기 위해 퓨즈(fuses)를 사용한다. 그러한 디바이스를 개별화하기 위하여, 사용가능한 퓨즈중 일부를 레이저 혹은 다른 수단에 의해 끊어서, 디바이스 및 관련 회로에 대한 원하는 변화를 가한다.
불행히도, 디바이스 개별화를 위해 퓨즈 링크를 사용하는 것은 본질적인 한계를 안고 있다. 보다 상세히 말하자면, 퓨즈 링크를 끊어서 개방(open) 상태로 하거나 폐쇄(closed) 상태로 그대로 두는 것만이 가능하며 이미 개방된 링크를 폐쇄시키는 데 사용될 수는 없다. 이미 개방된 접속이 폐쇄되도록 개별화하기 위해서는 "앤티퓨즈(antifuse)"를 사용할 필요가 있다. 앤티퓨즈는 최초에 제조될 때 개방 회로인 구조체이다. 앤티퓨즈가 "녹으면(fused)" 개방 회로는 폐쇄되고 앤티퓨즈를 가로질러 전도가 가능해 진다. 따라서, 앤티퓨즈는 퓨즈와 반대 기능을 수행하는데 사용된다.
전형적으로, 앤티퓨즈는 앤티퓨즈 구조체 사이에 "퓨징 전압(fusing voltage)"이라고 하는 충분한 전압을 인가함으로써 녹는다. 이 전압은 전류가 흐르게 하고 구조체가 함께 녹도록 하며 그 결과 영구적인 전기 접속이 이루어진다.
종래 기술의 앤티퓨즈 기술은 몇가지 단점을 가지고 있다. 예를 들면, 많은 종래 기술의 앤티퓨즈는 전극으로서 특정 유형의 금속이 사용될 것을 필요로 한다.이러한 금속은 보통의 제조 기술과 항상 호환성이 있지는 않다. 예를 들면, 몇몇종래 기술의 디바이스는 투명 전극을 필요로 하며, 따라서 불투명한 알루미늄 또는 폴리실리콘으로 구성된 전극은 사용할 수 없다. 또한, 이러한 앤티퓨즈 구조는 일반적으로 앤티퓨즈를 녹이는데 12-15 볼트를 필요로 한다. 그러한 전압을 앤티퓨즈에 인가하면, 다른 회로 소자에 대해 손상을 유발할 수 있고 따라서 이러한 앤티퓨즈는 보통 3.3 볼트 또는 2.5 볼트에서 동작하는 저전압 반도체 디바이스와 호환성이 없을 수 있다. 또한, 이러한 구조체는 반도체 디바이스 밀도가 증가함에 따라 필요로 하는 만큼의 상당히 작은 크기로 축소하기가 어려울 것이다.
따라서, 반도체 디바이스 개별화를 위한 개선된 구조와 방법을 제공할 필요가 있었다. 특히, 더 낮은 퓨징 전압으로 녹을 수 있고 더 작은 디바이스 크기로 축소될 수 있으며 다양한 전극을 사용하여 동작할 수 있는 개선된 앤티퓨즈 구조와 방법에 대한 필요가 있었다.
본 발명에 따르면, 종래 기술의 한계를 극복하고 반도체 디바이스를 개별화 하기 위한 앤티퓨즈 구조체와 방법이 제공된다. 바람직한 실시예의 앤티퓨즈는 두 전극 사이에 변형가능(可變形性) 2층 절연체 코어를 포함한다. 변형가능 코어는 통상 비전도성이지만 전극에 충분한 전압을 공급함으로써 전도성 재료로 변형될 수 있다. 2층 코어는 바람직하게는 주입층(injector layer) 및 유전체 층(dielectric layer)을 포함한다. 주입층은 실리콘 다량 함유 질화물(silicon rich nitride)(SRN) 또는 실리콘 다량 함유 산화물(silicon rich oxide)과 같은 이상(two phase) 재료를 포함하는 것이 바람직하다. 초기에, 주입층(injector layer)과 유전체층은 비전도성이다. 충분한 퓨징 전압이 인가될 때 코어는 함께녹아서 전도성으로 된다.
본 발명은 다양한 용도에 적용가능한 장점을 갖는다. 특히, 전극은 적절한 전도성의 어떠한 재료(즉, 텅스텐, 티타늄, 폴리실리콘, 알루미늄, 도핑된 실리콘)도 포함할 수 있다. 어떠한 전도성 재료도 사용할 수 있는 능력으로 인해 바람직한 실시예의 앤티퓨즈를 다양한 응용을 위해 다양한 디바이스에서 사용할 수 있게 된다.
더 나가, 바람직한 실시예는 상당히 스케일 가능(scalable)하다. 바람직한 실시예는 더 작은 치수와 더 낮은 동작 및 퓨징 전압으로 스케일될 수 있다. 따라서 미래의 저전압 기술에서 사용할 수 있게 된다.
본 발명의 상기 및 다른 특징과 장점은 첨부 도면에서 설명된 바와 같이, 본 발명의 바람직한 실시예에 대한 다음의 좀더 상세한 설명에 의해 명백해질 것이다.
도 1은 바람직한 실시예에 따른 앤티퓨즈 구조체(antifuse structure)의 측단면도이다.
도 2는 표준 상호 접속 스터드(standard interconnect stud)의 측단면도이다.
도 3은 상호 접속 스터드에 집적된 바람직한 실시예의 앤티퓨즈 구조체에 대한 측단면도이다.
도 4는 국부 상호 접속부와 FET 사이에 집적된 바람직한 실시의 앤티퓨즈 구조체에 대한 측단면도이다.
도 5는 국부 상호 접속부와 FET 사이에 집적된 바람직한 실시예의 앤티퓨즈 구조체에 대한 측단면도이다.
도 6은 실리콘 다량 함유 산화물(silicon rich oxide)(SRO)과 실리콘 다량 함유 질화물(silicon rich nitride)(SRN)의 피상 유전율(apparent dielectric constant)을 굴절률의 함수로서 그린 그래프이다.
도 7은 단일 주입물 구조체(injector structure)에 대한 평균 브레이크다운 강도를 굴절률의 함수로서 그린 그래프이다.
도면의 주요 부분에 대한 부호의 설명
100 : 앤티퓨즈 102, 104 : 전극
106 : 주입층 108 : 유전체층
본 발명의 바람직한 전형적인 실시예는 유사한 표시가 유사한 소자를 나타내는 첨부된 도면과 함께 아래에서 설명될 것이다.
본 발명의 바람직한 실시예는 디바이스 개별화를 위한 개선된 방법을 제공한다. 특히, 개선된 앤티퓨즈 구조체와 방법이 제공된다. 앤티퓨즈는 퓨즈와 반대 기능을 하는 디바이스이다. 충분한 전압이 앤티퓨즈 구조에 인가될 때 구조는 영구히 단락되어 전기 접속이 이루어진다. 앤티퓨즈는 필드 프로그래머블 게이트 어레이(Field Programmable Gate Arrays)(FPGAs)를 포함한 다양한 응용에서 사용된다.
본 발명의 바람직한 실시예는 전극 사이의 2층 코어를 앤티퓨즈 구조로서 사용한다. 도 1로 돌아가서, 바람직한 실시예에 따른 앤티퓨즈(100)를 개략적으로 설명한다. 앤티퓨즈(100)는 주입층(106)과 유전체층(108)에 의해 분리된 두 전극(102, 104)을 포함한다. 전극(102, 104)은 적절한 전도성의 어떠한 재료(즉, 텅스텐, 티타늄, 폴리실리콘, 알루미늄, 도핑된 실리콘)도 포함할 수 있다. 어떠한 전도성 재료도 사용하는 능력으로 인해 앤티퓨즈(100)가 많은 상이한 응용을 위해 다양한 디바이스에서 사용될 수 있다.
주입층(106)과 유전체층(108)은 "변형가능 절연체"로서 기능하는 2층 코어를 포함하는데, "변형가능 절연체"란 말은 코어가 정상 상태로는 비전도성 재료이지만 전도성 재료로 변형될 수 있어서 두 전극(102, 104)이 함께 영구히 전기적으로 접속된다는 의미이다. 앤티퓨즈 구조체는 좀 더 신뢰할 수 있는 디바이스를 제공하며, 종래 기술의 앤티퓨즈 디바이스보다 더 적은 처리 단계를 필요로 한다.
유전체층(108)은 바람직하게는 실리콘 이산화물(SiO2) 또는 실리콘 질화물(Si3N4)과 같은 유전성 재료를 포함한다. 아래에 설명되는 바와 같이, 유전체층(108)의 바람직한 두께는 앤티퓨즈(100)의 원하는 퓨징 전압(즉, 앤티퓨즈(100)를 녹이는데 필요한 전압)에 의해 결정된다.
주입층(106)은 전하의 소스를 주입물/유전체 계면에 제공하여, 아래에 더 설명하는 바와 같이 앤티퓨즈의 동작을 용이하게 한다. 주입층(106)은 바람직하게는실리콘 다량 함유 질화물(SRN) 또는 실리콘 다량 함유 산화물(SRO)과 같은 실리콘 다량 함유 유전체를 포함하지만, 사전 결정된 낮은 전계 강도에서 캐리어를 유전체층(108)에 주입하는 다른 적절한 재료를 포함할 수도 있다. SRN과 SRO는 이상(二相)재료로서, 하나의 상은 순수 실리콘을 포함하고, 다른 상은 실리콘 질화물(Si3N4) 또는 실리콘 이산화물(SiO2)을 포함한다. 따라서, SRN과 SRO는 실리콘이 전체에 분산된 실리콘 질화물(Si3N4) 또는 실리콘 이산화물(SiO2)을 각각 포함한다. 분산된 실리콘은 SRN 또는 SRO 전체에 걸쳐서 (3차원으로) 균일하게 그리고 제어할 수 있게 분포하는 것이 바람직하다.
SRN과 SRO는 독특한 전기적 특성을 나타낸다. 특히, 적절히 분산된 실리콘을 갖는 SRN과 SRO는 비교적 낮은 전계 강도(E>10-9A/V-cm)에서 매우 전도성이 있다. 또한, 그러한 재료는 낮은 전계 강도에서 거의 저항과 같은(ohmic) 전류-전압 특성을 나타낸다. 또한, 그러한 층의 AC 커패시턴스는 매우 높아서, 금속 특성에 근접한다. 전기적 전위가 전극(102, 104)에 인가될 때, 이러한 특성으로 인해 전위중 작은 부분이 주입층(106)에서 강하되고 더 큰 부분이 유전체층(108)에서 강하된다.
바람직한 실시예에서, 주입층(106)과 유전체층(108)은 앤티퓨즈(100)의 코어를 구성하는 변형가능 절연체를 형성한다. 충분한 전압이 (전극(102, 104)에서) 주입층(106)과 유전체층(108)간에 인가될 때 앤티퓨즈가 녹을 것이다(즉, 변형가능 절연체가 도체가 된다). 앤티퓨즈(100)가 녹은 후, 전극(102)과 전극(104) 사이의접속은 영구적인 저저항 접속이 된다.
특히, 충분한 전압이 전극(102, 104)에 인가될 때, 주입층(106)내에 분산된 실리콘에 거의 즉시 전하가 분산한다. 주입층(106)은 그런 다음 주입물/유전체 계면에서의 전하 소스로 되어, 이 전하를 유전체층(108)에 주입한다. 이는 순간적으로 매우 높고 균일한 플럭스의 전하가 주입층(106)으로부터 유전체층(108)으로 흐르게 한다. 이는 매우 균일한 방식으로 전도도를 증가시키고 유전체층(108)의 브레이크다운(breakdown) 전압을 낮춘다. 유전체층(108)의 브레이크다운 전압이 충분한 양만큼 낮추어질 때 앤티퓨즈(100)가 녹는다. 일단 녹으면, 최소 전압만 인가되어도 전류가 주입층(106)/유전체층(108) 복합 구조를 통하여 흐르게 된다.
바람직한 실시예에서 유전체층(108)의 균일한 브레이크다운으로 인해 사전결정된 퓨징 전압에서 앤티퓨즈(100)가 예측 가능하게 그리고 신뢰할 수 있게 설계될 수 있다. 주입층(106) 재료와 유전체층(108)에 대해 적절한 파라미터를 선택함으로써 앤티퓨즈(100)의 퓨징 전압을 정확하게 선택할 수 있다. 또한, 앤티퓨즈(100)는 종래 기술의 앤티퓨즈 디바이스가 허용하는 것보다 훨씬 낮은 퓨징 전압을 갖도록 설계될 수 있다.
주입층(106)/유전체층(108) 코어의 독특한 특성은 바람직한 실시예의 앤티퓨즈의 동작을 용이하게 한다. 특히, 주입층(106)/절연체층(108) 복합 구조는 대응 유전체층에 대해 필요한 전계의 대략 1/2에서 증강된 전자 터널링(enhanced electron tunneling)을 나타낸다. 예를 들면, SRO와 SRN의 경우, 복합 주입물/유전체층에서의 전하 이동이 주입물/유전체 계면에서 균일하게 분포된 실리콘섬(islands) 사이에서의 직접 터널링에 의해 발생되는 것으로 생각된다. 이러한 실리콘 섬은 증강된 전하 주입 센터로서 작용하여, 에너지 장벽을 낮추고 유전체간의 컨덕턴스 균일성을 향상시킨다. 그 결과 낮은 평균 전계 강도에서 복합체가 균일하고 예측가능하도록 브레이크다운된다. 바람직한 실시예에서는 이와 같이 예측가능한 낮은 평균 전계 강도 브레이크다운을 사용하여, 저전압에서 녹는 신뢰할 수 있는 앤티퓨즈의 동작을 용이하게 한다. 이와 대조적으로, 종래 기술에서의 앤티퓨즈 구조체는 대체로 국부적이고 기하학적으로 민감한(geometry sensitive)(전극에 대해 민감(electrode sensitive)할 뿐만 아니라) 브레이크다운을 나타내며 따라서 신뢰할 수 있고 유연한(flexible) 앤티퓨즈 구조체를 만드는데 적합하지 않다.
주입층(106)의 한가지 중요한 특성은 재료의 굴절률이다. 재료의 굴절률은 진공에서 전자기파의 속도 대 재료에서의 속도의 비로서 정해진다. 이와 같이, 굴절률은 재료의 광학 밀도의 척도이다. 굴절률은 산화물 및 질화물과 같은 절연체를 특징지우고 이들 재료의 두께를 측정하는 데 널리 사용되어 왔다.
주입물 재료의 굴절률은 주입물 재료의 물리적 조성과 화학적 성질의 척도를 제공한다. 특히, 굴절률은 실리콘 입자의 양과, 실리콘 입자가 산화물 또는 질화물 본체에서 어떻게 분포되는가에 비례한다. 따라서 굴절률은 제조하는 동안 SRO와 SRN 막의 제어를 용이하게 하고 그 이상 내용을 진행시키는데 사용될 수 있으며, 이렇게 함으로써 이러한 막의 독특한 특성을 나타나게 할 수 있다.
도 6을 참조하면, SRO와 SRN 막의 피상(apparent) 유전율을 굴절률의 함수로서 그린 그래프가 도시되어 있다. 이러한 특성은 주입층 막을 형성하는데 사용된 공정에 따라 달라진다. 특히, 그래프는 화학적 증착에 의해 형성된 SRO(CVD-SRO) 및 플라즈마 증강 화학적 증착에 의해 형성된 SRO(PECVD-SRO)의 피상 유전율을 도시한 것이다. 마찬가지로, SRN은 저압 화학적 증착을 사용하여 형성된다(LPCVD-SRN). 도 6의 굴절률 측정은 589.3 nm의 파장을 갖는 표준 나트륨 광원을 사용하여 이루어진다.
피상 유전율은 이러한 막의 고주파 전기 유전율을 나타낸다. SRO와 SRN의 경우, 굴절률이 증가됨에 따라 피상 유전율이 증가한다. 비교하면, 반도체 재료인 실리콘의 유전율은 약 12이다. 마찬가지로, 실리콘 이산화물의 유전율은 약 3.89이다.
그래프는 굴절률이 증가함에 따라 피상 유전율이 증가하고 실리콘의 피상 유전율보다 훨씬 더 커질 수 있음을 보이고 있다. 특히, LPCVD-SRN의 굴절률이 약 2.5보다 더 클 때, CVD-SRO의 굴절률이 약 1.8보다 더 클 때, 그리고 PECVD-SRO의 굴절률이 약 2.8보다 더 클 때 각각의 유전율은 실리콘의 유전율보다 더 크다.
재료의 유전율은 얼마나 많은 전압이 재료에서 유지될 수 있는가에 비례한다. 유전율이 더 클수록 유지될 수 있는 전압은 더 낮다. 금속은 따라서 거의 무한 유전율을 갖는다(즉, 금속 양단간에 거의 전압이 유지될 수 없고 그 대신 전압은 금속을 통하여 균일하게 분배될 것이다). 따라서, 주입물 재료층의 굴절률이 증가함에 따라 점점 더 낮은 전압이 유지될 수 있고, 전하가 재료를 통하여 이동하는 데 더 낮은 전압이 필요할 것이다.
SRN 또는 SRO가 충분한 피상 유전율을 가질 때 SRN 또는 SRO는 주입층(106)에 대한 주입물 재료로서 기능할 것이다. 바람직한 실시예에서 피상 유전율은 실리콘의 유전율보다 더 크다. 가장 바람직한 실시예에서, 주입층(106)의 피상 유전율은 주입층(106)이 CVD-SRO를 포함할 때 14-25이고, PECVD-SRO를 포함할 때 14-20이며, LPCVD-SRN을 포함할 때 14-20이다.
피상 유전율이 높으므로, 주입물 재료는 그 양단간에 비교적 낮은 전압을 유지한다. 따라서, AC 또는 펄스 전압이 도 1의 도체(102, 104) 사이에 인가될 때 대부분의 전압은 유전체층(108)사이에서 순간적으로 강하될 것이다. 그 결과 유전체층(108)을 통해 높고 균일한 전하 영향력이 발생하고, 이에 따라 앤티퓨즈 구조체의 균일한 브레이크다운이 일어난다. 또한, 대부분의 전압이 유전체층(108)사이에서 강하되기 때문에 앤티퓨즈 구조체의 브레이크다운 전압은 유전체층 두께만을 봉합함으로써 쉽게 봉합될 수 있다.
도 7에서 보면, 복합 주입물/유전체 구조체의 평균 브레이크다운 강도 대 주입물 재료의 굴절률에 대한 그래프가 도시된다. 특히, 그래프는 단일 주입물 구조체에 대한 것이다(즉, 주입층은 유전체층의 한 측면 상에만 형성된다). 브레이크다운 강도는 앤티퓨즈가 함께 녹을 정도로 유전체층이 브레이크다운되도록 하기 위해 복합 주입층/유전체층에 인가되어야 하는 전압의 양으로서, 매 cm당 메가볼트의 단위로 측정된다. 그래프에 의하면, 주입물 재료의 굴절률이 증가함에 따라 복합 구조체의 브레이크다운 강도가 감소되는 것으로 되어 있다. 예를 들면, CVD-SRN에 대해 약 2.7, 또는 PECVD-SRO에 대해 약 3.2의 굴절률을 가질 경우, 주입물 재료/유전성 재료 스택(stack)은 약 5MV/cm의 평균 브레이크다운 강도를 갖는다. 마찬가지로, SRN에 대해 약 2.4, 또는 SRO에 대해 약 2.85의 굴절률을 가질 경우, 주입물 재료/유전성 재료 스택은 약 6.5MV/cm의 평균 브레이크다운 강도를 갖는다.
주입물 재료의 원하는 굴절률은 증착 기간동안 주입물 막의 처리 조건을 조절함으로써 얻어질 수 있다. 예를 들면, 3.2의 굴절률과 2.0의 피상 유전율을 갖는 PECVD-SRO 주입물 막을 형성하기 위해서는, 실란 반응물(reactants silane)(SiH4)과 일산화질소(N2O)를 1:1 플로우 비율(flow ratio)로 사용하고, 아르곤(Ar) 백그라운드 기체에서, 350℃의 온도에서, 0.6 토르 압력에서, 13.56MHz에서 12.5와트의 RF 전력으로 PECVD 처리를 행하여, 이어서 급속한 열적 어닐(anneal)(선택적)을 사용하여, SRO 주입물을 형성한다. 이러한 처리가 저온 처리이기 때문에 알루미늄과 같은 전형적인 상호 접속 재료가 녹는 것을 피하기 위해 온도가 더 낮게 유지되는 백 엔드 오브 라인(back end of line)(BEOL) 처리용으로 바람직하다.
다른 예로서, 2.7의 굴절률 및 14.2의 피상 유전율을 갖는 SRN 주입물 막을 형성하기 위하여 LPCVD 처리가 사용되어, 질소(N2) 백그라운드 기체에서, 770℃ 온도에서, 0.25 토르 압력에서, 110 SCCM 플로우에서, 17Å/분의 증착 속도로 디클로로실란 반응물(dichlorosilane)(SiH2Cl2)과 암모니아(NH3)를 20:1의 플로우 비율로 사용하고, 이어서 1000℃에서 30분간 어닐을 사용하여, SRN 주입층을 형성한다. 이 처리가 높은 온도를 필요로 하기 때문에 이는 (알루미늄 등의 저 융점 재료가디바이스 내에 없는) 프론트 엔드 오브 라인(Front End of Line)(FEOL) 처리용으로만 바람직하다.
또다른 예로서, 2.0의 굴절률과 18의 피상 유전율을 갖는 SRO 주입물 막을 형성하기 위하여, 일산화 질소 반응물(N2O)과 실란(SiH4)을 3:1의 플로우 비율로 사용하고, 질소 백그라운드 기체에서, 1ATM 압력에서 700℃의 온도에서, 고온 CVD 처리가 사용되고, 이어서 N2에서 1000℃에서 30분 동안 어닐에 의해 SRO 주입층을 형성한다.
그러한 처리에 관한 또다른 정보를 위해, 에이. 브하타차르야(A. Bhattacharyya) 등에 의한 Physical and Electrical Characteristics of LPCVD Silicon Rich Nitride, The Electrochemical Society, Volume 84-2, Oct. 11, 1984 for SRN process와 디. 제이. 디마리아(D. J. Dimaria) 등에 의한 A study of the electrical and luminescence characteristics of a novel Si-based thin film electroluminescent device, J. Appl. Phys. 54(8) August, 1983 for SRO Processes와, 디. 제이. 디마리아와 디. 더블류. 동(D. W. Dong)에 의한 High Current Injection into SiO2from silicon rich SiO2and Experimental Applications, J. Appl. Phys. 51(5) May, 1980을 참조하자.
본 발명의 바람직한 실시예에 따라 특정 앤티퓨즈의 퓨징 전압은 유전체층(108)의 두께, 주입층(106)의 두께, 그리고 주입물 재료 굴절률에 의해 결정된다. 도 6과 7에서 도시된 바와 같이, 주입물 재료 굴절률을 조절함으로써 피상 유전율과 평균 브레이크다운 강도를 조절한다. 특정 주입물/유전체 조성에 대한 퓨징 전압 VFV는 다음 수학식 1로 주어진다.
여기서, EBD는 앤티퓨즈 구조체(도 7)의 복합 주입물과 유전성 재료의 평균 브레이크다운 강도이고, dINJ는 주입층 두께이며, dOX는 유전체층 두께이며, XOX는 유전체층 재료의 유전율(예를 들면, SiO2의 경우 3.78 또는 Si3N4의 경우 8.9)이며, XINJ는 주입물 재료(도 6)의 피상 유전율이다.
따라서, 퓨징 전압은 유전체층(108)의 두께(dOX)를 감소시키거나 또는 주입물 재료의 굴절률을 증가시켜서 주입물 재료 피상 유전율(XINJ)을 증가시키고(도 6을 참조) 복합 재료의 평균 브레이크다운 강도(EBD)를 감소시킴으로써(도 7을 참조) 낮추어질 수 있다.
앤티퓨즈를 설계함에 있어서, 일반적으로 공정 단순화와 제어를 위해 주입물 재료 굴절률과 주입층(106)의 두께가 일정하게 유지되는 것이 바람직하다. 그러나, 몇몇 환경에서, 특정 응용에서는 특정 퓨징 전압을 달성하기 위하여 주입층에 있어서의 변경을 필요로 하는 경우도 있다.
따라서, 적절한 유전체층(108) 두께와 적절한 굴절률을 갖는 주입층(106)을선택함으로써 앤티퓨즈는 특정 퓨징 전압으로 형성될 수 있다. 예를 들면, 10 볼트의 퓨징 전압을 갖는 앤티퓨즈를 형성하기 위하여, 100Å의 SiO2유전성 재료가 약 3.2의 굴절률을 갖는 375Å SRO 주입층과 쌍을 이룬다. 마찬가지로, 동일한 퓨징 전압이 2.7의 굴절률을 갖는 375Å SRN 주입물과 쌍을 이룬 100Å의 SiO2에 의해 얻어질 수 있다.
5 볼트의 퓨징 전압을 갖는 앤티퓨즈를 형성하기 위하여, 60Å의 SiO2가 약 3.2의 굴절률을 갖는 150Å의 PECVD-SRO 주입층과 쌍을 이룬다. 마찬가지로 동일한 퓨징 전압이 2.7의 굴절률을 갖는 150Å의 LPCVD-SRN 주입층과 쌍을 이룬 50Å의 SiO2에 의해 얻어질 수 있다.
따라서, 유전체층의 두께와 주입층의 굴절률을 조정함으로써, 디바이스 크기 및 동작 전압의 감소에 따라 바람직한 실시예의 앤티퓨즈가 스케일링될 수 있다. 대부분의 응용에서, 퓨징 전압은 디바이스의 전원 전압의 두배인 것이 바람직하다. 이렇게 하면 비교적 낮은 전압에서 퓨징이 일어나지만, 동작 기간동안 원하지 않는 퓨징의 가능성은 배제된다. 따라서, 기술이 발달하고 전원 전압이 감소함에 따라, 바람직한 실시예가 쉽게 스케일링될 수 있다. 역으로, 종래 기술의 앤티퓨즈에서는 낮은 퓨징 전압에 대해 이와 같은 스케일링이 불가능하다.
바람직한 실시예의 앤티퓨즈는 백 엔드 오브 라인(BEOL) 처리 방식의 일부로서 텅스텐 스터드 기술에 통합될 수 있다. 텅스텐 스터드는 금속층(1)과 같은 접속 라인을 금속층(2)에 접속시키는데 일반적으로 사용되는 상호 접속 기술의 한 예이다. 잠시 도 2를 참조하면, 일반적인 텅스텐 스터드 상호 접속 방식이 설명된다. 제 1 금속층(204)을 제 2 금속층(206)에 접속하는데 텅스텐 스터드(202)가 사용된다. 제 1 금속층(204)은 티타늄(Ti)층(208)과 티타늄 질화물(TiN)층(210)을 포함한다. 텅스텐 스터드는 텅스텐층(212)과 질화 티타늄층(214)과 함께 비아(via)에 형성된다. 제 2 금속층(204)은 그 밑면에 티타늄층(216)을 포함한다.
도 3을 참조하면, 바람직한 실시예에 따라 앤티퓨즈를 녹이기에 충분한 전압을 인가함으로써 텅스텐 스터드(302), 제 1 금속층(304), 제 2 금속층(306) 사이의 접속이 선택적으로 이루어질 수 있도록 텅스텐 스터드 상호 접속 방식이 수정되었다. 이 실시예에서, 유전체층(330)과 주입층(332)이 텅스텐 스터드(302)와 제 2 금속층(306) 사이에 형성되었다. 이러한 방식으로, 두 금속층(304, 306)은 제조될 때 전기적으로 접속되지 않으나, 앤티퓨즈를 녹이기에 충분한 전압을 인가함으로써 접속될 수 있다.
이 경우에도, 유전체층(330)은 되도록 실리콘 이산화물(SiO2) 또는 실리콘 질화물(Si3N4)과 같은 유전성 재료를 포함하는 것이 바람직하다. 마찬가지로, 주입층(332)은 실리콘 다량 함유 질화물(SRN) 또는 실리콘 다량 함유 산화물(SRO)을 포함하는 것이 바람직하다. 유전체층과 주입층의 두께는 원하는 퓨징 전압에 따라 달라질 것이다.
도 3에 도시된 앤티퓨즈를 제조하는 방법은 먼저 제 1 금속층(304)(전형적으로 티타늄층 및 질화 티타늄층을 위에 구비하는 AlCu)을 증착하고 패터닝하는 단계를 포함한다. 그런 다음 제 1 금속층 위에 절연체 재료를 증착하고, 텅스텐 스터드가 형성된 비아를 절연체 재료에 형성한다. 전형적으로 티타늄 및 티타늄 질화물인 라이너(liner)가 비아내에 증착되고 이어서 텅스텐이 증착된다. 상단면은 화학 기계적 연마(polish)(CMP)로 평탄화한다. 이로써 티타늄층(312) 및 티타늄 질화물층(314)을 갖춘 텅스텐 상호 접속 스터드(302)가 완전히 형성된다.
앞선 단계는 모두 상호 접속 스터드를 형성하는 데 사용되는 전형적인 공정의 일부이다. 따라서, 이 시점에서는 바람직한 실시예에 따라 앤티퓨즈로서 사용될 상호 접속부를 위해 필요한 처리 혹은 결과 구조와, 표준 상호 접속부를 위해 필요한 처리 혹은 결과 구조에서의 차이가 없다.
다음 단계는 주입층(330)을 증착하는 것이다. 이는 예를 들면, 실리콘 다량 함유 질화물의 저온 플라즈마 증착을 행함으로써 이루어진다. 예를 들면, .30/1의 플로우 속도의 SiH4/NH3을 사용하고 약 1.5/1의 Si/N 비율에 의해, 3.0 +/- 0.3의 굴절률을 갖는 SRN층을 생성한다.
다음으로, SRN층을 N2환경 하에서 급속 열 어닐링(RTA) 처리하여, 이상 SRN 마이크로 구조체를 형성한다. 그 다음에 앤티퓨즈 영역 위에 마스크를 형성하고, 마스크가 없는 모든 곳에서 SRN을 에칭한다. 따라서, 앤티퓨즈로서 사용될 상호 접속부 상에는 마스크가 형성되어 SRN을 보호하는 반면, 표준 상호 접속부로서 사용될 상호 접속부 위의 SRN층은 제거된다.
다음으로, SRN 위에 유전체층(330)을 형성한다. 이는 여러 방식으로 이루어질 수 있다. 예를 들면, SRN층을 O2환경에서 RTA 처리하여, SRN의 노출된 부분을 SiO2의 층으로 변환시킨다. 이와 달리, O2환경에서 RTA에 의해 유전체 층을 형성한 다음, 얇은 TEOS(테트라에틸 옥시실리케이트(tetraethyl oxysilicate) 처리를 행한다.
유전체층(330)의 형성 이후, 제 2 금속층(306)을 앤티퓨즈 위에 형성한다. 설명된 예에서, 제 2 금속층(306)은 그 아래에 티타늄층(316)을 포함한다.
따라서, 바람직한 실시예는 과도한 처리 단계와 제조를 필요로 하지 않고서 텅스텐 스터드 상호 접속 방식에 쉽게 통합될 수 있다. 또한, 바람직한 실시예의 융통성은 특별하거나 상이한 전극 재료를 필요로 하지 않고서도 앤티퓨즈가 제조되어 사용될 수 있도록 한다(즉, 텅스텐 스터드, 티타늄, 티타늄 질화물, 그러한 일반적인 상호 접속 방식을 여전히 사용할 수 있다).
바람직한 실시예의 융통성으로 인해, 또한 바람직한 실시예를 프론트 엔드 오브 라인 처리에서 디바이스에 응용할 수 있다. 이에 의해, 제조 공정에 대해 중대한 변경 없이도 프로그래머블 판독 전용 메모리(PROM)와 같은 디바이스가 제조될 수 있다. 도 4를 참조하면, 바람직한 실시예에 따르는 앤티퓨즈 PROM을 포함하는 디바이스부(400)가 개략적으로 도시된다. 디바이스부(400)는 실리콘 기판(402)에 제조되고, 확산 영역(404), 게이트(406), 게이트 유전체(408)를 포함하는 전계 효과 트랜지스터(FET)의 일부를 포함한다. 확산 영역에 인접하여 유전체 분리 영역(412)이 있다. 유전체 캡(cap)(410)은 게이트(406)와 유전체 분리 영역(412)을 덮어씌운다. 추가적인 실리사이드 층(415)이 게이트(406) 위에 형성되고, 동시에 실리사이드층(414)이 유전체 캡(410)을 증착하기 전에 노출된 확산 영역(404) 위에 형성된다. 실리사이드(414, 415)는 게이트(406) 및 확산 영역(404)의 직렬 저항을 낮춘다.
확산 영역(404)은 N+ 또는 P+형 확산을 적절히 포함할 수 있다. 게이트(406)는 적절한 금속 또는 폴리실리콘을 포함할 수 있다. 게이트 유전체(408)는 실리콘 이산화물(SiO2)을 포함하는 것이 바람직하지만, 실리콘 질화물(Si3N4), 산화 질소, 실리콘 이산화물 및 실리콘 질화물의 합성체 또는 다른 적절한 유전체를 포함할 수 있다. 유전체 캡(410)은 실리콘 질화물(Si3N4)을 포함하는 것이 바람직하지만, 다른 적절한 유전체를 포함할 수 있다. 유전체 분리 영역(412)은 되도록 실리콘 이산화물(SiO2)을 포함하는 것이 바람직하지만, 디바이스를 분리시키는 다른 어떤 적절한 구조체도 포함할 수 있다.
디바이스부(400)는 또한 국부적 상호 접속부를 포함하며, 국부적 상호 접속부는 코어(420)(텅스텐(W) 또는 몰리브덴(Mo)이 적절함), 티타늄(Ti) 라이너(422), 티타늄 질화물(TiN) 라이너(424)를 포함한다.
디바이스부(400)는 또한 국부적 상호 접속부를 FET의 확산 영역(404)과 선택적으로 접속할 수 있는 앤티퓨즈 구조체를 포함한다. 특히, 주입층(432)과 유전체층(430)이 국부적 상호 접속부와 확산 영역(404) 사이에 제조된다. 이 경우에도,유전체층(430)은 실리콘 이산화물(SiO2) 또는 실리콘 질화물(Si3N4)과 같은 유전성 재료를 포함하며, 유전체층(430)의 바람직한 두께는 앤티퓨즈를 녹이는 데 필요한 원하는 전압에 의해 결정된다. 설명된 예에서, 유전체층(430)은 유전성 절연 영역(412)으로부터 부속물로서 형성될 수 있지만, 물론 적절히 별도로 형성될 수도 있다. 이 실시예에서, 초기에 유전체층(430)과 주입층(432)을 먼저 형성하여 패터닝하고 이어서, 실리사이드(414, 415), 캡 유전체(410), 연관된 패시베이션 글라스(passivation glass)(428)를 형성한다.
주입층(432)은 실리콘 다량 함유 질화물(SRN) 또는 실리콘 다량 함유 산화물(SRO)을 포함하는 것이 바람직하다. 주입층(432)의 두께는 또한 원하는 퓨징 전압에 따라 달라진다.
이와 같이 형성된 주입층(432) 및 유전체층(430)에 의해 앤티퓨즈가 만들어진다. 앤티퓨즈간에 충분한 전압을 공급함으로써 국부 상호 접속부와 FET 사이에 접속이 이루어질 수 있다. 앞서 설명한 바와 같이, 전압에 의해 앤티퓨즈가 녹아 영구 접속이 이루어진다.
도 5를 참조하면, 디바이스부(500)에서 FOEL 처리에 통합된 바람직한 실시예의 앤티퓨즈에 대한 제 2의 예가 도시된다. 이 예에서, 앤티퓨즈는 마찬가지로 주입층(532)과 유전체층(530)을 포함한다. 마찬가지로, 이 경우 앤티퓨즈가 FET와 국부 상호 접속부 사이에 형성되도록 사용될 수 있다. 이 예에서, 실리사이드층(515)과 유전체 캡(510)이 먼저 형성되고 패터닝되어, 앤티퓨즈 영역을 규정짓는다. 후속적으로, 유전체층(530)과 주입층(532)이 "앤티퓨즈" 영역 위에 형성되며 앤티퓨즈 영역에서는 유전체 캡층(510)이 제거된다. 이 실시예는 상호 접속부(520)와 확산 영역(504) 사이에 플레이너(planer) 앤티퓨즈 구조체가 이루어지도록 하여 이와 같이 제조된 앤티퓨즈 디바이스의 수율과 신뢰도를 향상시킨다.
바람직한 실시예의 앤티퓨즈의 융통성으로 인해, 이 앤티퓨즈가 FOEL 처리에서 많은 상이한 방식으로 형성될 수 있고, 설명된 국부 상호 접속부/FET 뿐만 아니라 어떠한 유형의 디바이스도 접속하는데 사용될 수 있으며 거의 어떠한 기술 유형에서도 사용될 수 있다. 따라서 바람직한 실시예의 앤티퓨즈를 도 4와 5에서 설명한 예의 특정 FOEL 구조체에 한정하는 것으로 해석해서는 안된다.
따라서 바람직한 실시예는 광범위한 응용에서 사용될 수 있는 앤티퓨즈를 제공한다. 바람직한 실시예는 종래 기술에 비해 더 작은 치수로 스케일링되고 더 낮은 퓨징 전압으로 동작할 수 있는 또다른 장점을 구비한다.
본 발명이 본 발명의 바람직한 실시예를 참조하여 상세히 도시되고 설명되었으나, 통상의 지식을 가진 자는 본 발명의 정신과 범위에서 벗어나지 않고서도 본 발명 내에서 형태와 세부 사항에 있어서 변형이 이루어질 수 있음을 이해할 것이다. 예를 들면, 추가의 주입층 및/또는 유전체층이 결합되어 다중층 앤티퓨즈를 형성할 수 있다.
이상과 같은 본 발명의 상세한 설명에서 알 수 있듯이, 본 발명에 따르면, 더 낮은 퓨징 전압으로 녹을 수 있고 더 작은 디바이스 크기로 스케일링될 수 있으며 다양한 전극을 사용하여 동작할 수 있는 반도체 디바이스 개별화를 위한 개선된 앤티퓨즈 구조체와 방법을 제공할 수 있다.

Claims (4)

  1. 앤티퓨즈 구조체에 있어서,
    한 쌍의 전극과,
    상기 전극 사이의 유전체 층과,
    상기 전극 사이에 그리고 상기 유전체 층에 인접하여 위치하고, 소정의 전압 바이어스가 상기 한 쌍의 전극에 인가되는 때 전하를 상기 유전체 층으로 주입하는 주입 층(an injector layer)을 포함하며,
    상기 전하의 주입은, 상기 유전체 층이 실질적으로 도전성이 되도록 상기 유전체 층의 전도 특성을 영구적으로 변경시키는
    앤티퓨즈 구조체.
  2. 제 1 항에 있어서,
    상기 앤티퓨즈는 다른 전기 회로 소자에 인접하여 배치되고, 상기 주입층은 상기 다른 전기 회로 소자의 전기적 특성에 악영향을 미치지 않을 정도의 인가된 전계에서 상기 전하를 주입하는 앤티퓨즈 구조체.
  3. 앤티퓨즈 구조체에 있어서,
    a) 한 쌍의 전극과,
    b) 상기 한 쌍의 전극 사이에 배치된 제 1 유전체층과,
    c) 상기 제 1 유전체층과 상기 전극중 한 전극 사이에 실리콘 다량 함유 유전체층(a silicon rich dielectric layer)을 포함하며
    상기 실리콘 다량 함유 유전체층은 12 보다 큰 피상 유전 상수(an apparent dielectric constant)를 가지며, 상기 한 쌍의 전극을 서로 전기적으로 결합시키기에 충분한 정도로 상기 제 1 유전체층의 전도 특성을 변경하도록 상기 제 1 유전체 층으로 전하를 주입하는
    앤티퓨즈 구조체.
  4. 앤티퓨즈를 형성하는 방법에 있어서,
    제 1 전극을 형성하는 단계와,
    상기 제 1 전극에 인접하여 유전체층을 형성하는 단계와,
    상기 유전체층에 인접하여 주입층을 형성하는 단계와,
    상기 주입층에 인접하여 제 2 전극을 형성하는 단계를 포함하며,
    상기 주입층은 소정의 전압이 제 1 전극과 제 2 전극 사이에 인가되는 때 전하를 상기 유전체층으로 주입하고 상기 전하의 주입은 상기 유전체층이 실질적으로 도전성이 되도록 상기 유전체층의 전도 특성을 영구적으로 변경시키는
    앤티퓨즈 형성 방법.
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