CN101061584B - 电可编程熔丝及其制造方法 - Google Patents
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Abstract
本发明描述了一种熔丝结构及其形成方法，其中在优选为绝缘体上硅晶片的绝缘体(53)上用晶体半导体主体(52)形成所述熔丝的导电主体(50)，并用填充介质(54)将其包围。填充介质(54)优选为最小化晶体主体(52)上的应力的材料，例如氧化物。晶体半导体主体(52)可以被掺杂。导电主体(50)也可以包括晶体半导体主体(52)顶表面上的例如硅化物层的导电层(51)。此熔丝结构可以成功地在很宽的编程电压和时间范围上编程。
Description
技术领域
本发明通常涉及集成电路领域，而且更加具体地，涉及SOI技术中的可熔连接编程。
背景技术
在包括CMOS集成电路的集成电路中，通常希望能够永久存储信息，或在制造后形成集成电路的永久连接。形成可熔连接的熔丝或器件经常被用于此目的。例如，熔丝也可用于编程冗余元件，以替代同一失效元件。此外，熔丝可用于存储芯片标识或其它这样的信息，或用于通过调节电流通路的电阻来调节电路速度。
一类熔丝器件是使用激光“编程”或“烧断”的，以在半导体器件被处理和钝化之后断开连接。此类熔丝器件需要激光精确对准在熔丝器件上，以避免损毁相邻的器件。这和其它类似的途径可能导致器件钝化层的破坏，由此导致可靠性问题。例如，当熔丝材料被置换时，烧断熔丝的工艺可能在钝化层中产生孔洞。
平面图1A、通过线A-A’的横截面图1B、和通过线B-B’的横截面图1C中示出了另一类熔丝器件30，它基于硅化多晶硅的断裂或凝聚或电迁移。这些类型的熔丝包括置于多晶硅层18上的硅化物层20，它上面是氮化硅层24。接触25连接到熔丝元件27两侧上的一对接触区域22中的硅化物层20，以在熔丝和用于编程和传感的外部组件之间提供电连接。图1A示出了典型形状的顶部视图，而且包括熔丝元件27和接触区域22。图1B示出了典型熔丝结构的侧视图，其中在同样均匀厚度的氧化物层10上设置和提供了均匀厚度的多晶硅层18和硅化物层20，图1C示出了通过熔丝连接区域27的横截面。通常，也在层20和22上提供氮化物覆层24。
硅化物层20具有第一电阻，而多晶硅层18具有大于第一电阻的第二电阻。在完好条件下，熔丝连接具有由硅化物层20的电阻确定的电阻。在一般应用中，当施加编程电位时，随之提供通过接触区域22施加在熔丝元件27上的必要的电流和电压，硅化物层20开始随机“混乱”并最终在硅化物层20的某部分中引起电断开或断裂。由此，熔丝连接27具有由多晶硅层18的电阻确定的所得电阻(即，编程的熔丝电阻增加到了第二电阻的阻值)。然而，因为断裂工艺和通常在编程电阻中提供的相对小的改变的不一致特性，此类熔丝器件可能导致周围结构的破坏和/或遭受不可靠的传感。此外，因为所需的编程电位，即，所需量的时间上的电流和电压水平，这些类型的器件可能不适于和许多最新的工艺技术一起使用。
在另一类熔丝，电迁移熔丝中，通过阴极和阳极给导电熔丝连接施加电位，其中此电位的大小和方向为从减小熔丝连接的电导率的半导体熔丝的区域开始硅化物的电迁移。通过在熔丝连接和与施加的电位对应的阴极之间提供温度梯度来加强电迁移。甚至在这类熔丝中，熔丝的编程仍然受到多晶硅材料的支配。由于多晶硅膜包括大量瑕疵，所以最后的电阻具有很宽的分布。这有时候会导致编程的熔丝传感不正确，从而导致芯片失效。
因此，对减小在多晶硅上形成的熔丝中编程固有的可变性的编程方法和装置存在需求。此外，希望减小编程熔丝所需的能量。也优选编程和未编程状态之间的电阻中具有明显差别。同样，需要缩小支持电路所占的面积。
发明内容
本发明涉及电可编程的熔丝，它包括半导体衬底、所述半导体衬底上的绝缘层、和位于所述绝缘层上的晶体半导体主体，以使所述晶体半导体主体与所述半导体衬底电和热隔离，而所述晶体主体包括熔丝连接区域，所述熔丝连接区域在其第一端部处电连接到第一接触区域而在其相反端部处电连接到第二接触区域。本熔丝特别适用于绝缘体上硅技术。所述晶体主体可以由晶体硅、掺杂的晶体Si、晶体SiGe、掺杂的晶体SiGe、晶体GaAs、和掺杂的晶体GaAs等形成。所述绝缘层可以是例如氧化物或氮化物的介质。
在本发明的另一方面中，可以在所述晶体主体的表面上形成多晶金属硅化物(polycide)或金属硅化物(salicide)的层。所述晶体主体可以是掺杂的或未掺杂的，这取决于熔丝所需的电导率。
在本发明的另一方面中，所述晶体半导体主体的侧壁基本上被填充介质包围。所述填充介质优选基本上不在所述晶体半导体主体上施加额外的应力。也优选所述填充介质最小化掺杂剂从晶体半导体主体的向外扩散。优选所述填充介质为氧化物。
本发明具有可在宽的编程电压和时间范围上成功编程的优势。本发明自动提供用于在没有专门的控制作用的情况下成功编程所需的温度梯度。编程本发明的熔丝所需的电压、电流和时间很小，这使得面积明显减小。晶体主体的一致性提高了整个芯片上此类熔丝的一致性。
附图说明
为了更彻底地理解本发明，要结合并非按比例绘制的附图参考下面的详细描述，其中：
图1A示出了常规可熔连接器件的平面图；
图1B示出了常规可熔连接器件的横截面图；
图1C示出了常规可熔连接器件的横截面图；
图2A示出了本发明的熔丝的实施例的平面图；
图2B示出了本发明的熔丝的实施例的横截面图；
图2C示出了本发明的熔丝的实施例的横截面图；
图3示出了在形成熔丝期间本发明的熔丝的实施例的横截面图；
图4A示出了在形成熔丝期间本发明的熔丝的实施例的横截面图；
图4B示出了在形成熔丝期间本发明的熔丝的实施例的平面图；
图5A示出了在形成熔丝期间本发明的熔丝的实施例的横截面图；
图5B示出了在形成熔丝期间本发明的熔丝的实施例的平面图；
图6A示出了在形成熔丝期间本发明的熔丝的实施例的横截面图；
图6B示出了在形成熔丝期间本发明的熔丝的实施例的平面图；
图7A示出了在形成熔丝期间本发明的熔丝的实施例的横截面图；
图7B示出了在形成熔丝期间本发明的熔丝的实施例的平面图；
图8A示出了在形成熔丝期间本发明的熔丝的实施例的横截面图；
图8B示出了在形成熔丝期间本发明的熔丝的实施例的平面图；
图9示出了本发明的熔丝的编程；以及
图10示出了根据本发明的熔丝组。
具体实施方式
将通过对现有优选示例性实施例的具体参考来描述本申请的许多创新思想。然而，应该理解，此类实施例在此只提供了许多可取之处与创新思想的实例的一小部分。通常，本申请的说明书中进行的陈述不必限定各种权利要求的发明的任何一种。而且，有些陈述可以应用到某些发明的特征，而不应用到其它特征。在全部附图中，要注意相同的参考数字或字母将用于代表类似或等同的具有相同功能的元件。为了简洁，本发明将省略不必要地使本发明的主旨变得模糊的公知功能和结构的详细描述。提供了附图以帮助理解本发明，而且没有必要按比例绘制。
图2A示出了根据本发明的电可编程熔丝40(下文中称作eFUSE)的实施例的平面图。本发明的eFUSE包括两个通过熔丝连接47连接的接触区域42。接触区域42包括至少一个接触45。如果需要，可以在接触区域42中形成多于一个的接触45，由此可以形成比熔丝连接区域47宽的接触区域42，如图2A中所示。
参考沿线D-D’的图2B的横截面图，本发明的eFUSE结构包括置于绝缘体53顶部的导电层50，绝缘体53将导电层50与晶片衬底10电和热隔离。导电层包括晶体半导体主体52，可选地具有比晶体半导体层50的主体52更具导电性的上部区域51。例如，熔丝连接50的主体可以是晶体硅膜或例如SiGe、GaAs等的任何导电晶体半导体。如果晶体半导体的主体50没有足够的电导率，即，如果主体50的表面电阻大于100Ω/□，那么可以形成比晶体半导体的主体50更具导电性的熔丝连接47的上部区域51，例如，上部区域51可以包括硅化物。作为选择，可以形成足够导电性的主体50，例如通过包括例如B、As、P或In的掺杂剂。作为选择，熔丝连接50可以包括掺杂晶体主体52和例如硅化物的导电上部区域51的组合。优选主体50的表面电阻小于100Ω/□。绝缘体53可以是例如二氧化硅的氧化物或例如氮化硅的氮化物。优选绝缘层53沿衬底10的表面延伸，如通过绝缘层53’所示。例如，可以在绝缘体上硅(SOI)晶片上形成本发明的eFUSE，其中硅衬底10被掩埋氧化物(BOX)层53/53’覆盖。eFUSE40的导电层50还被填充介质材料54包围。优选填充介质54，以最小化熔丝主体52或熔丝连接50上的应力，并优选限制掺杂剂从熔丝40向外的扩散。优选填充介质54为氧化物，它可以是与绝缘层53或53’相同或不同的氧化物。如沿线E-E’的图2C中所示的穿过熔丝连接区域47的横截面中所示，熔丝连接50被氮化物层44覆盖，但是优选熔丝连接的侧壁不被氮化物而是被氧化物54包围，这是因为介质到半导体主体50的界面的质量。
对于具有厚度约300μm的硅衬底、和厚度在50-300nm范围内的掩埋氧化物层53/53’的典型的SOI晶片，优选晶体层52具有范围在50-100nm内的厚度。优选上部导电层51为约10-20nm厚。氮化物覆层通常为30-100nm厚，更典型地为约50nm。eFUSE40的长度可以在0.5-1.5μm的范围内，而宽度在0.03-0.3μm的范围内，虽然这取决于设计和光刻基本规则。接触区域42和熔丝连接区域47可以具有基本相同的宽度，或者接触区域42可以比熔丝连接区域47宽，这通常基于所需接触45的数量。优选熔丝连接区域47具有等于或小于约0.12μm的宽度。
在未编程状态下，熔丝连接50的电阻由晶体半导体膜52和上部导电(例如，硅化物或掺杂的晶体半导体)层51各自的电阻并联而成。在包括导电硅化物层51和晶体半导体主体52的此结构的实施例中，提供了通常小于约100Ω的初始电阻，它小于用现有的相当尺寸的熔丝可获得的电阻(通常约200Ω)。然后通过接触45在导电熔丝连接47上施加电位，这会在熔丝连接47上产生能耗。熔丝连接47上的能耗增加了熔丝连接的电阻。由于例如晶体硅的晶体半导体层没有例如晶界(通常存在于现有熔丝中使用的多晶硅膜中)的缺陷，所以可以非常有效地实现编程。这使得本发明的eFUSE非常具有能效，由此需要较小的面积用于支持电路。而且获得的最终电阻非常高并且一致。
此eFUSE结构40也使得能够非常容易地获得高而且一致的最终电阻，由此避免了例如断裂或凝聚的有害影响并避免了对相邻器件的间接破坏。本发明的熔丝结构40由此有利于允许较低的编程电压/电流和/或编程时间。由于可以使用标准CMOS工艺形成eFUSE结构40，所以不需要任何附加的掩膜或工艺步骤。
如下的讨论和附图描述了用于形成本发明的eFUSE结构的优选实施例。参考图3，提供了包括绝缘层153上的晶体半导体层152的SOI晶片，绝缘层153又置于不必是晶体的半导体衬底101的顶部。在典型的SOI晶片中，半导体通常为硅，但也可以使用任何适当的半导体材料，例如SiGe、GaAs、InP等。例如，可以通过晶体硅晶片开始，接着注入氧离子到例如约100nm到500nm之间的深度来形成具有晶体硅层152的SOI晶片。然后退火注入的SOI晶片，这会在薄晶体硅层152下面产生二氧化硅薄层153。作为选择，图3所示的结构可以这样形成，通过在第一硅晶片上形成氧化物层并在第二硅晶片上形成氧化物层形成，并接着将两个晶片沿相应的氧化物层结合在一起，以形成图3的结构，其中硅晶片中的至少一个由晶体硅构成。注意，可以使用晶体半导体的任何取向，但通常使用<100>或<110>取向。应该强调地是，晶体硅层152与硅衬底101电和热隔离。
接下来，使用标准光刻技术构图晶体硅层152，以获得最终用于形成eFUSE的晶体硅区域152。图4A示出了构图的晶体硅152的横截面图，而图4B示出了构图的晶体硅部分152的平面图。
接下来，在整个表面上淀积例如二氧化硅的介质材料154，并使用例如化学机械抛光(CMP)的标准技术平面化，以填充晶体硅区域152之间的间隙。图5A中示出了本结构的横截面图，而在图5B中示出了相应的平面图。
优选，用例如硼或砷的掺杂剂注入晶体硅152。而在另一个可选实施例中，可用硼注入晶体硅层的一侧152A，而用砷注入另一侧152B，如图5B中所示。可以用P型掺杂剂或N型掺杂剂掺杂晶体硅152，或可以掺杂形成P-N结。作为选择，可以使用本领域内公知的技术，例如淀积硅化物(例如通过多晶硅化工艺)，或通过淀积例如钨、钴、Ti等的金属，并接着退火，在晶体硅层152的顶部形成硅化物层151，如图6A和6B中所示。可以不掺杂晶体半导体层152，在此情况下，需要硅化物层151以获得所需的电导率。
接下来，在整个结构上淀积外包层144，如图7A和7B所示。外包层144可以由适当的绝缘材料，例如SiN或SiO2形成，而更加优选由SiN形成。进一步构图此外包层144，以露出接触孔106，如图8A和8B中所示，接着用例如钨的导电材料填充，以形成接触45(如图2A-2B中所示)。
图9示出了eFUSE40的编程。本发明的eFUSE40通过接触区域42的一个上的接触45的一个串连到具有选择端91的晶体管90。熔丝连接47的相反端部上的另一接触区域143通过相应的接触145连接到烧断端92。给烧断端92施加烧断电位VB。当编程信号或脉冲VS施加给选择端91时，电流将流过eFUSE40。典型的VB在1.5至3.3V的范围内。典型的选择或编程信号VS为具有约1伏至2.5伏优选为约1伏的振幅，具有约50微秒到50毫秒优选为约200毫秒的持续时间。本发明的eFUSE40在如此宽的编程电压和编程时间范围上自动维持用于熔丝的正确编程的适当的温度梯度，由此对编程电压和时间具有较宽的容差。熔丝连接47的初始电阻小于约200Ω而更加典型地为约100Ω。编程之后，最终电阻大于约1MΩ。
参考图10，本发明的eFUSE40可使用在熔丝组1040中，此熔丝组用于，例如，永久性存储信息，如在永久只读存储器(PROM)中。eFUSE40被并行连接，每个都串连到与其相关的选择晶体管90。每个eFUSE40也连接到用于施加烧断电压VB的公共烧断端92，其中利用烧断熔丝的方式编程串连锁存器1013。给烧断端92施加烧断电压VB之后，适当的数字控制电路1015使能控制适当的晶体管90，使eFUSE40按保持在串连锁存器1013中的方式编程。可以同时集成适当的传感电路(未示出)，以读取存储在eFUSE组1040中的信息。
尽管根据具体实施例描述了本发明，但在上述内容中很明显很多选择、重置、修改、替换和变化对于本领域内的技术人员来说是明显的。因此，本发明趋于包括所有这样的落入本发明和所附权利要求范围和精神之内的选择、重置、修改、替换和变化。
工业适用性
电可编程熔丝及其形成方法在集成电路制造中十分有用，并特别适用于在绝缘体上硅半导体器件制造中的可熔连接编程。
Claims (29)
1.一种电可编程熔丝，包括：
半导体衬底(10、101)；
绝缘层(53、153)，在所述半导体衬底(10、101)上；以及
晶体半导体主体(52、152)，位于所述绝缘层(53)上，以使所述晶体半导体主体(52、152)与所述半导体衬底(10、101)电和热隔离，其中所述晶体半导体主体(52、152)包括熔丝连接区域(47)，所述熔丝连接区域(47)在其第一端部处电连接到第一接触区域(42、142)而在其相反端部处电连接到第二接触区域(42、143)。
2.根据权利要求1的熔丝，其中所述晶体半导体主体(52、152)包括选自如下的材料：晶体硅、掺杂的晶体Si、晶体SiGe、掺杂的晶体SiGe、晶体GaAs、和掺杂的晶体GaAs。
3.根据权利要求1的熔丝，其中所述绝缘层(53、153)包括选自如下的材料：氧化物和氮化物。
4.根据权利要求1的熔丝，其中所述熔丝连接区域(47)包括多晶金属硅化物或金属硅化物的层。
5.根据权利要求1的熔丝，其中所述多晶半导体主体(52、152)的侧壁被填充介质(54、154)包围。
6.根据权利要求5的熔丝，其中形成所述填充介质(54、154)而没有在所述晶体半导体主体(52、152)上施加额外的应力。
7.根据权利要求5的熔丝，其中所述填充介质(54、154)包括使掺杂剂从所述晶体半导体主体(52、152)向外的扩散最小化的材料。
8.根据权利要求5的熔丝，其中所述绝缘层(53、153)和所述填充介质(54、154)包括氧化物。
9.根据权利要求1的熔丝，还包括在所述晶体半导体主体(52、152)上形成的导电层(51、151)。
10.根据权利要求1的熔丝，其中所述熔丝连接区域(47)具有0.03-0.3μm范围内的宽度。
11.根据权利要求1的熔丝，其中所述熔丝连接区域具有0.5-1.5μm范围内的长度。
12.根据权利要求1的熔丝，其中所述晶体半导体主体(52、152)包括选自B、As、P和In的掺杂剂。
13.根据权利要求1的熔丝，其中所述晶体半导体主体(52、152)包括第一掺杂区域和包括与所述第一掺杂区域不同掺杂剂的第二掺杂区域。
14.根据权利要求1的熔丝，其中所述第一和第二接触区域(42、142、143)与所述熔丝连接区域(47)具有相同的宽度。
15.根据权利要求1的熔丝，其中所述第一和第二接触区域(42、142、143)具有比所述熔丝连接区域(47)的宽度更宽的宽度。
16.一种电可编程熔丝，包括：
半导体衬底(10、101)；
绝缘层(53、153)，在所述半导体衬底(10、101)上；以及
晶体硅主体(52、152)，位于所述绝缘层(53、153)上，以使所述晶体硅主体(52、152)与所述半导体衬底(10、101)电和热隔离，其中所述晶体硅主体(52、152)包括熔丝连接区域(47)，所述熔丝连接区域(47)在其第一端部处电连接到第一接触区域(42、142)而在其相反端部处电连接到第二接触区域(42、143)，
其中所述晶体硅主体(52、152)的侧壁被填充氧化物(54、154)包围。
17.根据权利要求16的熔丝，还包括在所述晶体硅主体(52、152)上形成的上部导电层(51、151)。
18.根据权利要求17的熔丝，其中所述上部导电层(51、151)包括硅化物。
19.根据权利要求16的熔丝，还包括在所述晶体硅主体(52、152)和所述填充氧化物(54、154)上形成的氮化物覆层(44、144)。
20.根据权利要求16的熔丝，其中所述晶体硅主体(52、152)还包括掺杂剂。
21.一种制造电可编程熔丝的方法，包括以下步骤：
在绝缘层(153)上提供具有晶体半导体层(152)的晶片，所述绝缘层形成于半导体衬底(101)上；
形成置于所述绝缘层(153)顶部的拉伸的导电主体(50)，其中形成所述导电主体的步骤包括构图所述晶体半导体层(152)以形成构图的晶体半导体主体(152)；
在所述绝缘层(153)上形成填充介质(154)，以包围所述导电主体(50)的侧壁而不覆盖所述导电主体(50)的上表面；
在所述导电主体(50)和所述填充介质(154)的上表面上淀积覆层(144)；
构图穿过所述覆层(144)的接触开口(106)以在所述导电主体的两个端部处暴露所述导电主体(50)的上表面；以及
用导电材料填充所述接触开口(106)。
22.根据权利要求21的方法，还包括在淀积所述覆层(144)之前在所述构图的晶体半导体主体(152)的上表面上形成硅化物(151)。
23.根据权利要求21的方法，还包括掺杂所述晶体半导体主体(152)。
24.根据权利要求21的方法，其中所述晶体半导体层(152)包括选自如下的材料：晶体硅、掺杂的晶体Si、晶体SiGe、掺杂的晶体SiGe、晶体GaAs、和掺杂的晶体GaAs。
25.根据权利要求21的方法，其中形成所述填充介质(144)而没有在所述构图的晶体半导体主体(152)上施加额外的应力。
26.根据权利要求21的方法，其中所述填充介质(144)包括使掺杂剂从所述构图的晶体半导体主体(152)向外的扩散最小化的材料。
27.根据权利要求21的方法，其中所述填充介质(144)和所述绝缘层(153)包括氧化物。
28.根据权利要求23的方法，其中使用包括选自B、As、P、In或其组合的掺杂剂掺杂所述晶体半导体主体。
29.根据权利要求22的方法，其中所述硅化物(151)包括选自W、Ti和Co的金属。
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