JP2002334928A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】書き込み歩留まりの向上および書き込み電源回
路部の占有面積の縮小を可能にするフューズ素子を備え
た半導体装置およびその製造方法を提供する。 【解決手段】半導体基板10上に形成された配線溝22の内
部に埋め込み形成された第１の導電体23a と、第１の導
電体上に形成された下部メタル電極25／高誘電体膜26／
上部メタル27のスタック構造からなり、下部メタルが第
１の導電体に電気的に接続され、高誘電体膜が電気的に
絶縁破壊されることにより書き込み可能なアンチフュー
ズ用のキャパシタ24a と、第１の導電体の上方およびキ
ャパシタの上方にそれぞれ形成され、第１の導電体およ
びキャパシタの上部メタル電極にそれぞれコンタクトす
るように形成された一対の第２の導電体30とを具備す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気フューズ素子
を持つ半導体装置およびその製造方法に係り、特にアン
チフューズ素子あるいはフューズ素子に電流を供給する
配線構造およびその形成方法に関する。

【０００２】

【従来の技術】半導体装置の製造歩留まりを向上するた
め、不良箇所をスペア回路と置き換えるリダンダンシー
技術が広く採用されている。上記置き換えに際して、従
来は、アルミ配線部（アルミフューズ）をレーザービー
ムにより熔断（レーザーブロー）する方法が多く用いら
れてきた。これに対して、近年は、電気的に書き込み可
能な電気フューズ素子が、占有面積が小さく、パッケー
ジ後にも置き換え可能等の理由から注目されている。

【０００３】電気フューズ素子の一例として、例えばＤ
ＲＡＭにおいては、セルキャパシタと同一構造を有する
ように作成されたキャパシタに対して、キャパシタ絶縁
膜を電気的に破壊してキャパシタ電極間を導通させるこ
とにより情報を書き込むタイプのアンチフューズ素子が
検討されてきたが、以下のような問題があった。

【０００４】即ち、通常、セルキャパシタの蓄積電極側
に相当する電極は比較的抵抗の高いポリプラグまたはシ
リコン基板に接続されており、このセルキャパシタと同
一の工程によりアンチフューズ用のキャパシタが作成さ
れるので、その絶縁破壊に要する電流・電圧をキャパシ
タに印加する際に電圧降下が大きくなり、必要以上に大
きな書き込み電源回路を用意する必要が生じていた。

【０００５】一方、電気フューズ素子の他の例として、
メタル配線部に過大電流を通すことにより熔断する配線
熔断タイプのフューズ素子も検討されているが、上記メ
タル配線部は一般に低抵抗・高エレクトロマイグレーシ
ョン耐性となるように設計されるので、新たなプロセス
を追加しない限り、容易に熔断することができない。熔
断するためには、例えば１０ｍＡ程度もの電流が必要に
なってきており、やはり大規模な書き込み電源回路を必
要としていた。

【０００６】上記熔断電流を低減させるためには、ドー
プトポリシリコン等の抵抗率が比較的高い配線をフュー
ズ素子として用いることにより可能であるが、フューズ
抵抗が大きくなりがちであり、大電圧をかけないと熔断
できないという問題が生じる。

【０００７】

【発明が解決しようとする課題】上記したように従来の
半導体装置に形成されるアンチフューズ素子は、比較的
抵抗の高いポリプラグまたはシリコン基板を介して電流
供給配線に接続されているので、絶縁破壊に要する電流
・電圧を印加する際に電圧降下が大きくなり、必要以上
に大きな書き込み電源回路を用意する必要があるという
問題があった。

【０００８】また、従来の半導体装置に形成される配線
熔断タイプのフューズ素子は、配線部を容易に切断する
ことができず、大規模な書き込み電源回路を必要とする
という問題があった。

【０００９】本発明は上記の問題点を解決すべくなされ
たもので、書き込み歩留まりの向上および書き込み電源
回路部の占有面積の縮小を可能にするフューズ素子を備
えた半導体装置およびその製造方法を提供することを目
的とする。

【００１０】

【課題を解決するための手段】本発明の第１の半導体装
置は、半導体基板上に形成された配線溝の内部に埋め込
み形成された第１の導電体と、前記第１の導電体上に形
成された上部メタル電極／絶縁膜／下部メタルのスタッ
ク構造からなり、前記下部メタルが前記第１の導電体に
電気的に接続され、前記絶縁膜が電気的に絶縁破壊され
ることにより書き込み可能なアンチフューズ用のキャパ
シタと、前記第１の導電体の上方およびキャパシタの上
方にそれぞれ形成され、前記第１の導電体および前記キ
ャパシタの上部メタル電極にそれぞれコンタクトするよ
うに形成された一対の第２の導電体とを具備することを
特徴とする。

【００１１】本発明の第２の半導体装置は、半導体基板
上に形成された配線溝の内部に埋め込み形成され、平面
が細長いパターンを有するフューズ素子用の第１の導電
体と、前記第１の導電体にそれぞれコンタクトし、平面
が細長いパターンを有するように形成され、それぞれの
先端同士が前記細長い第１の導電体の中間部上で対向す
る一対の第２の導電体と、前記一対の第２の導電体にそ
れぞれコンタクトするように上方に形成された一対の第
３の導電体とを具備することを特徴とする。

【００１２】なお、第２の半導体装置において、前記一
対の第２の導電体をそれぞれ平面がＴ字状パターンを有
するように形成し、それぞれのパターン上辺部同士が前
記細長い第１の導電体の中間部上を横切る状態で対向す
るように形成してもよい。

【００１３】また、第２の半導体装置において、前記一
対の第２の導電体が埋め込まれた一対の細長い配線溝を
有する層間絶縁膜上で、前記一対の細長い配線溝の対向
する各一辺以外の周辺部を覆うエッチングマスクパター
ンを具備してもよい。

【００１４】本発明の第１の半導体装置の製造方法は、
半導体基板上に第１の層間絶縁膜を堆積し、その一部に
配線溝を形成する工程と、前記配線溝の内部に第１の導
電体を埋め込み形成する工程と、前記第１の導電体上に
下部メタル電極／絶縁膜／上部メタルのスタック構造か
らなり、前記下部メタルが前記第１の導電体に電気的に
接続され、前記絶縁膜が電気的に絶縁破壊されることに
より書き込み可能なアンチフューズ用のキャパシタを形
成する工程と、前記キャパシタが形成された半導体基板
上に第２の層間絶縁膜を堆積し、その一部にコンタクト
孔を形成する工程と、前記第１の導電体および前記キャ
パシタの上部メタル電極にそれぞれコンタクトするよう
に一対の第２の導電体を形成する工程とを具備すること
を特徴とする。

【００１５】本発明の第２の半導体装置の製造方法は、
半導体基板上に第１の層間絶縁膜を堆積し、その一部に
平面が細長い配線溝を形成する工程と、前記配線溝の内
部にフューズ素子用配線を埋め込み形成する工程と、前
記半導体基板上に第２の層間絶縁膜を堆積し、その一部
に前記細長いフューズ素子用配線に沿うように一対の細
長い溝を形成する工程と、前記細長い溝の内部を通じて
前記細長いフューズ素子用配線にコンタクトし、各一端
同士が前記細長いフューズ素子用配線の中間部上で対向
する一対の電極用の導電体を形成する工程と、前記一対
の電極用の導電体にコンタクトさせるように一対の上部
メタル配線層を形成する工程とを具備することを特徴と
する。

【００１６】なお、第２の半導体装置の製造方法におい
て、前記第２の層間絶縁膜の一対の細長い溝に代えて、
それぞれ平面がＴ字状パターンを有し、それぞれの垂直
片パターン部が前記細長いフューズ素子用配線に沿い、
それぞれのパターン上辺部同士が前記細長いフューズ素
子用配線の中間部上を横切る状態で対向するように一対
のＴ字状溝を形成し、この一対のＴ字状溝内に一対の電
極用の導電体を埋め込み形成してもよい。

【００１７】本発明の第３の半導体装置の製造方法は、
半導体基板上に第１の層間絶縁膜を堆積し、その一部に
平面が細長い配線溝を形成する工程と、前記配線溝の内
部に導電体を埋め込むことにより細長いフューズ素子用
配線を形成する工程と、前記半導体基板上に第２の層間
絶縁膜をおよびストッパー絶縁膜を順次堆積し、前記ス
トッパー絶縁膜に前記フューズ素子用配線に沿うように
細長い孔を形成する工程と、この後、前記細長いフュー
ズ素子用配線の中間部の上方を横切る細長い方形のエッ
チングマスクパターンを形成し、これをマスクとして前
記第２の層間絶縁膜を前記ストッパー絶縁膜に対して選
択的にエッチングすることにより、一対の細長い溝を形
成する工程と、前記細長い溝の内部を通じて前記細長い
フューズ素子用配線にコンタクトし、各一端同士が前記
細長いフューズ素子用配線の中間部上で対向する一対の
電極用の導電体を形成する工程と、前記一対の電極用の
導電体にコンタクトさせるように一対の上部メタル配線
層を形成する工程とを具備することを特徴とする。

【００１８】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。

【００１９】＜第１の実施形態＞第１の実施形態では、
アンチフューズと書き込み電源回路（電流供給源）との
間を低抵抗で接続する構造およびその形成方法について
説明する。

【００２０】図１（ａ）乃至（ｆ）、図２（ａ）乃至
（ｄ）および図３（ａ）乃至（ｄ）は、本発明の第１の
実施形態に係るＤＲＡＭにおけるメモリセルアレイ領域
とアンチフューズ形成領域の主要な製造工程を示してい
る。

【００２１】まず、図１（ａ）、（ｂ）に示すように、
従来技術を用いて半導体基板10の表面に選択的に素子分
離領域11を形成し、メモリセルアレイ領域にはセルトラ
ンジスタを形成し、アンチフューズ形成領域の素子分離
領域11上に任意の電極パターン（必須ではない）13a を
形成する。

【００２２】なお、図１（ａ）、（ｂ）中、12はゲート
絶縁膜であり、13はセルトランジスタのゲート電極（ワ
ード線の一部）であり、このゲート電極13および前記電
極パターン13a は、ポリシリコン131 上にタングステン
シリサイド132 が形成されてなり、その表面がゲート保
護膜14により保護されている。

【００２３】また、メモリセルアレイ領域は、表示の簡
単化のためにセルトランジスタのソース・ドレイン領域
の図示を省略しており、同一ビット線に共通にドレイン
が接続される同一列の一対（２個）のセルトランジスタ
と、隣りの列のセルトランジスタを代表的に取り出して
示している。

【００２４】次に、リソグラフィー法とＲＩＥ法を用い
て、層間絶縁膜15を堆積し、その上部を例えばＣＭＰ
（化学的機械研磨）法を用いて平坦化する。

【００２５】次に、図１（ｃ）、（ｄ）に示すように、
メモリセルアレイ領域にはビット線接続部およびキャパ
シタ接続部となる位置に開口部を形成し、この開口部を
埋め込むようにポリシリコンを堆積してその上部を例え
ばＣＭＰ法を用いて除去することによりポリプラグ17を
形成する。

【００２６】次に、図１（ｅ）、（ｆ）に示すように、
層間絶縁膜（例えばＳｉＮ）18を堆積し、さらに、従来
技術を用いて、ビット線配線（例えばＷ／ＴｉＮ）19を
ビット線接続用の同一列のポリプラグ17にそれぞれコン
タクトするように形成する。このビット線配線19を形成
する際、層間絶縁膜18の一部にコンタクト孔を開口し、
その内面および層間絶縁膜19上にＷを堆積した後、パタ
ーンニングして形成してもよいが、層間絶縁膜18の一部
にビット線配線溝およびその底面の一部にコンタクト孔
を開口し、Ｗを埋め込むようにして形成してもよい。

【００２７】次に、図２（ａ）、（ｂ）に示すように、
層間絶縁膜（例えばＳｉＮ）20を堆積し、その上部を例
えばＣＭＰ法を用いて平坦化する。次に、リソグラフィ
ー法とＲＩＥ法を用いて、メモリセルアレイ領域にはキ
ャパシタ接続部用ポリプラグ17上にプラグ開口部21を開
口し、アンチフューズ形成領域には前記電極パターン13
a 上に配線溝22を形成しておく。この場合、アンチフュ
ーズ形成領域のゲート保護膜（例えばＳｉＮ）14は、Ｒ
ＩＥのストッパーとなる。

【００２８】なお、プラグ開口部21の長径／短径比は例
えば２以下であり、配線溝22の長径／短径比は例えば３
以上である。また、プラグ開口部21は、ビット線配線19
に対して奥行き方向（図面の前後方向）にずれており、
プラグ開口部21を形成する際にビット線配線19が分断さ
れるものではない。

【００２９】次に、図２（ｃ）、（ｄ）に示すように、
例えばＴｉＮバリア膜（図示せず）を介してタングステ
ン等のメタルを前記プラグ開口部21および配線溝22に埋
め込むように堆積し、その上部をＣＭＰ法などで除去す
る。これにより、メモリセルアレイ領域にはメタルプラ
グ23が形成され、アンチフューズ形成領域には非常に厚
い膜厚を持つ引き出しメタル配線23a が形成される。

【００３０】次に、図３（ａ）、（ｂ）に示すように、
メモリセルアレイ領域にはスタックタイプのセルキャパ
シタ24として、下部メタル（蓄積電極）25／絶縁膜（本
例では高誘電体膜）26／上部メタル（プレート電極）27
を形成し、アンチフューズ形成領域には後で絶縁破壊す
ることにより書き込み可能なスタックタイプのアンチフ
ューズ用のキャパシタ24a を形成する。

【００３１】これらのキャパシタ24，24a は、既に開示
されている技術を用いて形成することが可能である。例
えば、まず、層間絶縁膜として、例えば薄いＳｉＮ膜28
および厚いＳｉＯ膜（図示せず）を順次堆積し、その一
部（下層の導体上）にコンタクト孔を形成する。

【００３２】次に、上記コンタクト孔の内面および層間
絶縁膜上に下部メタル25として、必要に応じてＴｉＮを
介して例えばＲｕを堆積し、前記厚いＳｉＯ膜上のＲｕ
および上記ＳｉＯ膜を除去する。次に、高誘電体膜（例
えばＴａＯ）26を堆積し、さらに、上部メタル（例えば
Ｒｕ）27を堆積し、上部メタル27および高誘電体膜26を
同時にパターンニングする。

【００３３】なお、ここで、メタル電極としては、Ｒｕ
等の単体金属の他にも、例えばＲｕＯ₂ （酸化ルテニウ
ム）や、ＳｒＲｕＯ₂ （ルテニウム酸化ストロンチウ
ム）等の金属化合物でもよい。

【００３４】次に、図３（ｃ）、（ｄ）に示すように、
従来技術を用いて、層間絶縁膜29を堆積し、ビアホール
を形成し、上部メタル配線層30を形成する。この際、ア
ンチフューズ形成領域では、アンチフューズ用のキャパ
シタ24a の上部メタル27および引き出しメタル配線23a
の一端部上にそれぞれビアコンタクトを介してコンタク
トするように一対の上部メタル配線層30を形成する。

【００３５】即ち、上記第１の実施形態によれば、通常
はメモリセルアレイ領域のメタルプラグ23形成用の配線
層を用いてアンチフューズ形成領域に非常に深い配線溝
22を形成して引き出しメタル配線23a を埋め込み、この
引き出しメタル配線23a の一端部上にコンタクトするよ
うにアンチフューズ用のキャパシタ24a の下部メタル25
を形成し、引き出しメタル配線23a の一端部上にビアコ
ンタクトを介して連なるように上部メタル配線層30を形
成している。

【００３６】これにより、アンチフューズ用のキャパシ
タ24a を従来例のようなポリシリコンやシリコン基板中
の拡散層といった高抵抗部を介することなく、上部メタ
ル配線層30に引き出すことが可能になる。したがって、
フューズ書き込み用の電源回路から上部メタル配線層30
および引き出しメタル配線23a を経由してアンチフュー
ズ用のキャパシタ24a に電圧を印加することが可能にな
る。この際、フューズ書き込み用の電源回路からアンチ
フューズ用のキャパシタ24a までの配線抵抗を最低限に
抑え、フューズ書き込み用の電源回路とアンチフューズ
用のキャパシタ24a との間の電圧降下を最小限に抑え、
アンチフューズ部のみに書き込み電力を集中させること
が可能になる。

【００３７】この結果、書き込み歩留まりの向上および
フューズ書き込み用の電源回路部の占有面積の縮小化を
図ることができ、半導体装置の歩留まりの向上や低コス
ト化を実現することが可能になる。

【００３８】即ち、上記第１の実施形態の特徴は、通常
はコンタクトプラグを形成するために使用されるプロセ
スを、例外的にアンチフューズ部の「引き出し配線」と
して用いることにある。

【００３９】これにより、メモリセルアレイ領域には
「キャパシタ電極25／メタルプラグ23／ポリプラグ17／
セルトランジスタ拡散層」という望ましい構造を用いな
がら、アンチフューズ形成領域では、「キャパシタ電極
25／引き出しメタル配線23a ／ビアコンタクト／上部メ
タル配線層30」の非常に低抵抗の経路でアンチフューズ
部への接続が可能になる。

【００４０】アンチフューズ部の引き出し配線として、
従来例のようにポリプラグを用いた場合には、例えば0.
13μｍ世代ではポリプラグ抵抗およびその界面に生ずる
抵抗により数ｋΩの増加をきたすが、上記第１の実施形
態の引き出しメタル配線23aによれば、わずか数十Ωで
アンチフューズ部の引き出しが可能になる。

【００４１】＜第２の実施形態＞第２の実施形態は、導
電部に過大電流を通すことにより熔断するタイプのフュ
ーズ素子の構造およびその形成方法に係るものである。

【００４２】図４（ａ）乃至（ｈ）および図５（ａ）乃
至（ｃ）は、本発明の第２の実施形態に係るＤＲＡＭに
おけるメモリセルアレイ領域とフューズ素子形成領域の
主要な製造工程を示している。

【００４３】まず、図４（ａ）、（ｂ）に示すように、
従来技術を用いて半導体基板10の表面に選択的に素子分
離領域11を形成し、メモリセルアレイ領域にはセルトラ
ンジスタを形成する。

【００４４】なお、図４（ａ）、（ｂ）中、12はゲート
絶縁膜であり、13はセルトランジスタのゲート電極（ワ
ード線の一部）であり、このゲート電極13は、ポリシリ
コン131 上にタングステンシリサイド132 が形成されて
なり、その表面がゲート保護膜14により保護されてい
る。

【００４５】また、メモリセルアレイ領域は、表示の簡
単化のためにセルトランジスタのソース・ドレイン領域
の図示を省略しており、同一ビット線に共通にドレイン
が接続される同一列の一対（２個）のセルトランジスタ
と、隣りの列のセルトランジスタを代表的に取り出して
示している。次に、層間絶縁膜15を堆積し、その上部を
例えばＣＭＰ法を用いて平坦化する。

【００４６】次に、リソグラフィー法とＲＩＥ法を用い
て、図４（ｃ）、（ｄ）に示すように、メモリセルアレ
イ領域にはビット線接続部およびキャパシタ接続部とな
る位置に開口部を形成し、フューズ素子形成領域の素子
分離領域上には、平面が細長いパターンを有する配線溝
を形成しておく。

【００４７】そして、前記開口部および配線溝を埋め込
むように導電体（例えばポリシリコン）を堆積してその
上部を例えばＣＭＰ法を用いて除去することにより、メ
モリセルアレイ領域には導電プラグ（本例ではポリプラ
グ）17を形成し、フューズ素子形成領域の素子分離領域
上には、図４（ｅ）の平面図に示すように、平面が細長
いパターンを有するフューズ素子用配線（本例ではポリ
シリコン配線）17a を形成する。

【００４８】次に、図４（ｆ）、（ｇ）に示すように、
層間絶縁膜（例えばＳｉＮ）18を堆積し、さらに、従来
技術を用いて、メモリセルアレイ領域にはビット線コン
タクト孔36を形成し、フューズ素子形成領域には、図４
（ｈ）の平面図に示すように、前記細長いフューズ素子
用ポリシリコン配線17a の両端部に沿うように一対の細
長い溝36a を形成しておく。この場合、一対の細長い溝
36a が細長いフューズ素子用ポリシリコン配線17a の中
間部上で最小加工寸法（Minimum Space ）程度の間隔で
対向するように形成する。なお、ビット線コンタクト孔
36の長径／短径比は例えば２以下であり、細長い溝36a
の長径／短径比は例えば３以上である。

【００４９】次に、デュアルダマシン法を用いて、図５
（ａ）、（ｂ）に示すように、ビット線配線（例えばＷ
／ＴｉＮ）19がビット線コンタクト孔36を通じてビット
線接続用の同一列のポリプラグ17にそれぞれコンタクト
するように形成するとともに、細長い溝36a を通じて細
長いフューズ素子用ポリシリコン配線17a の両端部に連
なる厚い膜厚を持つ一対の電極用のメタル配線19a を形
成する。なお、フューズ素子用ポリシリコン配線17a が
長く形成されている場合には、電極用のメタル配線19a
がフューズ素子用ポリシリコン配線17a に連なる位置
は、フューズ素子用ポリシリコン配線17a の両端部に限
られない。

【００５０】次に、層間絶縁膜（例えばＳｉＮ）20を堆
積し、その上部を例えばＣＭＰ法を用いて平坦化する。
以後は、リソグラフィー法とＲＩＥ法を用いて、メモリ
セルアレイ領域にはキャパシタ接続部用のポリプラグ17
上にプラグ開口部を開口し、例えばＴｉＮバリア膜（図
示せず）を介してタングステン等のメタルを前記プラグ
開口部に埋め込むように堆積し、その上部をＣＭＰ法な
どで除去する。これにより、メモリセルアレイ領域には
メタルプラグ23が形成される。

【００５１】次に、第１の実施形態で述べたように、薄
いＳｉＮ膜28を含む層間絶縁膜を堆積し、メモリセルア
レイ領域にはスタックタイプのセルキャパシタ24とし
て、下部メタル（蓄積電極）25／絶縁膜（本例では高誘
電体膜）26／上部メタル（プレート電極）27を形成す
る。

【００５２】次に、従来技術を用いて、層間絶縁膜29を
堆積し、ビアホールを形成し、上部メタル配線層30を形
成する。この際、フューズ素子形成領域では、図５
（ｃ）の平面図に示すように、一対の電極用のメタル配
線19a にそれぞれビアコンタクトを介してコンタクトす
るように一対の上部メタル配線層30を形成する。

【００５３】即ち、上記第２の実施形態によれば、通常
は配線層として用いられないポリプラグ17層をフューズ
素子用ポリシリコン配線17a として用いることにより、
通常の配線では用いられない高抵抗の配線部を形成する
ことができる。

【００５４】さらに、低抵抗なビット線コンタクト部お
よびビット線配線19層と同時に形成される厚い膜厚の電
極用のメタル配線19a をフューズ素子引き出し配線とし
て用いることにより、通常のビット線よりも遙かに低抵
抗で引き出すことが可能になる。また、この方法では、
フューズ素子用ポリシリコン配線17a と電極用のメタル
配線19a との接触面積を広くとることができるので、フ
ューズ素子引き出し部全体の抵抗の低減に有効である。

【００５５】これにより、フューズ書き込み（熔断）用
の電源回路から上部メタル配線層30およびフューズ素子
引き出し配線19a を経由して細長いフューズ素子用ポリ
シリコン配線17a の両端部間に電圧を印加することが可
能になる。この際、フューズ書き込み用の電源回路から
フューズ素子までの配線抵抗を最低限に抑えながら、フ
ューズ素子部のみを高抵抗とすることができる。したが
って、フューズ書き込み用の電源回路で発生させた電力
をフューズ素子部のみに効果的に集中させて容易に書き
込み（熔断）を行うことが可能になる。

【００５６】＜第２の実施形態の変形例＞前記フューズ
素子部のみに効果的に書き込み電力を集中させて発熱を
集中させるためには、図５（ｃ）に示したように、フュ
ーズ素子部を細くして電流密度を高くし、細長いフュー
ズ素子部の中間部上で最小加工寸法程度の間隔で対向す
るように一対の電極用のメタル配線19a を形成してフュ
ーズ素子部の中間部に書き込み電力を集中させて発熱を
集中させることが望ましい。

【００５７】しかし、細長いフューズ素子用ポリシリコ
ン配線17a の両端部に沿うようにビット線コンタクト層
による一対の電極用のメタル配線19a を埋め込むための
一対の細長い溝36a を形成する際、図４（ｈ）に示した
ように、それぞれ細長いパターンの各一端（先端）同士
が最小加工寸法の間隔で対向するのでリソグラフィー工
程におけるショートニングが発生し易く、先端同士の対
向間隔を最小加工寸法に正確に制御することが困難な場
合がある。

【００５８】そこで、細長い溝36a に代えて、図６の平
面図に示すように、層間絶縁膜18に、それぞれ平面がＴ
字状パターンを有し、それぞれのパターン垂直部が前記
細長いフューズ素子用ポリシリコン配線17a の両端部に
沿い、それぞれのパターン上辺部が前記細長いフューズ
素子用ポリシリコン配線17a の中間部上を横切る状態で
最小加工寸法の間隔で対向する一対のＴ字状溝36b を形
成してもよい。

【００５９】このようにＴ字状パターンのパターン上辺
部同士が対向するようなパターンニングを行うと、リソ
グラフィー工程におけるショートニングが抑制され、Ｔ
字状パターン同士の対向間隔を正確に制御することが容
易になる。

【００６０】したがって、この一対のＴ字状溝36b に一
対の電極用のメタル配線（図示せず）を埋め込むと、そ
のＴ字状パターン同士の対向間隔（フューズ素子として
用いるポリシリコン部分の長さ）を正確に制御すること
が容易になる。これにより、フューズ素子部を溶断する
際に必要とされる電流値のばらつきを抑制することがで
き、フューズ書き込みの歩留まりを向上させることが可
能になる。

【００６１】＜第３の実施形態＞図７（ａ）乃至（ｈ）
および図８（ａ）乃至（ｅ）は、本発明の第３の実施形
態に係るＤＲＡＭにおけるメモリセルアレイ領域とフュ
ーズ素子形成領域の主要な製造工程を示している。第３
の実施形態は、第２の実施形態と同様に、導電部に過大
電流を通すことにより熔断するタイプのフューズ素子の
構造およびその形成方法に係るものであり、ビット線お
よびビット線コンタクトの形成方法として自己整合的な
プロセスを用いる点に特徴がある。

【００６２】まず、図７（ａ）乃至（ｄ）の断面図およ
び図７（ｅ）の平面図に示すように、第２の実施形態の
図４（ａ）乃至（ｅ）に示した工程と同様に実施する。
ここで、図４（ａ）乃至（ｅ）中と同一部分には同一符
号を付してその説明を省略する。

【００６３】次に、図７（ｆ）、（ｇ）に示すように、
層間絶縁膜18を堆積し、続いてその上部に例えばシリコ
ン窒化膜（ＳｉＮ膜）からなるストッパー絶縁膜61を堆
積する。この後、リソグラフィー法とＲＩＥ法を用い
て、メモリセルアレイ領域にはストッパー絶縁膜61にビ
ット線コンタクト部用の孔62を形成し、フューズ素子形
成領域には、図７（ｈ）の平面図に示すように、前記フ
ューズ素子用配線に沿うように細長い孔62a を形成して
おく。

【００６４】次に、図８（ａ）、（ｂ）に示すように、
リソグラフィー法とＲＩＥ法を用いて、メモリセルアレ
イ領域にはビット線コンタクト孔66を形成する。この
時、フューズ素子形成領域には、フューズ素子用ポリシ
リコン配線17a の中間部の上方を横切る例えば細長い方
形のエッチングマスクパターン（例えばＳｉＮ）63を形
成し、これをマスクとして前記層間絶縁膜18を前記スト
ッパー絶縁膜61に対して選択的にエッチングするＲＩＥ
条件を用いる。

【００６５】これにより、図８（ｃ）の平面図に示すよ
うに、フューズ素子用ポリシリコン配線17a の両端部を
含む一対の細長い方形の配線溝66a を形成することがで
きる。この際、一対の細長い方形の配線溝66a がフュー
ズ素子用ポリシリコン配線17aの中間部の上方を横切る
状態で対向する間隔（スペース）が最小加工寸法となる
ように前記エッチングマスクパターン63により正確に制
御することが可能である。なお、前記ビット線コンタク
ト孔66の長径／短径比は例えば２以下であり、細長い溝
66a の長径／短径比は例えば３以上である。

【００６６】次に、第２の実施形態の図５（ａ）、
（ｂ）に示した工程に準じて実施する。即ち、まず、図
８（ｄ）、（ｅ）に示すように、ビット線配線（例えば
Ｗ／ＴｉＮ）19がビット線コンタクト孔66を通じてビッ
ト線接続用の同一列のポリプラグ17にそれぞれコンタク
トするように形成するとともに、細長い溝66a を通じて
細長いフューズ素子用ポリシリコン配線17a の両端部に
連なる厚い膜厚を持つ一対の電極用のメタル配線19a を
形成する。なお、この工程の前あるいは後に、前記エッ
チングマスクパターン63を除去する。

【００６７】次に、層間絶縁膜20を堆積し、その上部を
平坦化し、メモリセルアレイ領域にはキャパシタ接続部
用のポリプラグ17上にプラグ開口部を開口し、このプラ
グ開口部にメタルを埋め込むように堆積し、その上部を
ＣＭＰ法などで除去する。これにより、メモリセルアレ
イ領域にはメタルプラグ23が形成される。

【００６８】次に、メモリセルアレイ領域にはスタック
タイプのセルキャパシタ24として、下部メタル（蓄積電
極）25／絶縁膜（本例では高誘電体膜）26／上部メタル
（プレート電極）27を形成する。

【００６９】次に、層間絶縁膜29を堆積し、ビアホール
を形成し、上部メタル配線層30を形成する。この際、フ
ューズ素子形成領域では、一対の電極用のメタル配線19
a にそれぞれビアコンタクトを介してコンタクトするよ
うに一対の上部メタル配線層30を形成する。

【００７０】上記第３の実施形態の半導体装置の製造方
法によれば、ストッパー絶縁膜61に形成した一対の細長
い方形の配線溝66a およびエッチングマスクパターン63
により、一対の細長い方形の配線溝66a がフューズ素子
用ポリシリコン配線17a の中間部の上方を横切る状態で
対向する間隔（スペース）が最小加工寸法となるように
正確に制御することが可能である。

【００７１】したがって、上記一対の細長い方形の配線
溝66a に埋め込み形成される一対の電極用のメタル配線
19a の対向間隔（スペース）により正確に制御すること
が可能になる。結果として、フューズ素子部を溶断する
際に必要とされる電流値のばらつきを抑制することが可
能になり、フューズ書き込みの歩留まりを向上させるこ
とができる。

【００７２】なお、上記第３の実施形態により得られる
半導体装置は、前記第２の実施形態により得られる半導
体装置と比べて、一対の電極用のメタル配線19a が埋め
込まれた一対の細長い配線溝66a を有する層間絶縁膜18
上で、一対の細長い配線溝66a の対向する各一辺以外の
周辺部を覆うエッチングマスクパターン61が残存してい
る点に特徴がある。

【００７３】

【発明の効果】上述したように本発明によれば、書き込
み歩留まりの向上および書き込み電源回路部の占有面積
の縮小を可能にするフューズ素子を備えた半導体装置お
よびその製造方法を提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係るＤＲＡＭにおけ
るメモリセルアレイ領域とアンチフューズ形成領域の主
要な製造工程の一部を示す断面図。

【図２】図１の工程に続く工程の一部を示す断面図。

【図３】図２の工程に続く工程の一部を示す断面図。

【図４】本発明の第２の実施形態に係るＤＲＡＭにおけ
るメモリセルアレイ領域とフューズ形成領域の主要な製
造工程の一部を示す断面図および平面図。

【図５】図４の工程に続く工程の一部を示す断面図およ
び平面図。

【図６】図５の工程の一部の変形例を示す平面図。

【図７】本発明の第３の実施形態に係るＤＲＡＭにおけ
るメモリセルアレイ領域とフューズ形成領域の主要な製
造工程の一部を示す断面図および平面図。

【図８】図７の工程に続く工程の一部を示す断面図およ
び平面図。

【符号の説明】

10…半導体基板、 11…素子分離領域、 12…電極パターン、 13…ゲート絶縁膜、 14…ゲート電極、 15…層間絶縁膜、 16、16a …開口部、 17…ポリプラグ、 18…層間絶縁膜、 19…ビット線配線、 20…層間絶縁膜、 21…プラグ開口部、 22…配線溝、 23…メタルプラグ、 23a …引き出しメタル配線、 24…セルキャパシタ、 24a …アンチフューズ用のキャパシタ、 25…下部メタル、 26…絶縁膜、 27…上部メタル、 28…ＳｉＮ膜、 29…層間絶縁膜、 30…上部メタル配線層。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ４６１ Ｈ０１Ｌ 21/90 Ａ 27/108 Ｆターム(参考） 5F033 HH04 HH19 HH28 HH33 JJ01 JJ04 KK01 MM02 MM05 MM07 QQ09 QQ13 QQ25 QQ37 QQ48 VV06 VV10 VV16 XX03 XX09 XX34 5F064 BB14 EE32 EE42 FF02 FF27 FF28 FF29 FF30 FF34 FF45 5F083 AD24 AD48 CR12 GA09 GA30 JA06 JA32 JA35 JA38 JA39 JA40 JA43 JA53 JA56 MA06 MA16 MA17 MA20 NA01 PR03 PR40 ZA14

Claims (10)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成された配線溝の内部
   に埋め込み形成された第１の導電体と、 前記第１の導電体上に形成された上部メタル電極／絶縁
   膜／下部メタルのスタック構造からなり、前記下部メタ
   ルが前記第１の導電体に電気的に接続され、前記絶縁膜
   が電気的に絶縁破壊されることにより書き込み可能なア
   ンチフューズ用のキャパシタと、 前記第１の導電体の上方およびキャパシタの上方にそれ
   ぞれ形成され、前記第１の導電体および前記キャパシタ
   の上部メタル電極にそれぞれコンタクトするように形成
   された一対の第２の導電体とを具備することを特徴とす
   る半導体装置。
2. 【請求項２】 半導体基板上に形成された配線溝の内部
   に埋め込み形成され、平面が細長いパターンを有するフ
   ューズ素子用の第１の導電体と、 前記第１の導電体にそれぞれコンタクトし、平面が細長
   いパターンを有するように形成され、それぞれの先端同
   士が前記細長い第１の導電体の中間部上で対向する一対
   の第２の導電体と、 前記一対の第２の導電体にそれぞれコンタクトするよう
   に上方に形成された一対の第３の導電体とを具備するこ
   とを特徴とする半導体装置。
3. 【請求項３】 半導体基板上に形成された配線溝の内部
   に埋め込み形成され、平面が細長いパターンを有するフ
   ューズ素子用の第１の導電体と、 前記第１の導電体にそれぞれコンタクトし、平面がＴ字
   状パターンを有するように形成され、それぞれのパター
   ン上辺部同士が前記細長い第１の導電体の中間部上を横
   切る状態で対向する一対の第２の導電体と、 前記一対の第２の導電体にそれぞれコンタクトするよう
   に上方に形成された一対の第３の導電体とを具備するこ
   とを特徴とする半導体装置。
4. 【請求項４】 前記一対の第２の導電体が埋め込まれた
   一対の細長い配線溝を有する層間絶縁膜と、 前記層間絶縁膜上で前記一対の細長い配線溝の対向する
   各一辺以外の周辺部を覆うエッチングマスクパターンと
   をさらに具備することを特徴とする請求項２記載の半導
   体装置。
5. 【請求項５】 半導体基板上に第１の層間絶縁膜を堆積
   し、その一部に配線溝を形成する工程と、 前記配線溝の内部に第１の導電体を埋め込み形成する工
   程と、 前記第１の導電体上に下部メタル電極／絶縁膜／上部メ
   タルのスタック構造からなり、前記下部メタルが前記第
   １の導電体に電気的に接続され、前記絶縁膜が電気的に
   絶縁破壊されることにより書き込み可能なアンチフュー
   ズ用のキャパシタを形成する工程と、 前記キャパシタが形成された半導体基板上に第２の層間
   絶縁膜を堆積し、その一部にコンタクト孔を形成する工
   程と、 前記第１の導電体および前記キャパシタの上部メタル電
   極にそれぞれコンタクトするように一対の第２の導電体
   を形成する工程とを具備することを特徴とする半導体装
   置の製造方法。
6. 【請求項６】 半導体基板上に第１の層間絶縁膜を堆積
   し、その一部に平面が細長い配線溝を形成する工程と、 前記配線溝の内部にフューズ素子用配線を埋め込み形成
   する工程と、 前記半導体基板上に第２の層間絶縁膜を堆積し、その一
   部に前記細長いフューズ素子用配線に沿うように一対の
   細長い溝を形成する工程と、 前記細長い溝の内部を通じて前記細長いフューズ素子用
   配線にコンタクトし、各一端同士が前記細長いフューズ
   素子用配線の中間部上で対向する一対の電極用の導電体
   を形成する工程と、 前記一対の電極用の導電体にコンタクトさせるように一
   対の上部メタル配線層を形成する工程とを具備すること
   を特徴とする半導体装置の製造方法。
7. 【請求項７】 半導体基板上に第１の層間絶縁膜を堆積
   し、その一部に平面が細長い配線溝を形成する工程と、 前記配線溝の内部にフューズ素子用配線を埋め込み形成
   する工程と、 前記半導体基板上に第２の層間絶縁膜を堆積し、その一
   部に、それぞれ平面がＴ字状パターンを有し、それぞれ
   のパターン垂直部が前記細長いフューズ素子用配線に沿
   い、それぞれのパターン上辺部が前記細長いフューズ素
   子用配線の中間部上を横切る状態で対向する一対のＴ字
   状溝を形成する工程と、 前記Ｔ字状溝内に埋め込まれた一対の電極用の導電体を
   形成する工程と、 前記一対の電極用の導電体にコンタクトさせるように一
   対の上部メタル配線層を形成する工程とを具備すること
   を特徴とする半導体装置の製造方法。
8. 【請求項８】 前記フューズ素子用配線は、ポリシリコ
   ン配線であることを特徴とする請求項６または７記載の
   半導体装置の製造方法。
9. 【請求項９】 半導体基板上に第１の層間絶縁膜を堆積
   し、その一部に平面が細長い配線溝を形成する工程と、 前記配線溝の内部に導電体を埋め込むことにより細長い
   フューズ素子用配線を形成する工程と、 前記半導体基板上に第２の層間絶縁膜およびストッパー
   絶縁膜を順次堆積し、前記ストッパー絶縁膜に前記フュ
   ーズ素子用配線に沿うように細長い孔を形成する工程
   と、 この後、前記細長いフューズ素子用配線の中間部の上方
   を横切る方形のエッチングマスクパターンを形成し、こ
   れをマスクとして前記第２の層間絶縁膜を前記ストッパ
   ー絶縁膜に対して選択的にエッチングすることにより、
   一対の細長い溝を形成する工程と、 前記細長い溝の内部を通じて前記細長いフューズ素子用
   配線にコンタクトし、各一端同士が前記細長いフューズ
   素子用配線の中間部上で対向する一対の電極用の導電体
   を形成する工程と、 前記一対の電極用の導電体にコンタクトさせるように一
   対の上部メタル配線層を形成する工程とを具備すること
   を特徴とする半導体装置の製造方法。
10. 【請求項１０】 前記導電体は、ポリシリコンであるこ
    とを特徴とする請求項９記載の半導体装置の製造方法。