JP2000243213A - 縦型ヒューズおよび製造方法 - Google Patents
縦型ヒューズおよび製造方法Info
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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Abstract
(57)【要約】
【課題】 半導体チップ上でヒューズが占める面積を縮
小すること。また、半導体デバイスのヒューズに対す
る、ヒューズ抵抗を調整する方法を提供すること。 【解決手段】 半導体のヒューズを、導電性経路が表面
に配置された基板と、前記基板に配置された誘電体層
と、前記表面に垂直に配置された縦型ヒューズとを有す
るように構成し、前記縦型ヒューズは誘電体層を貫通
し、前記導電性経路に接続し、前記縦型ヒューズは空孔
を備え、前記空孔の縦表面にはライナ材料が配置され、
縦表面に沿ったライナ材料は溶けてヒューズを切断する
ようにする。
小すること。また、半導体デバイスのヒューズに対す
る、ヒューズ抵抗を調整する方法を提供すること。 【解決手段】 半導体のヒューズを、導電性経路が表面
に配置された基板と、前記基板に配置された誘電体層
と、前記表面に垂直に配置された縦型ヒューズとを有す
るように構成し、前記縦型ヒューズは誘電体層を貫通
し、前記導電性経路に接続し、前記縦型ヒューズは空孔
を備え、前記空孔の縦表面にはライナ材料が配置され、
縦表面に沿ったライナ材料は溶けてヒューズを切断する
ようにする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体の製造に関
し、より詳細には縦型ヒューズおよび半導体チップレイ
アウト面積の縮小に対する方法に関する。
し、より詳細には縦型ヒューズおよび半導体チップレイ
アウト面積の縮小に対する方法に関する。
【０００２】
【従来の技術】メモリデバイスのような半導体デバイス
はヒューズを備えている。ダイナミックランダムアクセ
スメモリ（ＤＲＡＭ）チップにおいては、ＤＲＡＭチッ
プ設計の世代が新しくなる度に、メモリ密度の増加によ
りヒューズの数は大幅に増加する。ヒューズはレーザで
切断されるか電気的に切断されるかのいずれかであり、
従来のＤＲＡＭ設計においてはチップの面方向に平行に
配置されている。この方向に配置されたヒューズは横向
配置ヒューズまたは横型ヒューズと呼ばれる。横向配置
ヒューズは、ヒューズ回路と合わせて全チップ面積の大
体３％を消費する。
はヒューズを備えている。ダイナミックランダムアクセ
スメモリ（ＤＲＡＭ）チップにおいては、ＤＲＡＭチッ
プ設計の世代が新しくなる度に、メモリ密度の増加によ
りヒューズの数は大幅に増加する。ヒューズはレーザで
切断されるか電気的に切断されるかのいずれかであり、
従来のＤＲＡＭ設計においてはチップの面方向に平行に
配置されている。この方向に配置されたヒューズは横向
配置ヒューズまたは横型ヒューズと呼ばれる。横向配置
ヒューズは、ヒューズ回路と合わせて全チップ面積の大
体３％を消費する。
【０００３】メモリデバイスにおけるヒューズ使用法の
１つは、チップのエリアまたはブロックをアクティベー
ト／ディアクティベートすることである。これはそれぞ
れアンチヒューズ（ anti-fuse ）およびヒューズを使
用して行われる。例えばチップの歩留りを向上させるた
めに、ヒューズの切断によりアクティベートされる冗長
部を使用する。次世代のＤＲＡＭではヒューズの面積は
大幅に拡大されるであろうが、これは特に冗長部が拡大
されるからである。例えば従来のＤＲＡＭチップが１５
０００のヒューズを備えていたとすれば、次世代のＤＲ
ＡＭチップは約３００００から約５００００のヒューズ
を備えることになる。
１つは、チップのエリアまたはブロックをアクティベー
ト／ディアクティベートすることである。これはそれぞ
れアンチヒューズ（ anti-fuse ）およびヒューズを使
用して行われる。例えばチップの歩留りを向上させるた
めに、ヒューズの切断によりアクティベートされる冗長
部を使用する。次世代のＤＲＡＭではヒューズの面積は
大幅に拡大されるであろうが、これは特に冗長部が拡大
されるからである。例えば従来のＤＲＡＭチップが１５
０００のヒューズを備えていたとすれば、次世代のＤＲ
ＡＭチップは約３００００から約５００００のヒューズ
を備えることになる。
【０００４】本発明による縦型に配置されたヒューズ
は、有利には付加的なプロセスおよびマスクステップな
しに、半導体デバイスの金属構造体と共に形成される。
以下に、デュアルダマシンプロセスに対するコンタクト
／配線の形成について簡単に説明する。
は、有利には付加的なプロセスおよびマスクステップな
しに、半導体デバイスの金属構造体と共に形成される。
以下に、デュアルダマシンプロセスに対するコンタクト
／配線の形成について簡単に説明する。
【０００５】図１に、半導体デバイス１０を示す。半導
体デバイスは基板１２を含む。誘電体層１４は当分野で
周知のプロセスにより堆積およびパターニングされてい
る。誘電体層１４は酸化物、例えばＴＥＯＳまたはＢＰ
ＳＧを含む。導電体１６は誘電体層１４上に堆積してい
る。導電体１６は金属、例えばタングステンまたはアル
ミニウムを含む。導電体１６は配線または他の導電性構
造体を、例えばＤＲＡＭチップのＭ０レベルに形成す
る。
体デバイスは基板１２を含む。誘電体層１４は当分野で
周知のプロセスにより堆積およびパターニングされてい
る。誘電体層１４は酸化物、例えばＴＥＯＳまたはＢＰ
ＳＧを含む。導電体１６は誘電体層１４上に堆積してい
る。導電体１６は金属、例えばタングステンまたはアル
ミニウムを含む。導電体１６は配線または他の導電性構
造体を、例えばＤＲＡＭチップのＭ０レベルに形成す
る。
【０００６】図２を参照する。誘電体層１８が誘電体層
１４および導電体層１６上に堆積している。誘電体層１
８は、二酸化シリコンのような酸化物である。誘電体層
１８はパターニングおよびエッチングされて、コンタク
トホール２０および配線トレンチ２２が形成され、ここ
にアルミニウムのような導電体２４のデュアルダマシン
堆積が、図３に示すように行われる。化学的機械研磨
（ＣＭＰ）を実行して表面を平坦化し、導電体２４を表
面から除去する。
１４および導電体層１６上に堆積している。誘電体層１
８は、二酸化シリコンのような酸化物である。誘電体層
１８はパターニングおよびエッチングされて、コンタク
トホール２０および配線トレンチ２２が形成され、ここ
にアルミニウムのような導電体２４のデュアルダマシン
堆積が、図３に示すように行われる。化学的機械研磨
（ＣＭＰ）を実行して表面を平坦化し、導電体２４を表
面から除去する。
【０００７】図４を参照すると、誘電体層２６が誘電体
層１８上およびコンタクト／配線２８上に堆積してお
り、ここでコンタクト／配線２８は誘電体層１８内に形
成されている。誘電体層２６は有利には酸化物、例えば
二酸化シリコンである。
層１８上およびコンタクト／配線２８上に堆積してお
り、ここでコンタクト／配線２８は誘電体層１８内に形
成されている。誘電体層２６は有利には酸化物、例えば
二酸化シリコンである。
【０００８】図５および図６を参照すると、誘電体層２
６はパターニングおよびエッチングされてバイアホール
３２および配線トレンチ３４が形成され、ここにアルミ
ニウムのような導電体３６のデュアルダマシン堆積が実
行されて、図６に示すようなバイア／配線３８が形成さ
れる。ＣＭＰを実行して表面を平坦化し、導電体３６を
表面から除去する。
６はパターニングおよびエッチングされてバイアホール
３２および配線トレンチ３４が形成され、ここにアルミ
ニウムのような導電体３６のデュアルダマシン堆積が実
行されて、図６に示すようなバイア／配線３８が形成さ
れる。ＣＭＰを実行して表面を平坦化し、導電体３６を
表面から除去する。
【０００９】図１から図６で説明したプロセスを半導体
デバイス１０全体に実行する。例えば、コンタクト／配
線２８およびバイア／配線３８をメモリチップのメモリ
アレイ部分３０内に形成する。
デバイス１０全体に実行する。例えば、コンタクト／配
線２８およびバイア／配線３８をメモリチップのメモリ
アレイ部分３０内に形成する。
【００１０】従って、半導体チップ上でヒューズが占め
る面積を縮小する必要がある。さらに、半導体デバイス
のヒューズに対する、ヒューズ抵抗を調整する方法が必
要である。さらに付加的なプロセスステップおよびマス
ク無しにヒューズを製造する必要がある。
る面積を縮小する必要がある。さらに、半導体デバイス
のヒューズに対する、ヒューズ抵抗を調整する方法が必
要である。さらに付加的なプロセスステップおよびマス
ク無しにヒューズを製造する必要がある。
【００１１】
【発明が解決しようとする課題】本発明の課題は、半導
体チップ上でヒューズが占める面積を縮小することであ
る。本発明の別の課題は、半導体デバイスのヒューズに
対する、ヒューズ抵抗を調整する方法を提供することで
ある。
体チップ上でヒューズが占める面積を縮小することであ
る。本発明の別の課題は、半導体デバイスのヒューズに
対する、ヒューズ抵抗を調整する方法を提供することで
ある。
【００１２】
【課題を解決するための手段】前記課題は本発明によ
り、半導体のヒューズを、導電性経路が表面に配置され
た基板と、前記基板に配置された誘電体層と、前記表面
に垂直に配置された縦型ヒューズとを有するように構成
し、前記縦型ヒューズは誘電体層を貫通し、前記導電性
経路に接続し、前記縦型ヒューズは空孔を備え、前記空
孔の縦表面にはライナ材料が配置され、縦表面に沿った
ライナ材料は溶けてヒューズを切断するようにして解決
される。
り、半導体のヒューズを、導電性経路が表面に配置され
た基板と、前記基板に配置された誘電体層と、前記表面
に垂直に配置された縦型ヒューズとを有するように構成
し、前記縦型ヒューズは誘電体層を貫通し、前記導電性
経路に接続し、前記縦型ヒューズは空孔を備え、前記空
孔の縦表面にはライナ材料が配置され、縦表面に沿った
ライナ材料は溶けてヒューズを切断するようにして解決
される。
【００１３】
【発明の実施の形態】本発明による半導体デバイスのヒ
ューズは、導電性経路が表面に配置された基板と、前記
基板に配置された誘電体層と、前記表面に垂直に配置さ
れた縦型ヒューズとを有する。前記縦型ヒューズは誘電
体層を貫通し、前記導電性経路に接続し、前記縦型ヒュ
ーズは空孔を備え、前記空孔の縦表面にはライナ材料が
配置され、縦表面に沿ったライナ材料は溶けてヒューズ
を切断する。
ューズは、導電性経路が表面に配置された基板と、前記
基板に配置された誘電体層と、前記表面に垂直に配置さ
れた縦型ヒューズとを有する。前記縦型ヒューズは誘電
体層を貫通し、前記導電性経路に接続し、前記縦型ヒュ
ーズは空孔を備え、前記空孔の縦表面にはライナ材料が
配置され、縦表面に沿ったライナ材料は溶けてヒューズ
を切断する。
【００１４】択一的な実施例では、前記ライナ材料は有
利には窒化チタンを含み、前記ヒューズは有利にはアル
ミニウムを含む。前記誘電体層は多重誘電体層を含む。
前記導電性経路はヒューズに垂直に配置された導体線を
含んでいて、導体線とヒューズとの間のベンドを形成す
る。ヒューズを通る電流はベンドから空孔へ向かって流
れる。前記ライナ材料の抵抗は有利には、ヒューズの他
の部分の抵抗より大きい。
利には窒化チタンを含み、前記ヒューズは有利にはアル
ミニウムを含む。前記誘電体層は多重誘電体層を含む。
前記導電性経路はヒューズに垂直に配置された導体線を
含んでいて、導体線とヒューズとの間のベンドを形成す
る。ヒューズを通る電流はベンドから空孔へ向かって流
れる。前記ライナ材料の抵抗は有利には、ヒューズの他
の部分の抵抗より大きい。
【００１５】縦型ヒューズの製造方法は、半導体デバイ
スの誘電体層中にヒューズホールを縦方向に形成するス
テップと、前記ヒューズホールの側面を導電体層でライ
ニングするステップと、前記ヒューズホール内に導電体
を堆積するステップとを有する。前記導電体層の抵抗は
前記導電体の抵抗より大きく、前記導電体は空孔を形成
し、前記空孔の縦表面には導電体層が配置されている。
スの誘電体層中にヒューズホールを縦方向に形成するス
テップと、前記ヒューズホールの側面を導電体層でライ
ニングするステップと、前記ヒューズホール内に導電体
を堆積するステップとを有する。前記導電体層の抵抗は
前記導電体の抵抗より大きく、前記導電体は空孔を形成
し、前記空孔の縦表面には導電体層が配置されている。
【００１６】縦型ヒューズの製造を、メモリチップのコ
ンタクトおよびバイア構造体の製造と同時に行う方法
は、メモリアレイ部分内にデバイスが形成されている基
板を含むメモリチップを提供し、チップはさらにヒュー
ズ領域を有し、前記基板上に第１誘電体層を堆積し、第
１誘電体層中にコンタクトを形成し、第２誘電体層を堆
積し、ヒューズホールとバイアホールとを同時に形成
し、ヒューズホールは第１および第２誘電体層中に縦方
向に形成し、バイアホールをコンタクトまで貫通させ、
ヒューズホールおよびバイアホールの側壁を導電体層で
ライニングし、導電体をヒューズホールおよびバイアホ
ール内に堆積し、導電体層の抵抗は導電体の抵抗より大
きく、ヒューズホール内に堆積した導電体はヒューズホ
ール内に空孔を形成し、前記空孔の縦表面には導電体層
が堆積しており、前記ヒューズホールは、バイアホール
の開口部よりも大きな開口部を形成しており、同じプロ
セスによりヒューズホール内に空孔を形成する一方、バ
イアホールを充填する。
ンタクトおよびバイア構造体の製造と同時に行う方法
は、メモリアレイ部分内にデバイスが形成されている基
板を含むメモリチップを提供し、チップはさらにヒュー
ズ領域を有し、前記基板上に第１誘電体層を堆積し、第
１誘電体層中にコンタクトを形成し、第２誘電体層を堆
積し、ヒューズホールとバイアホールとを同時に形成
し、ヒューズホールは第１および第２誘電体層中に縦方
向に形成し、バイアホールをコンタクトまで貫通させ、
ヒューズホールおよびバイアホールの側壁を導電体層で
ライニングし、導電体をヒューズホールおよびバイアホ
ール内に堆積し、導電体層の抵抗は導電体の抵抗より大
きく、ヒューズホール内に堆積した導電体はヒューズホ
ール内に空孔を形成し、前記空孔の縦表面には導電体層
が堆積しており、前記ヒューズホールは、バイアホール
の開口部よりも大きな開口部を形成しており、同じプロ
セスによりヒューズホール内に空孔を形成する一方、バ
イアホールを充填する。
【００１７】他の方法では、導電体を堆積するステップ
は、デュアルダマシンプロセスにより導電体を堆積する
ステップを含む。導電体を堆積するステップは、導電体
の湿潤層を堆積し、ヒューズホール内に導電体を堆積し
て空孔を形成することをさらに含む。湿潤層は有利に
は、化学的気相成長プロセスにより堆積させる。導電体
は有利には、物理的気相成長プロセスにより堆積させ
る。導電体層または空孔の寸法の一方を調整して、所定
のヒューズ切断電圧を規定するステップをさらに含む。
前記導電体は有利には、アルミニウムを含み、前記導電
体層は窒化チタンを含む。ヒューズの抵抗を、該ヒュー
ズが接続されている外部回路の抵抗と整合させるステッ
プをさらに含む。
は、デュアルダマシンプロセスにより導電体を堆積する
ステップを含む。導電体を堆積するステップは、導電体
の湿潤層を堆積し、ヒューズホール内に導電体を堆積し
て空孔を形成することをさらに含む。湿潤層は有利に
は、化学的気相成長プロセスにより堆積させる。導電体
は有利には、物理的気相成長プロセスにより堆積させ
る。導電体層または空孔の寸法の一方を調整して、所定
のヒューズ切断電圧を規定するステップをさらに含む。
前記導電体は有利には、アルミニウムを含み、前記導電
体層は窒化チタンを含む。ヒューズの抵抗を、該ヒュー
ズが接続されている外部回路の抵抗と整合させるステッ
プをさらに含む。
【００１８】本発明は半導体製造に関し、より詳細には
縦型ヒューズおよび半導体チップレイアウト面積の縮小
に対する方法に関する。本発明は、ヒューズの製造をチ
ップ面に垂直な方向に行う方法を含む。本発明によるヒ
ューズは縦型に配置されており、すなわち縦方向ヒュー
ズである。本発明による縦型ヒューズは、ヒューズが占
める面積を縮小する。例えば従来技術による横型ヒュー
ズが長さ４μｍ、幅０．５μｍ、厚さ０．５μｍである
ならば、ヒューズを横方向から縦方向へ変えることによ
り面積が約８倍縮小される。また本発明は、ヒューズの
消費電力を最大とするためにヒューズ抵抗を調整する方
法を含む。消費電力を最大にすることにより、ヒューズ
が容易に切断できるようになる。有利な実施例では、縦
型ヒューズは空孔を有し、この空孔は付加的なマスクま
たはプロセスステップ無しに形成される。空孔を組み込
むことによる利点の１つは、切断されたヒューズを熱し
てしまう可能性をこの空孔が小さくするからである。
縦型ヒューズおよび半導体チップレイアウト面積の縮小
に対する方法に関する。本発明は、ヒューズの製造をチ
ップ面に垂直な方向に行う方法を含む。本発明によるヒ
ューズは縦型に配置されており、すなわち縦方向ヒュー
ズである。本発明による縦型ヒューズは、ヒューズが占
める面積を縮小する。例えば従来技術による横型ヒュー
ズが長さ４μｍ、幅０．５μｍ、厚さ０．５μｍである
ならば、ヒューズを横方向から縦方向へ変えることによ
り面積が約８倍縮小される。また本発明は、ヒューズの
消費電力を最大とするためにヒューズ抵抗を調整する方
法を含む。消費電力を最大にすることにより、ヒューズ
が容易に切断できるようになる。有利な実施例では、縦
型ヒューズは空孔を有し、この空孔は付加的なマスクま
たはプロセスステップ無しに形成される。空孔を組み込
むことによる利点の１つは、切断されたヒューズを熱し
てしまう可能性をこの空孔が小さくするからである。
【００１９】図１から図６で説明した構造体を形成する
ためのプロセスを、本発明において縦型ヒューズを形成
するために使用する。有利には、本発明による縦型ヒュ
ーズによりチップレイアウト面積が縮小され、かつこの
ヒューズは付加的なプロセスステップおよびマスク無し
に製造される。言い換えると、縦型ヒューズが半導体デ
バイスのヒューズ領域に、デバイスの他の構造体と同時
に形成される。縦型ヒューズと同時に形成されるメモリ
アレイデバイスを備えたメモリデバイスに対する、縦型
ヒューズの製造プロセスを例として説明する。
ためのプロセスを、本発明において縦型ヒューズを形成
するために使用する。有利には、本発明による縦型ヒュ
ーズによりチップレイアウト面積が縮小され、かつこの
ヒューズは付加的なプロセスステップおよびマスク無し
に製造される。言い換えると、縦型ヒューズが半導体デ
バイスのヒューズ領域に、デバイスの他の構造体と同時
に形成される。縦型ヒューズと同時に形成されるメモリ
アレイデバイスを備えたメモリデバイスに対する、縦型
ヒューズの製造プロセスを例として説明する。
【００２０】
【実施例】図を参照して詳細を具体的に説明する。図全
体を通して、類似または同一の要素にはそれぞれ相応の
参照番号を付してある。まず図７に半導体基板１２を示
す。半導体基板はシリコン、ＳＯＩ、ガリウムひ素また
は当分野で公知の他の基板を含む。導電体１６が誘電体
層１４上に堆積している。他の形式の半導体デバイスに
対しては、他の導電性構造体が同様に形成される。当分
野で公知のプロセスにより、誘電体層１４は堆積され、
パターニングされる。誘電体層１４はＴＥＯＳ、熱酸化
物、シランまたは高密度多結晶シリコンのような酸化物
を含む。誘電体層１８は誘電体層１４上に堆積される。
誘電体層１８は二酸化シリコンのような酸化物である。
体を通して、類似または同一の要素にはそれぞれ相応の
参照番号を付してある。まず図７に半導体基板１２を示
す。半導体基板はシリコン、ＳＯＩ、ガリウムひ素また
は当分野で公知の他の基板を含む。導電体１６が誘電体
層１４上に堆積している。他の形式の半導体デバイスに
対しては、他の導電性構造体が同様に形成される。当分
野で公知のプロセスにより、誘電体層１４は堆積され、
パターニングされる。誘電体層１４はＴＥＯＳ、熱酸化
物、シランまたは高密度多結晶シリコンのような酸化物
を含む。誘電体層１８は誘電体層１４上に堆積される。
誘電体層１８は二酸化シリコンのような酸化物である。
【００２１】誘電体層１８をパターニングし、そしてア
レイ部分をエッチングしてデュアルダマシン構造を形成
する。これは図２および図３に関連して既に説明した。
ＣＭＰを実行して誘電体層１８表面を平坦化する。誘電
体層２６を誘電体層１８上に堆積する。誘電体層２６は
有利には二酸化シリコンのような酸化物である。誘電体
層２６をパターニングし、そしてエッチングしてデュア
ルダマシンヒューズホール１０２を形成する。ヒューズ
ホールの形成は、図５に示したようにコンタクトホール
３２および配線トレンチ３４がデュアルダマシン堆積に
対して形成されるのと同時に行われる。ヒューズホール
１０２のパターニングは有利にはリソグラフィプロセス
により実行する。ヒューズホール１０２のエッチングは
反応性イオンエッチング（ＲＩＥ）プロセスまたは化学
的ダウンストリームエッチング（chemical downstream
etching ＝ＣＤＥ）プロセスにより実行される。その他
のエッチング技術を使用してもよい。
レイ部分をエッチングしてデュアルダマシン構造を形成
する。これは図２および図３に関連して既に説明した。
ＣＭＰを実行して誘電体層１８表面を平坦化する。誘電
体層２６を誘電体層１８上に堆積する。誘電体層２６は
有利には二酸化シリコンのような酸化物である。誘電体
層２６をパターニングし、そしてエッチングしてデュア
ルダマシンヒューズホール１０２を形成する。ヒューズ
ホールの形成は、図５に示したようにコンタクトホール
３２および配線トレンチ３４がデュアルダマシン堆積に
対して形成されるのと同時に行われる。ヒューズホール
１０２のパターニングは有利にはリソグラフィプロセス
により実行する。ヒューズホール１０２のエッチングは
反応性イオンエッチング（ＲＩＥ）プロセスまたは化学
的ダウンストリームエッチング（chemical downstream
etching ＝ＣＤＥ）プロセスにより実行される。その他
のエッチング技術を使用してもよい。
【００２２】ヒューズホール１０２は誘電体層１８およ
び誘電体層２６を貫通して導電体１６に達する。誘電体
層１８および誘電体層２６のエッチングに対して説明し
たエッチングプロセスは、有利には導電体１６に対して
選択的である。導電体１６は有利にはタングステン、ア
ルミニウムまたはその他の導電体である。
び誘電体層２６を貫通して導電体１６に達する。誘電体
層１８および誘電体層２６のエッチングに対して説明し
たエッチングプロセスは、有利には導電体１６に対して
選択的である。導電体１６は有利にはタングステン、ア
ルミニウムまたはその他の導電体である。
【００２３】図８を参照する。ヒューズホール１０２内
に導電性薄膜１０４が形成される。薄膜１０４は有利に
は、ベース材料（ base material ）またはヒューズに
対して使用されるバイアよりも抵抗の大きい物質であ
り、以降のステップで適用される。薄膜１０４は堆積プ
ロセス、例えば化学気相成長（ＣＶＤ）により形成され
る。薄膜１０４はヒューズホール１０２をライニングす
る（図９も参照）。
に導電性薄膜１０４が形成される。薄膜１０４は有利に
は、ベース材料（ base material ）またはヒューズに
対して使用されるバイアよりも抵抗の大きい物質であ
り、以降のステップで適用される。薄膜１０４は堆積プ
ロセス、例えば化学気相成長（ＣＶＤ）により形成され
る。薄膜１０４はヒューズホール１０２をライニングす
る（図９も参照）。
【００２４】図９を参照する。デュアルダマシン堆積プ
ロセスにより、薄膜１０４の形成されているヒューズホ
ール１０２を充填する。導電体１０６は有利には物理的
気相成長プロセスにより堆積される。その他のコンフォ
ーマルなコーティングプロセスを使用してもよい。導電
体１０６は有利にはアルミニウムであるが、他の導電体
を使用してもよい。有利な実施例では、薄膜１０４は金
属窒化物を含む。例えばＡｌよりも抵抗が大きい窒化チ
タン（ＴｉＮ）である。銅などの他の導体およびその合
金を薄膜１０４に使用してよい。堆積プロセスには空孔
１０８の形成を含み、この空孔によりヒューズ切断中に
薄膜１０４の体積が膨張できる。縦型ヒューズ１１０が
形成され、このヒューズにより半導体デバイスのレイア
ウト面積は、従来の横向きに配置されたヒューズと比較
して大幅に縮小される。
ロセスにより、薄膜１０４の形成されているヒューズホ
ール１０２を充填する。導電体１０６は有利には物理的
気相成長プロセスにより堆積される。その他のコンフォ
ーマルなコーティングプロセスを使用してもよい。導電
体１０６は有利にはアルミニウムであるが、他の導電体
を使用してもよい。有利な実施例では、薄膜１０４は金
属窒化物を含む。例えばＡｌよりも抵抗が大きい窒化チ
タン（ＴｉＮ）である。銅などの他の導体およびその合
金を薄膜１０４に使用してよい。堆積プロセスには空孔
１０８の形成を含み、この空孔によりヒューズ切断中に
薄膜１０４の体積が膨張できる。縦型ヒューズ１１０が
形成され、このヒューズにより半導体デバイスのレイア
ウト面積は、従来の横向きに配置されたヒューズと比較
して大幅に縮小される。
【００２５】図１０は半導体デバイスの断面図であり、
本発明による、同一の半導体デバイス上のヒューズ領域
１６０およびメモリアレイ領域１６２を示す。参照番号
１１の部分を図１１により詳細に示す。
本発明による、同一の半導体デバイス上のヒューズ領域
１６０およびメモリアレイ領域１６２を示す。参照番号
１１の部分を図１１により詳細に示す。
【００２６】図１１に空孔領域の拡大図を示す。薄膜１
０４は空孔１０８をライニングし、空孔１０８が形成さ
れるように導電体１０６が堆積される。ヒューズ１１０
を切断する際、電流はそこを流れる。所定量の電流がヒ
ューズ１１０を流れると、ヒューズ１１０は切断され
る。導電体１０６と比較して薄膜１０４は抵抗が大きい
だけでなく、その断面積も小さいので、薄膜１０４はＩ
2Ｒ加熱の間に破壊される。ここでＩは電流であり、Ｒ
はヒューズ１１０の抵抗である。空孔１０８があるの
で、薄膜１０４は電流による高温のために融ける。薄膜
１０４は空孔１０８内へ膨張して、ヒューズ１１０の導
電性経路を切断する。
０４は空孔１０８をライニングし、空孔１０８が形成さ
れるように導電体１０６が堆積される。ヒューズ１１０
を切断する際、電流はそこを流れる。所定量の電流がヒ
ューズ１１０を流れると、ヒューズ１１０は切断され
る。導電体１０６と比較して薄膜１０４は抵抗が大きい
だけでなく、その断面積も小さいので、薄膜１０４はＩ
2Ｒ加熱の間に破壊される。ここでＩは電流であり、Ｒ
はヒューズ１１０の抵抗である。空孔１０８があるの
で、薄膜１０４は電流による高温のために融ける。薄膜
１０４は空孔１０８内へ膨張して、ヒューズ１１０の導
電性経路を切断する。
【００２７】ヒューズ１１０の重要な側面の１つは、異
なる抵抗（Ｒ）のヒューズを製造することにより、異な
る電流で切断され、かつ消費電力を最大にするようにヒ
ューズ１１０を調整できるということである。これは様
々な手法で実現される。消費電力を最大にする手法の１
つは、ヒューズ１１０の抵抗を外部回路の抵抗
（ＲEX T）と整合させることである。外部回路は、ヒュ
ーズ１１０に電流を供給するトランジスタ（図示せず）
を含む。図１２を参照する。ヒューズ１１０の抵抗はバ
イアの幅／半径ｒ１、空孔１０８の長さ”Ｌ”（図１１
参照）および／または薄膜１０４の厚さΔｒを変化させ
ることで調整される（ここでｒ１は、導電体１０６の外
径／外周または薄膜１０４の内径／内周への、半径また
は幅である）。これらの関係は以下の式１および式２の
ようになっている。
なる抵抗（Ｒ）のヒューズを製造することにより、異な
る電流で切断され、かつ消費電力を最大にするようにヒ
ューズ１１０を調整できるということである。これは様
々な手法で実現される。消費電力を最大にする手法の１
つは、ヒューズ１１０の抵抗を外部回路の抵抗
（ＲEX T）と整合させることである。外部回路は、ヒュ
ーズ１１０に電流を供給するトランジスタ（図示せず）
を含む。図１２を参照する。ヒューズ１１０の抵抗はバ
イアの幅／半径ｒ１、空孔１０８の長さ”Ｌ”（図１１
参照）および／または薄膜１０４の厚さΔｒを変化させ
ることで調整される（ここでｒ１は、導電体１０６の外
径／外周または薄膜１０４の内径／内周への、半径また
は幅である）。これらの関係は以下の式１および式２の
ようになっている。
【００２８】 Ａ＝π（（２×ｒ１×Δｒ）−Δｒ2） 式１ Ｒ＝ρＬ／Ａ 式２ ここでＡは水平面で切ったヒューズ１１０の断面積であ
り、ρは薄膜１０４の抵抗である。
り、ρは薄膜１０４の抵抗である。
【００２９】図１３は、本発明による縦型ヒューズの抵
抗と消費電力との関係を示すグラフである。グラフに最
大の消費電力の点Ａ、ＢおよびＣを示す。これらの点で
は、ヒューズ抵抗と凡例に示す外部抵抗（ＲEXT）とが
実質的に等しい。Ｕはヒューズの両端の電圧である。
抗と消費電力との関係を示すグラフである。グラフに最
大の消費電力の点Ａ、ＢおよびＣを示す。これらの点で
は、ヒューズ抵抗と凡例に示す外部抵抗（ＲEXT）とが
実質的に等しい。Ｕはヒューズの両端の電圧である。
【００３０】発明者が行った電気的なテストでは、空孔
１０８の有無によるＡｌスタッド（導電体１０６）の抵
抗の劇的な相違は見られなかった。抵抗の違いは係数２
の程度で変動した。空孔１０８内のスタッドの断面積が
縮小することにより電流密度が増加して、それにより抵
抗が大きくなると共に温度が上昇する。
１０８の有無によるＡｌスタッド（導電体１０６）の抵
抗の劇的な相違は見られなかった。抵抗の違いは係数２
の程度で変動した。空孔１０８内のスタッドの断面積が
縮小することにより電流密度が増加して、それにより抵
抗が大きくなると共に温度が上昇する。
【００３１】図１４を参照する。本発明によると有利に
は、導電体１０６はヒューズホール１０２を完全には充
填しない。実施例の１つでは「低温Ａｌ充填（ Cool-Al
-Fill ）」技術によりヒューズホール１０２を充填する
ことで、その内部に空孔１０８を形成する。「低温Ａｌ
充填」ではＣＶＤによりＡｌ湿潤層１１４を形成し、次
に物理的気相成長（ＰＶＤ）または他のコンフォーマル
なコーティング処理によりＡｌ堆積層１１６を形成す
る。薄膜１０４はＡｌが堆積する前に形成され、ヒュー
ズホール１０２にＡｌを封じ込めるための拡散バリアと
して機能する。薄膜１０４はライナ材料であり、本発明
による縦型ヒューズに対して形成された空孔１０８を取
り囲む。薄膜１０４は打ち込まれた（ implanted ＝Ｉ
ＭＰ）Ｔｉ（厚さ約２５０Å）のスタックおよび／また
はＣＶＤによるＴｉＮ（厚さ約５０Å）を含む。有利に
はＴｉＮを使用する。
は、導電体１０６はヒューズホール１０２を完全には充
填しない。実施例の１つでは「低温Ａｌ充填（ Cool-Al
-Fill ）」技術によりヒューズホール１０２を充填する
ことで、その内部に空孔１０８を形成する。「低温Ａｌ
充填」ではＣＶＤによりＡｌ湿潤層１１４を形成し、次
に物理的気相成長（ＰＶＤ）または他のコンフォーマル
なコーティング処理によりＡｌ堆積層１１６を形成す
る。薄膜１０４はＡｌが堆積する前に形成され、ヒュー
ズホール１０２にＡｌを封じ込めるための拡散バリアと
して機能する。薄膜１０４はライナ材料であり、本発明
による縦型ヒューズに対して形成された空孔１０８を取
り囲む。薄膜１０４は打ち込まれた（ implanted ＝Ｉ
ＭＰ）Ｔｉ（厚さ約２５０Å）のスタックおよび／また
はＣＶＤによるＴｉＮ（厚さ約５０Å）を含む。有利に
はＴｉＮを使用する。
【００３２】「低温Ａｌ充填」は次の特徴を有する。薄
膜１０４は有利には、ヒューズホール１０２の底部まで
達する連続的な膜である。湿潤層１１４は有利には、不
連続な膜であり、付加的な導電体とはならない。すなわ
ち、層１１６の所だけ湿潤（wet ）であればよい。層１
１６の充填の深さは、バイア／コンタクトの直径（ヒュ
ーズホール１０２）が縮小するにつれて深くなる。これ
らの特徴は空孔１０８のサイズ（抵抗）の制御を可能に
するが、これは特に縦型ヒューズ１１０の臨界寸法（ c
ritical dimension ＝ＣＤ）を変化させることにより可
能になる。図１５に示すのは、ＰＶＤによるＡｌ充填物
の深さに対する、ヒューズホールの種々異なる臨界寸法
（凡例に示す）の堆積時間である。
膜１０４は有利には、ヒューズホール１０２の底部まで
達する連続的な膜である。湿潤層１１４は有利には、不
連続な膜であり、付加的な導電体とはならない。すなわ
ち、層１１６の所だけ湿潤（wet ）であればよい。層１
１６の充填の深さは、バイア／コンタクトの直径（ヒュ
ーズホール１０２）が縮小するにつれて深くなる。これ
らの特徴は空孔１０８のサイズ（抵抗）の制御を可能に
するが、これは特に縦型ヒューズ１１０の臨界寸法（ c
ritical dimension ＝ＣＤ）を変化させることにより可
能になる。図１５に示すのは、ＰＶＤによるＡｌ充填物
の深さに対する、ヒューズホールの種々異なる臨界寸法
（凡例に示す）の堆積時間である。
【００３３】実施例では、縦型ヒューズ１１０はアレイ
コンタクト（図１〜図６）と同時に形成される。空孔１
０８を有する縦型ヒューズ１１０を形成するには、有利
には臨界寸法（バイア／ヒューズホール１０２の直径ま
たは幅）をコンタクト／バイアホール３８よりも大きく
する。この様にすると空孔１０８は確実に形成され、か
つ導電体の堆積プロセスに依存しない。さらに、不連続
なＡｌ膜および連続なＴｉＮ層は、コンタクト／バイア
ホール２８および３８（図１〜図６）よりも遥かに抵抗
の大きい縦型ヒューズを形成する。
コンタクト（図１〜図６）と同時に形成される。空孔１
０８を有する縦型ヒューズ１１０を形成するには、有利
には臨界寸法（バイア／ヒューズホール１０２の直径ま
たは幅）をコンタクト／バイアホール３８よりも大きく
する。この様にすると空孔１０８は確実に形成され、か
つ導電体の堆積プロセスに依存しない。さらに、不連続
なＡｌ膜および連続なＴｉＮ層は、コンタクト／バイア
ホール２８および３８（図１〜図６）よりも遥かに抵抗
の大きい縦型ヒューズを形成する。
【００３４】図１６を参照する。縦型ヒューズ１５０の
切断電圧は、ヒューズ１５０内にベンドを１つまたは複
数加えることにより、減圧される。発明者によるモデリ
ングおよび実験では、そのようなコンフィギュレーショ
ンが切断電圧を約２分の１に減圧できることが示され
た。この結果はヒューズの幾何学的形状に依存して変化
すると思われる。実施例では、電子はベンド１５２から
空孔１５４に向かって選択的に矢印「Ｄ」の方向に流れ
る。これは空孔がヒューズ１５０の直線部分に配置され
ているからである。従って切断電圧に、より大きな違い
が実現される。
切断電圧は、ヒューズ１５０内にベンドを１つまたは複
数加えることにより、減圧される。発明者によるモデリ
ングおよび実験では、そのようなコンフィギュレーショ
ンが切断電圧を約２分の１に減圧できることが示され
た。この結果はヒューズの幾何学的形状に依存して変化
すると思われる。実施例では、電子はベンド１５２から
空孔１５４に向かって選択的に矢印「Ｄ」の方向に流れ
る。これは空孔がヒューズ１５０の直線部分に配置され
ているからである。従って切断電圧に、より大きな違い
が実現される。
【図１】誘電体層および金属構造体が形成された従来型
基板の断面図である。
基板の断面図である。
【図２】誘電体層が堆積しコンタクトホールが形成され
た、図１の従来型基板の断面図である。
た、図１の従来型基板の断面図である。
【図３】従来技術による、デュアルダマシンプロセス中
にコンタクトホールに導電体が堆積した、図２の構造体
の断面図である。
にコンタクトホールに導電体が堆積した、図２の構造体
の断面図である。
【図４】従来技術による、別の誘電体層が堆積した図３
の構造体の断面図である。
の構造体の断面図である。
【図５】従来技術による、バイアホールが別の誘電体層
をコンタクトまで貫通している、図４の構造体の断面図
である。
をコンタクトまで貫通している、図４の構造体の断面図
である。
【図６】従来技術による、デュアルダマシンプロセス中
にバイアホールに導電体が堆積した、図５の構造体の断
面図である。
にバイアホールに導電体が堆積した、図５の構造体の断
面図である。
【図７】本発明による、ヒューズホールが誘電体層を導
電性構造体まで貫通している、半導体デバイスのヒュー
ズ領域の断面図である。
電性構造体まで貫通している、半導体デバイスのヒュー
ズ領域の断面図である。
【図８】本発明による、ヒューズホール内に導電性薄膜
またはライナが堆積した、図７の構造体の断面図であ
る。
またはライナが堆積した、図７の構造体の断面図であ
る。
【図９】本発明による、図８の構造体の断面図であり、
デュアルダマシンプロセス中にヒューズホール内に導電
体が堆積し、ライナが縦方向の壁をライニングしている
空孔を形成し、それにより縦型ヒューズが形成されてい
る。
デュアルダマシンプロセス中にヒューズホール内に導電
体が堆積し、ライナが縦方向の壁をライニングしている
空孔を形成し、それにより縦型ヒューズが形成されてい
る。
【図１０】本発明による、メモリチップのヒューズ領域
およびアレイを示す、半導体デバイスの断面図である。
およびアレイを示す、半導体デバイスの断面図である。
【図１１】本発明による、図１０の参照番号１１部分を
拡大して詳細に示す断面図であり、ライナおよび空孔を
示す。
拡大して詳細に示す断面図であり、ライナおよび空孔を
示す。
【図１２】本発明による、幾何学的な寸法を示したライ
ナ／導電体層の断面図である。
ナ／導電体層の断面図である。
【図１３】ヒューズ内の消費電力と、ヒューズ抵抗との
関係を、種々異なる外部抵抗に対して示したグラフであ
る。
関係を、種々異なる外部抵抗に対して示したグラフであ
る。
【図１４】ライナを備えたヒューズホール、湿潤Ａｌ層
および物理的に堆積されたＡｌ層を有する、本発明の実
施例を示す断面図である。
および物理的に堆積されたＡｌ層を有する、本発明の実
施例を示す断面図である。
【図１５】物理的に堆積された図１４のＡｌ層の深さ
と、堆積時間との関係を、種々異なる臨界寸法（ＣＤ）
に対して示したグラフである。
と、堆積時間との関係を、種々異なる臨界寸法（ＣＤ）
に対して示したグラフである。
【図１６】切断電圧を降下させるためにヒューズにベン
ドを設けてある、本発明の別の実施例を示す断面図であ
る。
ドを設けてある、本発明の別の実施例を示す断面図であ
る。
１２ 基板 １４、１８、２６ 誘電体層 １６ 導電体 １０４ 導電性薄膜 １０６ 導電体 １０８ 空孔 １１０ 縦型ヒューズ
───────────────────────────────────────────────────── フロントページの続き (71)出願人 399035836 1730 Ｎｏｒｔｈ Ｆｉｒｓｔ Ｓｔｒｅ ｅｔ、Ｓａｎ Ｊｏｓｅ、ＣＡ、ＵＳＡ (71)出願人 594145404 インターナショナル ビジネス マシーン ズ コーポレーション アメリカ合衆国ニューヨーク州 10504 ニューヨーク アーモンク オールド オ ーチャード ロード （番地なし) (72)発明者 ステファン ジェイ ウェーバー アメリカ合衆国 ニューヨーク フィシュ キル タマラック サークル 26 (72)発明者 ロイ イッガルデン アメリカ合衆国 ニューヨーク ニューバ ーグ ジェイノス プレイス ２ (72)発明者 チャンドラセカール ナラヤン アメリカ合衆国 ニューヨーク ホープウ ェル ジャンクション ケンジントン ド ライヴ 62 (72)発明者 アクセル クリストフ ブリンツィンガー アメリカ合衆国 ニューヨーク フィッシ ュキル アスペン コート 20 (72)発明者 マーク ホインキス アメリカ合衆国 ニューヨーク フィッシ ュキル スプルース リッジ ドライヴ 37 (72)発明者 ロバート ヴァン デン バーグ アメリカ合衆国 ニューヨーク ホープウ ェル ジャンクション ブローディー ロ ード 11
Claims (23)
- 【請求項１】 半導体デバイス用のヒューズにおいて、 導電性経路が表面に配置された基板と、 前記基板に配置された誘電体層と、 前記表面に垂直に配置された縦型ヒューズとを有し、 前記縦型ヒューズは誘電体層を貫通し、前記導電性経路
に接続し、前記縦型ヒューズは空孔を形成し、 前記空孔の縦表面に沿ってライナ材料が配置され、 縦表面に沿ったライナ材料は溶けてヒューズを切断す
る、ことを特徴とするヒューズ。 - 【請求項２】 前記ライナ材料は窒化チタンを含む、請
求項１記載のヒューズ。 - 【請求項３】 前記ヒューズはアルミニウムを含む、請
求項１記載のヒューズ。 - 【請求項４】 前記誘電体層は多重誘電体層を含む、請
求項１記載のヒューズ。 - 【請求項５】 前記導電性経路はヒューズに垂直に配置
された導体線を含んでおり、導体線とヒューズとの間で
ベンドが形成される、請求項１記載のヒューズ。 - 【請求項６】 ヒューズを通る電流はベンドから空孔へ
向かって流れる、請求項５記載のヒューズ。 - 【請求項７】 前記ライナ材料の抵抗は、ヒューズの他
の部分の抵抗より大きい、請求項１記載のヒューズ。 - 【請求項８】 縦型ヒューズの製造方法において、 半導体デバイスの誘電体層中にヒューズホールを縦方向
に形成するステップと、 前記ヒューズホールの側面を導電体層でライニングする
ステップと、 前記ヒューズホール内に導電体を堆積するステップとを
有し、 前記導電体層の抵抗は前記導電体の抵抗より大きく、 前記導電体は空孔を形成し、 前記空孔の縦表面には導電体層が配置されている、こと
を特徴とする方法。 - 【請求項９】 前記導電体を堆積するステップは、デュ
アルダマシンプロセスにより導電体を堆積するステップ
を含む、請求項８記載の方法。 - 【請求項１０】 前記導電体を堆積するステップは、 導電体の湿潤層を堆積し、 ヒューズホール内に導電体を堆積して空孔を形成するこ
とをさらに含む、請求項８記載の方法。 - 【請求項１１】 前記湿潤層は化学的気相成長プロセス
により堆積させる、請求項１０記載の方法。 - 【請求項１２】 前記導電体は物理的気相成長プロセス
により堆積させる、請求項８記載の方法。 - 【請求項１３】 導電体層の厚さまたは空孔の寸法の一
方を調整して、所定のヒューズ切断電圧を規定するステ
ップをさらに含む、請求項８記載の方法。 - 【請求項１４】 前記導電体はアルミニウムを含み、前
記導電体層は窒化チタンを含む、請求項８記載の方法。 - 【請求項１５】 ヒューズの抵抗を、該ヒューズが接続
されている外部回路の抵抗と整合させるステップをさら
に含む、請求項８記載の方法。 - 【請求項１６】 縦型ヒューズの製造を、メモリチップ
のコンタクトおよびバイア構造体の製造と同時に行う方
法において、 メモリチップを提供し、 該メモリチップの基板上には、メモリアレイ部分内にデ
バイスが形成されており、 前記基板上に第１誘電体層を堆積し、 第１誘電体層中にコンタクトを形成し、 第２誘電体層を堆積し、 ヒューズホールとバイアホールとを同時に形成し、 ヒューズホールは第１および第２誘電体層中に縦方向に
形成し、 バイアホールをコンタクトまで貫通させ、 ヒューズホールおよびバイアホールの側壁を導電体層で
ライニングし、 導電体をヒューズホールおよびバイアホール内に堆積
し、 導電体層の抵抗は導電体の抵抗より大きく、 ヒューズホール内に堆積した導電体はヒューズホール内
に空孔を形成し、 前記空孔の縦表面には導電体層が配置されており、 前記ヒューズホールは、バイアホールの開口部よりも大
きな開口部を形成しており、 同じプロセスによりヒューズホール内に空孔を形成する
一方、バイアホールを充填する、ことを特徴とする方
法。 - 【請求項１７】 前記導電体を堆積するステップは、デ
ュアルダマシンプロセスにより導電体を堆積するステッ
プを含む、請求項１６記載の方法。 - 【請求項１８】 前記導電体を堆積するステップは、導
電体の湿潤層を堆積することをさらに含む、請求項１６
記載の方法。 - 【請求項１９】 前記湿潤層は化学的気相成長プロセス
により堆積させる、請求項１８記載の方法。 - 【請求項２０】 前記導電体は物理的気相成長プロセス
により堆積させる、請求項１９記載の方法。 - 【請求項２１】 導電体層または空孔の寸法の一方を調
整して、所定のヒューズ切断電圧を規定するステップを
さらに含む、請求項１６記載の方法。 - 【請求項２２】 前記導電体はアルミニウムを含み、前
記導電体層は窒化チタンを含む、請求項１６記載の方
法。 - 【請求項２３】 ヒューズの抵抗を、該ヒューズが接続
されている外部回路の抵抗と整合させるステップをさら
に含む、請求項１６記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/255767 | 1999-02-23 | ||
| US09/255,767 US6242789B1 (en) | 1999-02-23 | 1999-02-23 | Vertical fuse and method of fabrication |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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Family
ID=22969768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000046289A Withdrawn JP2000243213A (ja) | 1999-02-23 | 2000-02-23 | 縦型ヒューズおよび製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US6242789B1 (ja) |
| EP (1) | EP1032039B1 (ja) |
| JP (1) | JP2000243213A (ja) |
| KR (1) | KR100374214B1 (ja) |
| CN (1) | CN1188912C (ja) |
| DE (1) | DE60034611T2 (ja) |
| TW (1) | TW448561B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7095119B2 (en) | 2003-09-30 | 2006-08-22 | Oki Electric Industry Co., Ltd. | Semiconductor device |
| JP2007305693A (ja) * | 2006-05-09 | 2007-11-22 | Nec Electronics Corp | 半導体装置および電気ヒューズの切断方法 |
| JP2007324400A (ja) * | 2006-06-01 | 2007-12-13 | Nec Electronics Corp | 半導体装置および電気ヒューズの切断方法 |
| JP2009016816A (ja) * | 2007-06-07 | 2009-01-22 | Nec Electronics Corp | 半導体記憶装置ならびにそのデータ書込方法およびデータ読出方法 |
Families Citing this family (40)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19926107C1 (de) * | 1999-06-08 | 2000-11-16 | Siemens Ag | Halbleiteranordnung mit einer Fuse und ihr Herstellungsverfahren |
| KR100340906B1 (ko) * | 1999-08-23 | 2002-06-20 | 박종섭 | 반도체 장치의 퓨즈 구조 |
| KR100359158B1 (ko) * | 1999-12-30 | 2002-10-31 | 주식회사 하이닉스반도체 | 반도체소자의 퓨즈 형성방법 |
| DE10030444A1 (de) | 2000-06-22 | 2002-01-10 | Infineon Technologies Ag | Verfahren zur Herstellung einer dielektrischen Antifuse-Struktur |
| US6584029B2 (en) * | 2001-08-09 | 2003-06-24 | Hewlett-Packard Development Company, L.P. | One-time programmable memory using fuse/anti-fuse and vertically oriented fuse unit memory cells |
| US6580144B2 (en) * | 2001-09-28 | 2003-06-17 | Hewlett-Packard Development Company, L.P. | One time programmable fuse/anti-fuse combination based memory cell |
| US6611039B2 (en) * | 2001-09-28 | 2003-08-26 | Hewlett-Packard Development Company, L.P. | Vertically oriented nano-fuse and nano-resistor circuit elements |
| US6927472B2 (en) * | 2001-11-14 | 2005-08-09 | International Business Machines Corporation | Fuse structure and method to form the same |
| US6444503B1 (en) | 2002-02-07 | 2002-09-03 | Taiwan Semiconductor Manufacturing Company | Fabricating electrical metal fuses without additional masking |
| US7535078B2 (en) * | 2002-02-14 | 2009-05-19 | Freescale Semiconductor, Inc. | Semiconductor device having a fuse and method of forming thereof |
| US7067897B2 (en) * | 2002-02-19 | 2006-06-27 | Kabushiki Kaisha Toshiba | Semiconductor device |
| KR100449029B1 (ko) * | 2002-04-04 | 2004-09-16 | 삼성전자주식회사 | 패드영역에 퓨즈박스를 구비한 반도체 장치 및 그의제조방법 |
| US6828652B2 (en) | 2002-05-07 | 2004-12-07 | Infineon Technologies Ag | Fuse structure for semiconductor device |
| KR100621773B1 (ko) * | 2005-02-07 | 2006-09-14 | 삼성전자주식회사 | 전기적 퓨즈 회로 및 레이아웃 방법 |
| KR100735529B1 (ko) * | 2006-02-09 | 2007-07-04 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조 방법 |
| JP2007258371A (ja) * | 2006-03-22 | 2007-10-04 | Elpida Memory Inc | ヒューズ素子を有する半導体装置及びヒューズ素子の切断方法 |
| US20070252238A1 (en) * | 2006-04-27 | 2007-11-01 | Charles Lin | Tungstein plug as fuse for IC device |
| US7470929B2 (en) * | 2006-07-24 | 2008-12-30 | International Business Machines Corporation | Fuse/anti-fuse structure and methods of making and programming same |
| DE102006043484B4 (de) * | 2006-09-15 | 2019-11-28 | Infineon Technologies Ag | Fuse-Struktur und Verfahren zum Herstellen derselben |
| US7785934B2 (en) * | 2007-02-28 | 2010-08-31 | International Business Machines Corporation | Electronic fuses in semiconductor integrated circuits |
| US7671444B2 (en) * | 2007-06-25 | 2010-03-02 | International Business Machines Corporation | Empty vias for electromigration during electronic-fuse re-programming |
| US8232190B2 (en) * | 2007-10-01 | 2012-07-31 | International Business Machines Corporation | Three dimensional vertical E-fuse structures and methods of manufacturing the same |
| US10600902B2 (en) * | 2008-02-13 | 2020-03-24 | Vishay SIliconix, LLC | Self-repairing field effect transisitor |
| US8609534B2 (en) | 2010-09-27 | 2013-12-17 | International Business Machines Corporation | Electrical fuse structure and method of fabricating same |
| US8299567B2 (en) * | 2010-11-23 | 2012-10-30 | International Business Machines Corporation | Structure of metal e-fuse |
| US8633707B2 (en) | 2011-03-29 | 2014-01-21 | International Business Machines Corporation | Stacked via structure for metal fuse applications |
| US8922328B2 (en) * | 2011-08-16 | 2014-12-30 | United Microelectronics Corp. | Electrical fuse structure |
| US8962467B2 (en) | 2012-02-17 | 2015-02-24 | International Business Machines Corporation | Metal fuse structure for improved programming capability |
| US8916461B2 (en) | 2012-09-20 | 2014-12-23 | International Business Machines Corporation | Electronic fuse vias in interconnect structures |
| US8921167B2 (en) | 2013-01-02 | 2014-12-30 | International Business Machines Corporation | Modified via bottom for BEOL via efuse |
| US9059170B2 (en) * | 2013-02-06 | 2015-06-16 | International Business Machines Corporation | Electronic fuse having a damaged region |
| US8896090B2 (en) | 2013-02-22 | 2014-11-25 | International Business Machines Corporation | Electrical fuses and methods of making electrical fuses |
| CN104103460B (zh) * | 2013-04-03 | 2016-04-27 | 功得电子工业股份有限公司 | 垂直绕线中空保险丝的制法 |
| US9646929B2 (en) | 2013-06-13 | 2017-05-09 | GlobalFoundries, Inc. | Making an efuse |
| US9666528B1 (en) | 2016-02-23 | 2017-05-30 | International Business Machines Corporation | BEOL vertical fuse formed over air gap |
| US9728542B1 (en) * | 2016-05-25 | 2017-08-08 | International Business Machines Corporation | High density programmable e-fuse co-integrated with vertical FETs |
| US20190287898A1 (en) * | 2018-03-16 | 2019-09-19 | Applied Materials, Inc. | Methods and apparatus for embedded antifuses |
| US10483201B1 (en) | 2018-10-26 | 2019-11-19 | Nanya Technology Corporation | Semiconductor structure and method for manufacturing the same |
| CN111223839A (zh) * | 2020-01-17 | 2020-06-02 | 上海华力微电子有限公司 | 一种efuse熔丝的版图结构 |
| US11239160B2 (en) | 2020-06-16 | 2022-02-01 | International Business Machines Corporation | E-fuse with dielectric zipping |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5833865A (ja) * | 1981-08-24 | 1983-02-28 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| JP2593471B2 (ja) * | 1987-03-11 | 1997-03-26 | 株式会社東芝 | 半導体装置 |
| US5451811A (en) * | 1991-10-08 | 1995-09-19 | Aptix Corporation | Electrically programmable interconnect element for integrated circuits |
| US5264725A (en) * | 1992-12-07 | 1993-11-23 | Micron Semiconductor, Inc. | Low-current polysilicon fuse |
| US6218721B1 (en) * | 1997-01-14 | 2001-04-17 | Nec Corporation | Semiconductor device and method of manufacturing the same |
| US6100118A (en) * | 1998-06-11 | 2000-08-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fabrication of metal fuse design for redundancy technology having a guard ring |
-
1999
- 1999-02-23 US US09/255,767 patent/US6242789B1/en not_active Expired - Fee Related
-
2000
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- 2000-08-29 TW TW089102932A patent/TW448561B/zh not_active IP Right Cessation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7095119B2 (en) | 2003-09-30 | 2006-08-22 | Oki Electric Industry Co., Ltd. | Semiconductor device |
| JP2007305693A (ja) * | 2006-05-09 | 2007-11-22 | Nec Electronics Corp | 半導体装置および電気ヒューズの切断方法 |
| JP2007324400A (ja) * | 2006-06-01 | 2007-12-13 | Nec Electronics Corp | 半導体装置および電気ヒューズの切断方法 |
| JP2009016816A (ja) * | 2007-06-07 | 2009-01-22 | Nec Electronics Corp | 半導体記憶装置ならびにそのデータ書込方法およびデータ読出方法 |
Also Published As
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