JP2007324400A - 半導体装置および電気ヒューズの切断方法 - Google Patents
半導体装置および電気ヒューズの切断方法 Download PDFInfo
- Publication number
- JP2007324400A JP2007324400A JP2006153510A JP2006153510A JP2007324400A JP 2007324400 A JP2007324400 A JP 2007324400A JP 2006153510 A JP2006153510 A JP 2006153510A JP 2006153510 A JP2006153510 A JP 2006153510A JP 2007324400 A JP2007324400 A JP 2007324400A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- conductor
- cut
- semiconductor device
- fuse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Read Only Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
【解決手段】半導体装置100は、半導体基板(不図示)上に形成され、第1の被切断部位201を含む第1の導電体202と、第1の導電体202に分岐して接続され、第2の被切断部位203を含む第2の導電体204とを含む電気ヒューズ200を含む。切断状態において、第1の被切断部位201および第2の被切断部位203との間に、第1の導電体202が外方に流出してなる流出部114が形成される。
【選択図】図2
Description
半導体基板と、
前記半導体基板上に形成され、第1の被切断部位を含む第1の導電体と、前記第1の導電体に分岐して接続され、第2の被切断部位を含む第2の導電体とを含む電気ヒューズと、
を含み、
切断状態において、前記第1の被切断部位および前記第2の被切断部位との間に、前記第1の導電体が外方に流出してなる流出部が形成される半導体装置が提供される。
前記半導体基板上に形成され、第1の被切断部位を含む第1の導電体と、前記第1の導電体に分岐して接続され、第2の被切断部位を含む第2の導電体とを含む電気ヒューズの切断方法であって、
前記第1の導電体に電流を流し、前記第1の導電体における前記第2の導電体との接続箇所近傍で、当該第1の導電体を外方に流出させて前記第1の被切断部位および前記第2の被切断部位を切断する電気ヒューズの切断方法が提供される。
電気ヒューズ200は、第1の被切断部位201を含む第1の導電体202と、第1の導電体202に分岐して形成され、第2の被切断部位203を含む第2の導電体204とを含む。なお、ここで図示していないが、電気ヒューズ200は半導体基板上に形成されるとともに、半導体基板上に積層された絶縁膜中に形成される。本実施の形態において、電気ヒューズ200を構成する第1の導電体202および第2の導電体204は、銅を主成分として含む銅含有金属膜により構成することができる。また、第1の導電体202および第2の導電体204は、側壁や底面等がバリアメタル膜で覆われた構成とすることができる。
まず、第1の端子206と第2の端子208との間に高電圧を印加して第1の導電体202に過剰なパワーを印加する。これにより、第1の導電体202に電流が流れ、第1の導電体202が加熱される。つづいて、加熱された第1の導電体202が膨張して、第1の導電体202が外方に流出する。具体的には、膨張した第1の導電体202の周囲の絶縁膜やバリアメタル膜にクラックが発生し、第1の導電体202が絶縁膜やバリアメタル膜のクラック中に流出し、クラック中に流出部が形成される。本実施の形態において、電気ヒューズ200は、第1の被切断部位201および第2の被切断部位203の間で、第1の導電体202が外方に流出するように構成される。
本実施の形態において、電気ヒューズ200切断処理時には、第1の端子206に所定の電位Vccを付与するとともに、トランジスタ212をオンとして第2の端子208を接地する。これにより、第1の端子206と第2の端子208との間に所定の電圧が印加され、図中破線で示したように、第1の導電体202に電流が流れる。これにより、第1の被切断部位201と第2の被切断部位203との間で、第1の導電体202が外方に流出して流出部114が形成される。これに伴い、第1の被切断部位201および第2の被切断部位203に第1の空隙部112aおよび第2の空隙部112bがそれぞれ形成され、これらが切断される。本実施の形態において、電気ヒューズ200切断処理時には、第1の端子206と第2の端子208との間に、たとえば2〜5V程度の電圧を印加する。これにより、電気ヒューズ200に流出部114、第1の空隙部112aおよび第2の空隙部112bを形成するようにすることができる。
本実施の形態において、電気ヒューズ200の切断状態の判定時には、第1の端子206を接地するとともに、判定回路214により、第3の端子210に所定の電位を付与する。判定回路214は、この状態で第3の端子210における電位の高低を検出し、第3の端子210の電位が高い場合に電気ヒューズ200が切断されていると判定するとともに当該電位が低い場合に当該電気ヒューズが切断されていないと判定する。具体的には、判定回路214は、接地電位を検出した場合、電位が低いと判定することができ、第3の端子210に付与したのと同程度の電位を検出した場合、電位が高いと判定することができる。また、判定回路214は、所定の基準電位を設定しておき、検出電位が所定の基準電位よりも低い場合に電位が低いと判定し、検出電位が所定の基準電位よりも高い場合に電位が高いと判定することもできる。
図5(a)は、図3のA−A’断面図、図5(b)は、図4のA−A’断面図である。ここでは、シングルダマシン構造の配線構造を示す。
第1の端子206と第2の端子208との間に所定の電圧を印加して第1の配線102に過剰なパワーが印加されると、第1の配線102を構成する第1の導電体202が加熱されて膨張する。第1の導電体202は、柔らかい膜である第3の層間絶縁膜314の方向に膨張する。このとき、第1の導電体202は、第1の配線102の太幅配線202aの折り返し領域である流出予定領域115で最も加熱され膨張する。そのため、第1の導電体202の膨張に伴い、流出予定領域115で、第1の配線102周囲に形成されたバリアメタル膜320等にクラックが生じ、第1の導電体202がクラックから第3の層間絶縁膜314中に流出する。つまり、第1の配線102を構成する第1の導電体202が、配線溝外部に流出する。これにより、図4および図5(b)に示すように、流出部114が形成される。
図6(a)は、図3のA−A’断面図、図6(b)は、図4のA−A’断面図である。
102 第1の配線
104 第2の配線
106 ビア
112a 第1の空隙部
112b 第2の空隙部
114 流出部
115 流出予定領域
200 電気ヒューズ
201 第1の被切断部位
202 第1の導電体
202a 太幅配線
202b 細幅配線
203 第2の被切断部位
204 第2の導電体
206 第1の端子
208 第2の端子
210 第3の端子
212 トランジスタ
214 判定回路
302 第1のエッチング阻止膜
304 第1の層間絶縁膜
306 第1の保護膜
308 第2のエッチング阻止膜
310 第2の層間絶縁膜
312 第3のエッチング阻止膜
314 第3の層間絶縁膜
316 第2の保護膜
318 第4のエッチング阻止膜
320 バリアメタル膜
400 電極
402 ビア
404 カバー部材
1010 ヒューズレイアウト
1011 ヒューズ部
1011 溶断型ヒューズ部
1012 ヒューズ部
1013 ヒューズパッド
1014 ヒューズパッド
1015 ヒューズパッド
1100 ヒューズ
1101 電流流入端子
1102 電流流出端子
1103 第1往路直線部
1104 復路直線部
1106 第1直角接続部
1107 第2直角接続部
1108 斜線部
1109 斜線部
1113 第2往路直線部
Claims (13)
- 半導体基板と、
前記半導体基板上に形成され、第1の被切断部位を含む第1の導電体と、前記第1の導電体に分岐して接続され、第2の被切断部位を含む第2の導電体とを含む電気ヒューズと、
を含み、
切断状態において、前記第1の被切断部位および前記第2の被切断部位との間に、前記第1の導電体が外方に流出してなる流出部が形成される半導体装置。 - 請求項1に記載の半導体装置において、
前記電気ヒューズの前記第1の被切断部位および前記第2の被切断部位を切断するための電流流入端子および電流流出端子が、前記第1の導電体の一端および他端にそれぞれ設けられた半導体装置。 - 請求項1または2に記載の半導体装置において、
前記電気ヒューズは、前記半導体基板上において、それぞれ異なる層に形成された第1の配線と、前記第1の配線に接続されたビアと、前記ビアに接続された第2の配線とにより構成され、
前記第1の配線は、前記第1の導電体により構成されるとともに前記第1の被切断部位を含み、
前記ビアは、前記第2の導電体により構成されるとともに前記第2の被切断部位を含み、
切断前状態において、前記ビアは、前記第1の配線と前記第2の配線とに電気的に接続して形成され、
切断状態において、前記第1の配線に第1の空隙部が形成されるとともに前記ビアと前記第2の配線との間または前記ビアに第2の空隙部が形成される半導体装置。 - 請求項3に記載の半導体装置において、
前記第1の配線、前記第2の配線および前記ビアは、銅を主成分として含む銅含有金属膜により構成され、
切断前状態において、前記第2の配線と前記ビアとの間にこれらに接して設けられた第1のバリアメタル膜をさらに含み、
切断状態において、前記第1のバリアメタル膜と前記第2の配線との間に前記第2の空隙部が形成される半導体装置。 - 請求項3または4に記載の半導体装置において、
前記半導体基板上において、前記第1の配線、前記ビア、および前記第2の配線の周囲に形成された絶縁膜をさらに含み、
前記第1の配線は、前記絶縁膜に形成された配線溝内に形成され、前記流出部は、前記第1の導電体が前記配線溝外に流出して形成される半導体装置。 - 請求項5に記載の半導体装置において、
切断状態において、前記第1の配線の周囲に形成された前記絶縁膜にはクラックが設けられ、前記流出部は、前記第1の導電体が前記クラック内に流出して形成される半導体装置。 - 請求項3から6いずれかに記載の半導体装置において、
前記第1の配線は、細幅配線と、当該細幅配線に接続され、当該細幅配線よりも配線幅が広く形成された太幅配線とを含み、
前記第1の被切断部位は、前記細幅配線における前記太幅配線との接続箇所近傍に形成され、前記流出部は、前記太幅配線に形成される半導体装置。 - 請求項7に記載の半導体装置において、
前記太幅配線は、折り返しにより複数の直線部が並行配置された折り返し領域を有し、前記流出部は、前記折り返し領域に形成される半導体装置。 - 請求項8に記載の半導体装置において、
前記細幅配線は、前記折り返し領域外で前記太幅配線に接続された半導体装置。 - 請求項8または9に記載の半導体装置において、
前記ビアは、前記折り返し領域で前記第1の配線の前記太幅配線に接続された半導体装置。 - 請求項7から10いずれかに記載の半導体装置において、
前記ビアは、前記第1の配線の前記太幅配線に接続された半導体装置。 - 請求項1から11いずれかに記載の半導体装置において、
前記第1の被切断部位は、前記第2の被切断部位を介して、切断状態を判定する判定回路に接続された半導体装置。 - 半導体基板上に形成され、第1の被切断部位を含む第1の導電体と、前記第1の導電体に分岐して接続され、第2の被切断部位を含む第2の導電体とを含む電気ヒューズの切断方法であって、
前記第1の導電体に電流を流し、前記第1の導電体における前記第2の導電体との接続箇所近傍で、当該第1の導電体を外方に流出させて前記第1の被切断部位および前記第2の被切断部位を切断する電気ヒューズの切断方法。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006153510A JP4861060B2 (ja) | 2006-06-01 | 2006-06-01 | 半導体装置および電気ヒューズの切断方法 |
US11/749,241 US7728407B2 (en) | 2006-06-01 | 2007-05-16 | Semiconductor device and method of cutting electrical fuse |
CN200710106494.1A CN100472774C (zh) | 2006-06-01 | 2007-06-01 | 切断电熔丝的半导体器件和方法 |
US12/715,625 US7998798B2 (en) | 2006-06-01 | 2010-03-02 | Method of cutting electrical fuse |
US13/178,953 US8299569B2 (en) | 2006-06-01 | 2011-07-08 | Semiconductor device and method of cutting electrical fuse |
US13/630,467 US8742465B2 (en) | 2006-06-01 | 2012-09-28 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006153510A JP4861060B2 (ja) | 2006-06-01 | 2006-06-01 | 半導体装置および電気ヒューズの切断方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007324400A true JP2007324400A (ja) | 2007-12-13 |
JP4861060B2 JP4861060B2 (ja) | 2012-01-25 |
Family
ID=38856919
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006153510A Expired - Fee Related JP4861060B2 (ja) | 2006-06-01 | 2006-06-01 | 半導体装置および電気ヒューズの切断方法 |
Country Status (3)
Country | Link |
---|---|
US (4) | US7728407B2 (ja) |
JP (1) | JP4861060B2 (ja) |
CN (1) | CN100472774C (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009259881A (ja) * | 2008-04-14 | 2009-11-05 | Nec Electronics Corp | 半導体装置 |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4493444B2 (ja) * | 2004-08-26 | 2010-06-30 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
US7772093B2 (en) * | 2007-10-26 | 2010-08-10 | Xilinx, Inc. | Method of and circuit for protecting a transistor formed on a die |
CN101170099B (zh) * | 2007-11-30 | 2012-03-28 | 上海宏力半导体制造有限公司 | 多晶硅硅化物电熔丝器件 |
US20090243113A1 (en) * | 2008-03-31 | 2009-10-01 | Andigilog, Inc. | Semiconductor structure |
JP5248170B2 (ja) * | 2008-04-03 | 2013-07-31 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP2010045132A (ja) * | 2008-08-11 | 2010-02-25 | Nec Electronics Corp | 電気ヒューズおよび半導体装置 |
JP5405796B2 (ja) * | 2008-10-17 | 2014-02-05 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP2010192647A (ja) * | 2009-02-18 | 2010-09-02 | Renesas Electronics Corp | 半導体装置、及び半導体装置の製造方法 |
US8922328B2 (en) * | 2011-08-16 | 2014-12-30 | United Microelectronics Corp. | Electrical fuse structure |
US8971137B2 (en) * | 2013-03-07 | 2015-03-03 | Intel Corporation | Bit based fuse repair |
JP6103593B2 (ja) * | 2013-06-17 | 2017-03-29 | ラピスセミコンダクタ株式会社 | 半導体装置及びテスト方法 |
CN104752396B (zh) * | 2013-12-30 | 2017-09-22 | 中芯国际集成电路制造(上海)有限公司 | 电熔丝结构 |
US10677822B2 (en) | 2016-09-27 | 2020-06-09 | Analog Devices Global Unlimited Company | Electrical overstress detection device |
US11112436B2 (en) * | 2018-03-26 | 2021-09-07 | Analog Devices International Unlimited Company | Spark gap structures for detection and protection against electrical overstress events |
CN110085566A (zh) * | 2019-04-30 | 2019-08-02 | 德淮半导体有限公司 | 半导体封装件和半导体管芯 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000243213A (ja) * | 1999-02-23 | 2000-09-08 | Infineon Technol North America Corp | 縦型ヒューズおよび製造方法 |
JP2004103610A (ja) * | 2002-09-04 | 2004-04-02 | Oki Electric Ind Co Ltd | トリミングパターン |
JP2004214580A (ja) * | 2003-01-09 | 2004-07-29 | Oki Electric Ind Co Ltd | ヒューズレイアウト,及びトリミング方法 |
Family Cites Families (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4064493A (en) | 1976-06-03 | 1977-12-20 | Motorola, Inc. | P-ROM Cell having a low current fusible programming link |
JPH04373148A (ja) * | 1991-06-21 | 1992-12-25 | Nippon Steel Corp | 半導体装置のヒューズ構造 |
US5536968A (en) * | 1992-12-18 | 1996-07-16 | At&T Global Information Solutions Company | Polysilicon fuse array structure for integrated circuits |
US6222244B1 (en) * | 1998-06-08 | 2001-04-24 | International Business Machines Corporation | Electrically blowable fuse with reduced cross-sectional area |
US6369437B1 (en) * | 1999-01-12 | 2002-04-09 | Clear Logic, Inc. | Vertical fuse structure for integrated circuits and a method of disconnecting the same |
JP2000208635A (ja) * | 1999-01-19 | 2000-07-28 | Mitsubishi Electric Corp | 半導体装置 |
DE19926107C1 (de) * | 1999-06-08 | 2000-11-16 | Siemens Ag | Halbleiteranordnung mit einer Fuse und ihr Herstellungsverfahren |
US6381115B1 (en) * | 1999-12-20 | 2002-04-30 | Stmicroelectronics, Inc. | Redundant electric fuses |
JP2001244338A (ja) * | 2000-02-25 | 2001-09-07 | Toshiba Corp | 半導体集積回路装置、半導体集積回路実装基板装置および半導体集積回路装置の入力保護機能解除方法 |
US6566730B1 (en) * | 2000-11-27 | 2003-05-20 | Lsi Logic Corporation | Laser-breakable fuse link with alignment and break point promotion structures |
US20040159906A1 (en) * | 2002-05-01 | 2004-08-19 | Shingo Hashimoto | Semiconductor device and blowout method of fuse |
US6864124B2 (en) * | 2002-06-05 | 2005-03-08 | United Microelectronics Corp. | Method of forming a fuse |
JP2005039220A (ja) * | 2003-06-26 | 2005-02-10 | Nec Electronics Corp | 半導体装置 |
JP4795631B2 (ja) * | 2003-08-07 | 2011-10-19 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US20050285222A1 (en) * | 2004-06-29 | 2005-12-29 | Kong-Beng Thei | New fuse structure |
JP4584658B2 (ja) * | 2004-09-13 | 2010-11-24 | Okiセミコンダクタ株式会社 | 半導体装置 |
KR100593450B1 (ko) * | 2004-10-08 | 2006-06-28 | 삼성전자주식회사 | 수직하게 차례로 위치된 복수 개의 활성 영역들을 갖는피이. 램들 및 그 형성방법들. |
US20070007621A1 (en) * | 2005-03-30 | 2007-01-11 | Yamaha Corporation | Fuse breakdown method adapted to semiconductor device |
DE102005024346B4 (de) * | 2005-05-27 | 2012-04-26 | Infineon Technologies Ag | Sicherungselement mit Auslöseunterstützung |
JP4480649B2 (ja) * | 2005-09-05 | 2010-06-16 | 富士通マイクロエレクトロニクス株式会社 | ヒューズ素子及びその切断方法 |
US7417300B2 (en) * | 2006-03-09 | 2008-08-26 | International Business Machines Corporation | Electrically programmable fuse structures with narrowed width regions configured to enhance current crowding and methods of fabrication thereof |
US7417913B2 (en) * | 2006-03-15 | 2008-08-26 | Intel Corporation | Fuse cell having adjustable sensing margin |
US7403061B2 (en) * | 2006-03-23 | 2008-07-22 | International Business Machines Corporation | Method of improving fuse state detection and yield in semiconductor applications |
US7470929B2 (en) * | 2006-07-24 | 2008-12-30 | International Business Machines Corporation | Fuse/anti-fuse structure and methods of making and programming same |
DE102006046790B4 (de) * | 2006-10-02 | 2014-01-02 | Infineon Technologies Ag | Integriertes Bauelement und Verfahren zum Trennen einer elektrisch leitfähigen Verbindung |
-
2006
- 2006-06-01 JP JP2006153510A patent/JP4861060B2/ja not_active Expired - Fee Related
-
2007
- 2007-05-16 US US11/749,241 patent/US7728407B2/en active Active
- 2007-06-01 CN CN200710106494.1A patent/CN100472774C/zh not_active Expired - Fee Related
-
2010
- 2010-03-02 US US12/715,625 patent/US7998798B2/en not_active Expired - Fee Related
-
2011
- 2011-07-08 US US13/178,953 patent/US8299569B2/en not_active Expired - Fee Related
-
2012
- 2012-09-28 US US13/630,467 patent/US8742465B2/en active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000243213A (ja) * | 1999-02-23 | 2000-09-08 | Infineon Technol North America Corp | 縦型ヒューズおよび製造方法 |
JP2004103610A (ja) * | 2002-09-04 | 2004-04-02 | Oki Electric Ind Co Ltd | トリミングパターン |
JP2004214580A (ja) * | 2003-01-09 | 2004-07-29 | Oki Electric Ind Co Ltd | ヒューズレイアウト,及びトリミング方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009259881A (ja) * | 2008-04-14 | 2009-11-05 | Nec Electronics Corp | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
US20100159673A1 (en) | 2010-06-24 |
US20110267136A1 (en) | 2011-11-03 |
US7998798B2 (en) | 2011-08-16 |
CN101083250A (zh) | 2007-12-05 |
US8742465B2 (en) | 2014-06-03 |
US8299569B2 (en) | 2012-10-30 |
US20130026613A1 (en) | 2013-01-31 |
US20080122027A1 (en) | 2008-05-29 |
CN100472774C (zh) | 2009-03-25 |
US7728407B2 (en) | 2010-06-01 |
JP4861060B2 (ja) | 2012-01-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4861060B2 (ja) | 半導体装置および電気ヒューズの切断方法 | |
JP4861051B2 (ja) | 半導体装置および電気ヒューズの切断方法 | |
JP5248170B2 (ja) | 半導体装置 | |
JP5307437B2 (ja) | 半導体装置 | |
JP4871031B2 (ja) | 半導体装置およびヒューズの判定方法 | |
JP4741907B2 (ja) | 半導体装置およびその製造方法 | |
JP4908055B2 (ja) | 半導体装置および電気ヒューズの切断方法 | |
JP4880950B2 (ja) | 半導体装置 | |
US8324709B2 (en) | Semiconductor device | |
JP4903015B2 (ja) | 半導体装置、電気ヒューズの切断方法、および電気ヒューズの判定方法 | |
JP5331408B2 (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090518 |
|
TRDD | Decision of grant or rejection written | ||
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111027 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111101 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111104 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141111 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |