JP6103593B2 - 半導体装置及びテスト方法 - Google Patents

Description

本発明は、ヒューズを記憶素子として用いた半導体装置及びそのテスト方法に関する。

ヒューズを不揮発性記憶素子として用いる半導体装置が増えている。このようなヒューズの切断方法には、レーザ光をヒューズに照射して、レーザ光の光学エネルギーによりヒューズを溶断するものがある。レーザ光の光学エネルギーは、ヒューズを溶断するに十分なレベルに調整して照射される。しかし、レーザ光の光学エネルギーや照射位置の調整不備により、切断目的以外のヒューズも切断してしまう切断不良が発生する可能性があった。他にも、製造工程中のストレスによる切断や、薬液等液体による溶断など様々な要因で目的以外のヒューズが切断されてしまう不良が考えられる。そこで、このようなヒューズを用いた半導体装置において、切断目的のヒューズが完全に電気的に切断された事、すなわち、正常に切断された事を確認することが課題となっている。

例えば、半導体装置外部から、ヒューズが正常に切断された場合の期待値を入力し、ヒューズから読み出されたデータと比較して切断が正常になされたどうかを確認するものがある（例えば、特許文献１参照）。しかしながら、このような半導体装置において、２個のヒューズを直列に接続し、その接続点を出力端となすような相補型ヒューズを用いた場合、当該２個のヒューズが共に切断状態であると、相補型ヒューズの出力端には電源電圧（以下、“１”と称する）あるいは接地電位（以下、“０”と称する）のいずれもが供給されない。このため、相補型ヒューズの出力端には“１”及び“０”の内の一方に固定した値が安定して読み出されず、不定状態となることがある。その結果、出荷検査の際に、偶然、相補型ヒューズから出力されたデータが期待値と一致してしまった場合には、出荷試験は合格となり、出荷されてしまう場合があった。このような半導体装置は、その後、相補型ヒューズから出力されるデータが書き込み時の値とは異なる値になり、最悪、半導体装置を搭載した機器の不具合を招く可能性があった。

特開２０１２−３３２３２号公報

本発明は、相補型ヒューズの切断不良を検出することが可能な半導体装置及びテスト方法を提供することを目的とする。

本発明に係る半導体装置は、少なくとも１つの相補型ヒューズを有するヒューズ回路と、テスト電圧印加回路と、比較回路と、を有し、前記相補型ヒューズは、第１の電圧が一端に印加されており且つその他端が出力端となる第１のヒューズと、第２の電圧が一端に印加されておりその他端が前記出力端に接続されている第２のヒューズと、を含み、前記テスト電圧印加回路は、前記相補型ヒューズの出力端の各々に前記第１の電圧又は前記第２の電圧を有するテスト電圧を印加した後、前記テスト電圧の印加を停止し、前記比較回路は、前記テスト電圧印加回路が前記テスト電圧の印加を停止した後に、前記相補型ヒューズの前記出力端からの出力データと期待値とが一致しているか否かを判定し、その判定結果をテスト結果として出力する。

又、本発明に係る半導体装置のテスト方法は、第１の電圧が一端に印加されており且つその他端が出力端となる第１のヒューズと、第２の電圧が一端に印加されておりその他端が前記出力端に接続されている第２のヒューズと、を含む相補型ヒューズが形成されている半導体装置のテスト方法であって、前記相補型ヒューズの出力端に前記第１の電圧を有するテスト電圧を印加した後に、前記相補型ヒューズの前記出力端からの出力データと期待値とが一致しているか否かを比較して第１比較結果を得る第１テストシーケンスと、前記相補型ヒューズの出力端に前記第２の電圧を有するテスト電圧を印加した後に、前記相補型ヒューズの前記出力端からの前記出力データと期待値とが一致しているか否かを比較して第２比較結果を得る第２テストシーケンスと、を順次実行し、
前記第１比較結果と前記第２比較結果とが共に一致を示す場合には良品を示すテスト結果を出力する一方、前記第１又は第２比較結果が不一致を示す場合には不良を示す前記テスト結果を出力する。

本発明の半導体装置の構成の一部を示すブロック図である。 半導体装置の内部構成を示す回路図である。 第１テストシーケンスを示すタイムチャートである。 第２テストシーケンスを示すタイムチャートである。 本発明の他の実施例による半導体装置の構成を示す回路図である。

本発明に係る半導体装置の構成について、図面を参照して以下に詳細に説明する。

図１は本発明の実施例１である半導体装置５のブロック図を示している。半導体装置５には、テスト電圧印加回路１０、ヒューズ回路２０、比較回路３０が設けられている。テスト電圧印加回路１０には、ｎ個のデータ出力ラインＬｊ（ｊ＝０、１、・・・、ｎ）が設けられている。尚、ｎは正の整数である。

テスト電圧印加回路１０は、外部供給されたテスト開始信号に応じて、テストシーケンス（後述する）に従ったタイミングで各種テスト電圧（後述する）をデータ出力ラインＬｊの各々に印加する。また、テスト電圧印加回路１０は、かかるテストシーケンスに従ったタイミングで、比較回路３０に対して比較動作の実行を促すストローブ信号ＳＴＩＮを比較回路３０に供給する。更に、テスト電圧印加回路１０は、電圧供給ラインＮ３を介して、ヒューズ回路２０のデータ電圧入力端ＰＶ１に第１の電圧、例えば、電源電圧ＶＤＤを印加すると共に、電圧供給ラインＮ４を介して第１の電圧よりも低電圧である第２の電圧、例えば接地電位ＶＳＳをヒューズ回路２０のデータ電圧入力端ＰＶ２に供給する。以下、第１の電圧となっている状態を“１”、第２の電圧となっている状態を“０”と称する。

ヒューズ回路２０は、（ｎ＋１）ビット分の記憶素子を担う（ｎ＋１）個の相補型ヒューズＦｊ（ｊ＝０、１、・・・、ｎ）が並列に接続された構成を有している。相補型ヒューズＦｊは、直列に接続された１対のヒューズＦＵｊ及びＦＤｊ（ｊ＝０、１、・・・、ｎ）からなる。すなわち、ヒューズＦＵｊ及びＦＤｊ各々の一端同士が接続されており、その接続点が、当該相補型ヒューズＦｊの出力端Ｑｊ（ｊ＝０、１、・・・、ｎ）となる。ヒューズＦＵｊ各々の他端はデータ電圧入力端ＰＶ１に共通に接続されており、ヒューズＦＤｊ各々の他端はデータ電圧入力端ＰＶ２に共通に接続されている。ヒューズ回路２０では、相補型ヒューズＦｊの各々が１ビット分のデータ記憶を担うものであり、一対のヒューズ（ＦＵｊ、ＦＤｊ）における一方のヒューズだけを切断することにより、“０”又は“１”のデータ記憶が為される。例えば、ＦＵｊ及びＦＤｊの内のＦＵｊだけを切断した場合には“０”、ＦＵｊ及びＦＤｊの内のＦＤｊだけを切断した場合には“１”の１ビット分のデータが相補型ヒューズＦｊに記憶される。（ｎ＋１）個の相補型ヒューズＦｊに記憶された（ｎ＋１）ビットのデータは、ヒューズデータＦＴｊ（ｊ＝０、１、・・・、ｎ）として、上記データ出力ラインＬｊ（ｊ＝０、１、・・・、ｎ）の各々を介して、比較回路３０及びヒューズデータＦＴｊを用いる各種回路（図示せぬ）に供給される。
比較回路３０は、テスト電圧印加回路１０から供給されたストローブ信号ＳＴＩＮに応じて、上記した（ｎ＋１）ビットのヒューズデータＦＴｊの値と、その期待値ＥＴｊ（ｊ＝０、１、・・・、ｎ）とが一致しているか否かを判定し、その判定結果を示すテスト結果信号ＲＥＳを出力する。この際、比較回路３０は、両者が一致してる場合にはヒューズ回路２０が「良品」であることを示すテスト結果信号ＲＥＳを出力する一方、両者が互いに異なる場合にはヒューズ回路２０が「不良」であることを示すテスト結果信号ＲＥＳを出力する。尚、期待値ＥＴｊは、例えばシリアル形態で外部入力された期待値ビット系列を内蔵シフトレジスタ（図示せぬ）によってパラレル形態に変換して得られたものである。

次に、上記したテスト電圧印加回路１０及び比較回路３０によって為されるヒューズ回路２０の切断不良テストについて説明する。

テスト電圧印加回路１０は、外部端子を介して供給されたテスト開始指令信号に応じて、先ず、期待値が”０”である場合において、切断不良の状態にある相補型ヒューズＦｊが含まれるヒューズ回路２０に対して「不良」の判定を行うことができる、以下の第１テストシーケンスに従った電圧印加動作を行う。

すなわち、テスト電圧印加回路１０は、ヒューズ回路２０のデータ電圧入力端ＰＶ１に印加された第１の電圧と等しい電圧値の第１テスト電圧（例えば、ＶＤＤ）を、所定のプリチャージ期間に亘り全てのデータ出力ラインＬｊに印加する。第１テスト電圧の印加により、半導体上に形成されているデータ出力ラインＬｊ及び出力端Ｑｊに寄生する寄生容量が充電され、データ出力ラインＬｊ上の電圧値が第１テスト電圧と等しくなる。このプリチャージ期間に亘る第１テスト電圧の印加後、テスト電圧印加回路１０は、全てのデータ出力ラインＬｊに対する電圧印加を停止する。これにより、ヒューズ回路２０は、一対のヒューズ（ＦＵｊ、ＦＤｊ）の切断状態に応じた電圧、つまり書き込まれたデータに対応した電圧をデータ出力ラインＬｊ上に印加する。かかる状態において、テスト電圧印加回路１０は、ストローブ信号ＳＴＩＮを比較回路３０に供給する。ストローブ信号ＳＴＩＮに応じて、比較回路３０は、ヒューズデータＦＴｊの値と、その期待値ＥＴｊとが一致しているか否かの判定を行う。

すなわち、比較回路３０は、両者が一致していればヒューズ回路２０には正しくデータが書き込まれているとして「良品」を示す第１テスト結果を得る一方、両者が不一致であれば、ヒューズ回路２０には正しくデータが書き込まれていないとして「不良」を示す第１テスト結果を得る。

ここで、例えば、相補型ヒューズＦ０に“０”が正しく書き込まれている場合には、この相補型ヒューズＦ０内のヒューズＦＵ０及びＦＤ０の内のＦＵ０だけが切断されている。これにより、相補型ヒューズＦ０内では、ヒューズＦＤ０を介して第２の電圧（例えばＶＳＳ）が出力端Ｑ０に印加される。よって、相補型ヒューズＦ０は、この第２の電圧に対応した“０”を示すヒューズデータＦＴ０を読み出すことになる。また、相補型ヒューズＦ１に“１”が正しく書き込まれている場合には、この相補型ヒューズＦ１内のヒューズＦＵ１及びＦＤ１の内のＦＤ１だけが切断されている。これにより、相補型ヒューズＦ１内では、ヒューズＦＵ１を介して第１の電圧（例えばＶＤＤ）が出力端Ｑ１に印加される。よって、相補型ヒューズＦ１は、この第１の電圧に対応した“１”を示すヒューズデータＦＴ１を読み出すことになる。

従って、上記のように、一対のヒューズ（ＦＵｊ、ＦＤｊ）の内の一方のヒューズだけが切断されていれば、相補型ヒューズＦｊから読み出されたヒューズデータＦＴｊは、期待値ＥＴｊと同一となる。よって、比較回路３０は、この相補型ヒューズＦｊが「良品」であることを示す第１テスト結果を得ることになる。

しかしながら、一対のヒューズ（ＦＵｊ、ＦＤｊ）が両方共に切断されているという切断不良が生じていると、相補型ヒューズＦｊの出力端Ｑｊはハイインピーダンス状態、つまり、出力値が“０”及び“１”の内の一方側に安定しない不安定な状態となる。よって、例えば相補型ヒューズＦｎに“０”を書き込む際に誤ってヒューズＦＵｎ及びＦＤｎを共に切断してしまうと、製品出荷時のテストにおいて、この相補型ヒューズＦｎからは、偶然、期待値ＥＴｎが示す値“０”と同一の値を有するヒューズデータＦＴｎが読み出される虞がある。従って、相補型ヒューズＦｎに上記した如き切断不良が生じているにも拘わらず、読み出されたヒューズデータＦＴｎの値が期待値ＥＴ０にて示される値“０”と同一となり、相補型ヒューズＦｎが「良品」であるとの誤った判定が為されてしまう。

そこで、上記の如き切断不良をデータの書き込みエラーとして検出すべく、第１テストシーケンスでは、ヒューズ回路２０から読み出されたヒューズデータＦＴｊと、期待値ＥＴｊとの比較を行う直前のプリチャージ期間において、全てのデータ出力ラインLｊに対して、第１の電圧（例えばＶＤＤ）を印加するようにしている。

よって、一対のヒューズＦＵｎ及びＦＤｎが両方共に切断されている切断不良の状態にある相補型ヒューズＦｎでは、ヒューズを介したデータ出力ラインLｎへの電圧印加は為されないので、上記したプリチャージ期間にてデータ出力ラインLｎ及び出力端Ｑｎの寄生容量に充電された第１テスト電圧の状態を、プリチャージ期間後も保持することになる。これにより、切断不良の状態にある相補型ヒューズＦｎは、プリチャージ期間後において第１テスト電圧に対応したデータとして”１”を示すヒューズデータＦＴｎを読み出すことになる。従って、かかるプリチャージ期間後にテスト電圧印加回路１０から供給されたストローブ信号ＳＴＩＮに応じて、比較回路３０は、ヒューズデータＦＴｎの値”１”と、その期待値ＥＴｎが示す”０”とが不一致であることから、この相補型ヒューズＦｎを「不良」であると判定する。
よって、上記した第１テストシーケンスによれば、一対のヒューズ（ＦＵｊ及びＦＤｊ）が両方共に切断されている切断不良の状態にある相補型ヒューズＦｊに対する期待値が”０”である場合には、確実に「不良」判定を行うことが可能となる。

次に、テスト電圧印加回路１０は、期待値が”１”である場合において、切断不良の状態にある相補型ヒューズＦｊが含まれるヒューズ回路２０に対して「不良」の判定を行うことができる、以下の如き第２テストシーケンスに従った電圧印加動作を行う。

すなわち、テスト電圧印加回路１０は、ヒューズ回路２０のデータ電圧入力端ＰＶ２に印加された第２の電圧と等しい電圧値の第２テスト電圧（例えば、ＶＳＳ）を、所定のプリチャージ期間に亘り全てのデータ出力ラインＬｊに印加する。第２テスト電圧の印加により、半導体上に形成されているデータ出力ラインＬｊ及び出力端Ｑｊに寄生する寄生容量が放電し、データ出力ラインＬｊ上の電圧値が第２テスト電圧と等しくなる。このプリチャージ期間に亘る第２テスト電圧の印加後、テスト電圧印加回路１０は、全てのデータ出力ラインＬｊに対する電圧印加を停止する。これにより、ヒューズ回路２０は、一対のヒューズ（ＦＵｊ、ＦＤｊ）の切断状態に応じた電圧、つまり書き込まれたデータに対応した電圧をデータ出力ラインＬｊ上に印加する。かかる状態において、テスト電圧印加回路１０は、ストローブ信号ＳＴＩＮを比較回路３０に供給する。ストローブ信号ＳＴＩＮに応じて、比較回路３０は、ヒューズデータＦＴｊの値と、その期待値ＥＴｊとが一致しているか否かの判定を行う。すなわち、比較回路３０は、両者が一致していればヒューズ回路２０には正しくデータが書き込まれているとして「良品」を示す第２のテスト結果を得る一方、両者が不一致であれば、比較回路３０は、ヒューズ回路２０には正しくデータが書き込まれていないとして「不良」を示す第２テスト結果を得る。

ここで、例えば、相補型ヒューズＦ０に“０”が正しく書き込まれている場合には、この相補型ヒューズＦ０内のヒューズＦＵ０及びＦＤ０の内のＦＵ０だけが切断されている。これにより、相補型ヒューズＦ０内では、ヒューズＦＤ０を介して第２の電圧（例えばＶＳＳ）が出力端Ｑ０に印加される。よって、相補型ヒューズＦ０は、この第２の電圧に対応した“０”を示すヒューズデータＦＴ０を読み出すことになる。また、相補型ヒューズＦ１に“１”が正しく書き込まれている場合には、この相補型ヒューズＦ１内のヒューズＦＵ１及びＦＤ１の内のＦＤ１だけが切断されている。これにより、相補型ヒューズＦ１内では、ヒューズＦＵ１を介して第１の電圧（例えばＶＤＤ）が出力端Ｑ１に印加される。よって、相補型ヒューズＦ１は、この第１の電圧に対応した“１”を示すヒューズデータＦＴ１を読み出すことになる。

ところで、第２テストシーケンスでは、ヒューズ回路２０から読み出されたヒューズデータＦＴｊと、期待値ＥＴｊとの比較を行う直前のプリチャージ期間において、全てのデータ出力ラインLｊに対して、第２の電圧（例えばＶＳＳ）を印加するようにしている。

よって、一対のヒューズＦＵｎ及びＦＤｎが両方共に切断されている切断不良の状態にある相補型ヒューズＦｎでは、ヒューズを介したデータ出力ラインLｎへの電圧印加は為されないので、上記したプリチャージ期間にてデータ出力ラインLｎ及び出力端Ｑｎの寄生容量に充電された第２テスト電圧の状態を、プリチャージ期間後も保持することになる。これにより、切断不良の状態にある相補型ヒューズＦｎは、プリチャージ期間後において第２テスト電圧に対応したデータとして”０”を示すヒューズデータＦＴｎを読み出すことになる。従って、かかるプリチャージ期間後にテスト電圧印加回路１０から供給されたストローブ信号ＳＴＩＮに応じて、比較回路３０は、ヒューズデータＦＴｎの値”０”と、その期待値ＥＴｎが示す”１”とが不一致であることから、この相補型ヒューズＦｎを「不良」であると判定する。

よって、上記した第１テストシーケンスによれば、一対のヒューズ（ＦＵｊ及びＦＤｊ）が両方共に切断されている切断不良の状態にある相補型ヒューズＦｊに対する期待値が”１”である場合において、確実に「不良」判定を行うことが可能となる。

上記した第１及び第２テストシーケンスによれば、一対のヒューズ（ＦＵｊ及びＦＤｊ）が両方共に切断されている切断不良の状態にある相補型ヒューズＦｊに対する「不良」判定を行うことが可能となる。

そこで、比較回路３０は、上記第１テストシーケンスにて得られた第１テスト結果と、上記第２テストシーケンスにて得られた第２テスト結果とが共に、期待値との一致を示すか否かを判定し、両結果が共に一致している場合には「良品」、いずれか一方の結果が不一致を示す場合には「不良」を示すテスト結果信号ＲＥＳとして出力する。

図２は、本発明の実施例２である半導体装置５の回路図を示している。半導体装置５には、テスト電圧印加回路１０、ヒューズ回路２０、比較回路３０が設けられている。

テスト電圧印加回路１０には、インバータ回路１１〜１３、モード切り替え回路１４、スイッチ回路ＳＷｊ（ｊ＝０、１、２、・・・、ｎ）及びＰチャネル型のＭＯＳ（Metal Oxide Semiconductor)トランジスタ（以下、ＰＭＯＳ素子と称する）であるＰＦが設けられている。モード切り替え回路１４は、例えば半導体装置５の外部からのテスト開始指令に応じて、テストモードの動作に対応した電圧であるモード切り替え信号ＦＬ、ＦＨを出力する。モード切り替え信号ＦＬは、直列に接続された２個のインバータ回路１１及び１２を介して電圧制御ラインＮ１に送出されている。モード切り替え信号ＦＨはインバータ回路３に供給される。インバータ回路３は、このモード切り替え信号ＦＨを反転させた反転信号を電圧制御ラインＮ２に送出する。

テスト電圧印加回路１０には、上記したデータ出力ラインＬｊの各々に対応するスイッチ回路ＳＷｊが設けられている。より詳細には、スイッチ回路ＳＷｊは、ＰＭＯＳ素子であるＰＭｊ（ｊ＝０、１、２、・・・、ｎ）とＮＭＯＳ素子であるＮＭｊ（ｊ＝０、１、２、・・・、ｎ）とからなる。ＰＭｊのゲートは電圧制御ラインＮ２に接続されており、ＮＭｊのゲートは電圧制御ラインＮ１に接続されている。また、ＰＭｊのソースには電源ＶＤＤが印加されており、ＮＭｊのソースには接地電位ＶＳＳが印加されている。ＰＭｊのドレインはＮＭｊのドレインに接続されている。ＰＭＯＳ素子であるＰＦは、そのソースに電源ＶＤＤが印加されており、ゲートに接地電位ＶＳＳが印加されている。また、ＰＦのドレインが電圧供給ラインＮ３を介してヒューズ回路３０のデータ電圧入力端ＰＶ１に接続されている。また、接地電位ＶＳＳが、電圧供給ラインＮ４を介してデータ電圧入力端ＰＶ２に印加されている。

尚、図２においてヒューズ回路２０及び比較回路３０の構成及びその動作は、図１に示されるものと同一であるので、説明は省略する。

次に、図２に示される構成の動作について説明する。

モード切り替え回路１４は、上記した第１テストシーケンスでは、先ず、モード切り替え信号ＦＬ及びＦＨを共に”０”固定の状態とする。次に、モード切り替え回路１４は、モード切り替え信号ＦＨを図３に示す如きプリチャージ期間ＴＣＹＣ０の間だけ”１”とし、次の比較待機期間ＴＣＹＣ１以降は”０”とする。これにより、プリチャージ期間ＴＣＹＣ０の間は、スイッチ回路ＳＷｊのＰＭｊが全てオンになるので、図３に示すように第１のテスト電圧としての電源電圧ＶＤＤが全てのデータ出力ラインＬｊに印加される。一方、比較待機期間ＴＣＹＣ１以降においては、全てのスイッチ回路ＳＷｊはオフとなるので、テスト電圧印加回路１０側からデータ出力ラインＬｊへの電圧印加は一切為されなくなる。そして、比較待機期間ＴＣＹＣ１の後、モード切り替え回路１４は、比較動作の実行を促すストローブ信号ＳＴＩＮを比較回路３０に供給する。

上記した第１テストシーケンスでは、期待値“０”であるが相補型ヒューズＦｊの出力端からは“１”が出力されてしまうという“１”エラーを検出する“１”エラー検出モードが実施される。

次に、第２テストシーケンスにおいて、モード切り替え回路１４は、先ず、モード切り替え信号ＦＬ及びＦＨを共に”０”固定の状態とする。次に、モード切り替え回路１４は、モード切り替え信号ＦＬを図４に示す如きプリチャージ期間ＴＣＹＣ０の間だけ”１”とし、次の比較待機期間ＴＣＹＣ１以降は”０”とする。これにより、プリチャージ期間ＴＣＹＣ０の間は、スイッチ回路ＳＷｊのＰＮｊが全てオンになるので、図４に示すように第２のテスト電圧としての接地電位ＶＳＳが全てのデータ出力ラインＬｊに印加される。一方、比較待機期間ＴＣＹＣ１以降においては、全てのスイッチ回路ＳＷｊはオフとなるので、テスト電圧印加回路１０側からデータ出力ラインＬｊへの電圧印加は一切為されなくなる。そして、比較待機期間ＴＣＹＣ１の後、モード切り替え回路１４は、比較動作の実行を促すストローブ信号ＳＴＩＮを比較回路３０に供給する。

上記した第２テストシーケンスでは、期待値“１”であるが相補型ヒューズＦｊの出力端からは“０”が出力されてしまうという“１”エラーを検出する“１”エラー検出モードとなる。

ここで、相補型ヒューズＦｊの内、Ｆ０、Ｆ１及びＦｎだけを抜粋して、第１テストシーケンスによるテスト動作を説明する。

この際、相補型ヒューズＦ０は、一対のヒューズＦＵ０及びＦＤ０の内のＦＤ０だけが切断された状態、つまりデータ”１”の書込状態にあり、相補型ヒューズＦ１は、一対のヒューズＦＵ１及びＦＤ１の内のＦＵ１だけが切断された状態、つまりデータ”０”の書込状態にあるものとする。更に、相補型ヒューズＦｎは、データ”０”を書き込もうとしたところ、誤って一対のヒューズを共に切断してしまった切断不良状態にあるものとする。

このため、ヒューズデータＦＴｊは、ヒューズの切断に応じた値、すなわち、ヒューズデータＦＴ０は“０”、ヒューズデータＦＴ１は“１”になる。よって、プリチャージ期間ＴＣＹＣ０の間は、強制的に全てのヒューズデータＦＴｊが“１”となるが、比較待機期間ＴＣＹＣ１の経過後は、ヒューズデータＦＴ０及びＦＴ１は夫々のヒューズの切断状態に応じた値に戻る。従って、比較待機期間ＴＣＹＣ１の経過後に期待値との比較を行うと、一致していると判定されることになる。

ただし、相補型ヒューズＦｎに関してはその状態が不定であることから、ヒューズデータＦＴｎは“０”及び“１”の一方に固定されない状態となっている。よって、相補型ヒューズＦｎは、プリチャージ期間ＴＣＹＣ０にてデータ出力ラインＬｊに印加された第１テスト電圧により、“１”を保持した状態に遷移する。この保持は、相補型ヒューズＦｎの出力端Ｑｎ及びデータ出力ラインＬｎに寄生する容量の充放電によるものである。従って、その後の比較待機期間ＴＣＹＣ１の終了後に、モード切り替え回路１４から供給されたストローブ信号ＳＴＩＮに応じて、比較回路３０が、ヒューズデータＦＴｊと、期待値とを比較すると、ヒューズデータＦＴ０及びＦＴ１に関しては、夫々の期待値と一致するが、ヒューズデータＦＴｎは“１”を保持しており、期待値“０”とは一致しない。よって、比較回路３０のテスト結果信号ＲＥＳは「不良」を示すものとなり、ヒューズの切断不良として出荷を回避することが可能となる。

次に、相補型ヒューズＦｊの内、Ｆ０、Ｆ１及びＦｎだけを抜粋して、第２テストシーケンスによるテスト動作を説明する。

この際、相補型ヒューズＦ０は、一対のヒューズＦＵ０及びＦＤ０の内のＦＤ０だけが切断された状態、つまりデータ”１”の書込状態にあり、相補型ヒューズＦ１は、一対のヒューズＦＵ１及びＦＤ１の内のＦＵ１だけが切断された状態、つまりデータ”０”の書込状態にあるものとする。更に、相補型ヒューズＦｎは、データ”１”を書き込もうとしたところ、誤って一対のヒューズを共に切断してしまった切断不良状態にあるものとする。

このため、ヒューズデータＦＴｊは、ヒューズの切断に応じた値、すなわち、ヒューズデータＦＴ０は“０”、ヒューズデータＦＴ１は“１”になる。よって、プリチャージ期間ＴＣＹＣ０の間は、強制的に全てのヒューズデータＦＴｊが“０”となるが、比較待機期間ＴＣＹＣ１の経過後は、ヒューズデータＦＴ０及びＦＴ１は夫々のヒューズの切断状態に応じた値に戻る。従って、比較待機期間ＴＣＹＣ１の経過後に期待値との比較を行うと、一致していると判定されることになる。

ただし、相補型ヒューズＦｎに関してはその状態が不定であることから、ヒューズデータＦＴｎは“０”及び“１”の一方に固定されない状態となっている。よって、相補型ヒューズＦｎは、プリチャージ期間ＴＣＹＣ０にてデータ出力ラインＬｊに印加された第２テスト電圧により、“０”を保持した状態に遷移する。従って、その後の比較待機期間ＴＣＹＣ１の終了後に、モード切り替え回路１４から供給されたストローブ信号ＳＴＩＮに応じて、比較回路３０が、ヒューズデータＦＴｊと、期待値とを比較すると、ヒューズデータＦＴ０及びＦＴ１に関しては、夫々の期待値と一致するが、ヒューズデータＦＴｎは“０”を保持しており、期待値“１”とは一致しない。よって、比較回路３０のテスト結果信号ＲＥＳは「不良」を示すものとなり、ヒューズの切断不良として出荷を回避することが可能となる。

そして、比較回路３０は、上記第１テストシーケンスにて得られたテスト結果と、上記第２テストシーケンスにて得られたテスト結果とが共に、期待値との一致を示すか否かを判定し、両結果が共に一致している場合には「良品」、いずれか一方の結果が不一致を示す場合には「不良」を示すテスト結果信号ＲＥＳとして出力するのである。

尚、上記実施例では、プリチャージ期間ＴＣＹＣ０の期間に、スイッチ回路ＳＷｊがデータ出力ラインＬｊに、電源電位ＶＤＤ（“１”エラー検出モードの場合）あるいは接地電位ＶＳＳ（“０”エラー検出モードの場合）を印加した。“１”エラー検出モードの場合、ＰＭｊはオンするので、相補型ヒューズの切断によっては、ＰＭｊと、ヒューズＦＤｊを介して、不要な貫通電流が流れる可能性がある。実施例２では、ＰＭ０と、ヒューズＦＤ０を介して、不要な貫通電流が流れる。また、“０”エラー検出モードの場合は、ＮＭｊがオンするので、相補型ヒューズの切断によっては、ヒューズＦＵｊ、ＰＭＯＳ素子ＰＦを介して、不要な貫通電流が流れる可能性がある。実施例２では、ヒューズＦＵ１、ＰＭＯＳ素子ＰＦを介して、不要な貫通電流が流れる。この不要な貫通電流を削減すべく対策を施したのが図５に示す例である。

図５では、図２の実施例に対して、次の点が異なる。テスト電圧印加回路１０のＰＭＯＳ素子であるＰＦのゲートは電圧制御ラインＮ１に接続されている。また、ＮチャネルのＭＯＳ素子（以下、ＮＭＯＳ素子と称する）であるＮＦのドレインは、電圧供給ラインＮ４を介して、データ電圧入力端ＰＶ２に接続され、そのソースは接地されている。これにより、プリチャージ期間ＴＣＹＣ０になると、“１”エラー検出モードでは、ＰＭｊがオンするが、ＮＦがオフするため、ＰＭｊと、ＮＦを介した、不要な貫通電流は流れない。また、“０”エラー検出モードでは、ＮＭｊがオンするが、ＰＦがオフするため、ＰＦとヒューズＦＵｊを介した不要な貫通電流は流れない。本実施例ならば、前記の実施例に比べて、不要な電流が流れないので、消費電力削減の効果が期待できる。

尚、上記した第１又は２のテスト電圧を印加する期間、つまりプリチャージ期間ＴＣＹＣ０は、そのテスト電圧が、相補型ヒューズＦｊの出力端Ｑｊにある寄生容量を充電あるいは放電し、ヒューズデータＦＴｊが、安定した電圧になるまでの時間より大きい時間であれば良い。

また、上記実施例において第１又は２のテスト電圧の印加を停止してから、比較回路３０による比較動作開始までの期間、つまり比較待機期間ＴＣＹＣ１は、テスト電圧印加回路１０によるテスト電圧印加後、ヒューズデータＦＴｊが、そのヒューズの切断状態に対応した状態に安定して戻るまでの時間より大きい時間であれば良い。

また、上記実施例で用いるヒューズとしては、例えば、銅、ポリシリコン等の他に、ツエナーザップヒューズを採用しても良い。

また、上記実施例によれば、ヒューズＦＵｊ及びＦＤｊが共に切断されていない状態のみならず、どちらか一方のヒューズが適切に切断されていなかった場合の不良や、ＦＵｊ及びＦＤｊが共に切断されてない場合の不良に対しても、これを「不良」であると判定することができる。

また、上記実施例では、比較回路３０によりヒューズデータＦＴｊと期待値ＥＴｊとの比較によりヒューズ回路２０が良品であるか否かを判定しているが、上記した如き切断不良に関しては、期待値ＥＴｊとの比較を実施せずともこれを検出することが可能である。

例えば、第１テストシーケンス（図３）に従ったテストを実施して得られたヒューズデータＦＴｊの値と、第２テストシーケンス（図４）に従ったテストを実施して得られたヒューズデータＦＴｊの値とが一致しているか否かを判定することにより、切断不良を検出する。つまり、切断不良が生じている場合、ヒューズデータＦＴｊは、プリチャージ期間ＴＣＹＣ０にて印加された電圧値を保持することになることから、印加電圧を異ならせた第１及び第２テストシーケンスで得られたヒューズデータＦＴｊ同士が異なっていることをもって、切断不良が生じていると判断することができるのである。

以上の如く、本発明に係る半導体装置（５）では、第１の電圧（ＶＤＤ）が一端に印加されており且つその他端が出力端（Ｑ）となる第１のヒューズ（ＦＵ）と、第２の電圧（ＶＳＳ）が一端に印加されておりその他端が上記出力端に接続されている第２のヒューズ（ＦＤ）と、を含む相補型ヒューズ（Ｆ）を以下の如くテストする。すなわち、相補型ヒューズの出力端（Ｑ）に第１の電圧又は前記第２の電圧を有するテスト電圧を印加した後、このテスト電圧の印加を停止した状態で、相補型ヒューズの出力端からの出力データと期待値とが一致しているか否かを判定し、その判定結果をテスト結果として出力する。かかるテストによれば、一対のヒューズ（ＦＵ、ＦＤ）が共に切断された状態にある相補型ヒューズの切断不良に対しても、比較回路が、相補型ヒューズのヒューズデータと期待値との不一致を検出することで、確実に不良判定を行うことが可能になる。

１０ テスト電圧印加回路
２０ ヒューズ回路
３０ 比較回路
ＳＷ０〜ＳＷｎ スイッチ回路
ＦＵ０〜ＦＵｎ、ＦＤ０〜ＦＤｎ ヒューズ

Claims (6)

1. 相補型ヒューズを有するヒューズ回路と、
   テスト電圧印加回路と、
   比較回路と、を有し、
   前記相補型ヒューズは、第１の電圧が一端に印加されており且つその他端が出力端となる第１のヒューズと、第２の電圧が一端に印加されておりその他端が前記出力端に接続されている第２のヒューズと、を含み、
   前記テスト電圧印加回路は、前記相補型ヒューズの出力端の各々に前記第１の電圧又は前記第２の電圧を有するテスト電圧を印加した後、前記テスト電圧の印加を停止し、
   前記比較回路は、前記テスト電圧印加回路が前記テスト電圧の印加を停止した後に、前記相補型ヒューズの前記出力端からの出力データと期待値とが一致しているか否かを判定し、その判定結果をテスト結果として出力することを特徴とする半導体装置。
2. 前記テスト電圧印加回路は、前記相補型ヒューズの前記出力端に前記第１の電圧を有するテスト電圧を印加した後、前記テスト電圧の印加を停止する第１テストシーケンスと、前記相補型ヒューズの出力端の各々に前記第２の電圧を有するテスト電圧を印加した後、前記テスト電圧の印加を停止する第２テストシーケンスと、を順次実行し、
   前記比較回路は、前記第１テストシーケンスにおいて前記テスト電圧の印加が停止した後に前記出力データと前記期待値とが一致しているか否かを比較して得た第１比較結果と、前記第２テストシーケンスにおいて前記テスト電圧の印加が停止した後に前記出力データと前記期待値とが一致しているか否かを比較して得た第２比較結果とが共に一致を示す場合には良品を示す前記テスト結果を出力する一方、前記第１又は第２比較結果が不一致を示す場合には不良を示す前記テスト結果を出力することを特徴とする請求項１記載の半導体装置。
3. 前記第１の電圧を前記第１のヒューズに印加する第１スイッチ素子と、前記第２の電圧を前記第２のヒューズに印加する第２スイッチ素子と、を含み、
   前記テスト電圧印加回路は、前記テスト電圧の印加中に亘り前記第１及び第２スイッチ素子を共にオフ状態にすることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記比較回路は、前記第１テストシーケンスにおいて前記相補型ヒューズから出力された前記出力データと、前記第２テストシーケンスにおいて前記相補型ヒューズから出力された前記出力データとが一致しているか否かにより前記相補型ヒューズの切断不良を検出することを特徴とする請求項２に記載の半導体装置。
5. 第１の電圧が一端に印加されており且つその他端が出力端となる第１のヒューズと、第２の電圧が一端に印加されておりその他端が前記出力端に接続されている第２のヒューズと、を含む相補型ヒューズが形成されている半導体装置のテスト方法であって、
   前記相補型ヒューズの出力端に前記第１の電圧を有するテスト電圧を印加した後に、前記相補型ヒューズの前記出力端からの出力データと期待値とが一致しているか否かを比較して第１比較結果を得る第１テストシーケンスと、
   前記相補型ヒューズの出力端に前記第２の電圧を有するテスト電圧を印加した後に、前記相補型ヒューズの前記出力端からの前記出力データと期待値とが一致しているか否かを比較して第２比較結果を得る第２テストシーケンスと、を順次実行し、
   前記第１比較結果と前記第２比較結果とが共に一致を示す場合には良品を示すテスト結果を出力する一方、前記第１又は第２比較結果が不一致を示す場合には不良を示す前記テスト結果を出力することを特徴とするテスト方法。
6. 前記第１テストシーケンスにおいて前記相補型ヒューズから出力された前記出力データと、前記第２テストシーケンスにおいて前記相補型ヒューズから出力された前記出力データとが一致しているか否かにより前記相補型ヒューズの切断不良を検出することを特徴とする請求項５に記載のテスト方法。

Images