JP3625048B2 - ヒューズブロー対応型の半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路のヒューズブローに関し、特にヒューズブローが正常に行なわれなかったときこれを容易に検出可能な半導体集積回路に関する。
【０００２】
【従来の技術】
従来より、ヒューズブローにより、冗長メモリセルへの置換や、内部電源電位の調整が可能な半導体集積回路が提供されている。
【０００３】
以下、従来のこの置換（故障した部分に換えて機能を発揮させる）可能な冗長（予備）回路を備える半導体集積回路の一例を説明する。
【０００４】
図１に、かかる半導体集積回路の主要部の構成を示す。
【０００５】
本図に示す半導体集積回路は、メモリブロック１、主デコード回路２、冗長メモリアレイ３、冗長デコード回路４及び冗長コンパレータ回路５を備える。なお、以下の本発明の各実施の形態においても本発明に係る作用等を除き基本的に同じ作用等をなす構成要素、部分には原則として同じ符号や記号を付し、そうでなくても最初の桁の数字を同じとする等似た符号や記号を付し、同じくその説明は本発明に係る部分を除き省略する。ただし、１０種しかないと言うアラビア数字の個数の制約もあり、単なる素子そのもの等には最初の桁の数字に、メモリブロックと同じ「１」を付している。
【０００６】
メモリブロック１は、図示しない複数のメモリセルがワード線とビット線との交点に配置されている。
【０００７】
主デコード回路２は、メモリブロック１のメモリセルを選択する回路であり、列デコード回路及び行デコード回路を有している。
【０００８】
冗長コンパレータ回路５は、メモリブロック１内にある欠陥メモリセルを冗長メモリアレイ３内にある冗長メモリセル（図示せず）に置換するため、主デコード回路２と、冗長デコード回路４の制御を行なう。
【０００９】
以上の構成の半導体集積回路において、製造工程で万一メモリブロック１内に欠陥メモリセルが発見された場合には、以下の手順で欠陥メモリセルの置換を行ない、メモリ部分の良品化を図る。
【００１０】
まず、メモリブロック内の欠陥メモリセルのアドレスを調べ、冗長メモリセルとの置換が可能か否かを調べる。置換可能であれば、冗長コンパレータ回路５内にある該当部分のヒューズをブローすることにより、主デコード回路２と冗長デコード回路４のアドレスを入れ替える。
【００１１】
これにより、欠陥メモリセルのアドレスが選択された場合には、冗長コンパレータ回路５が、主デコーダ回路２及び冗長デコーダ回路４を制御して、対応する冗長メモリセルが選択され、メモリ部分の良品化が実現できる。
【００１２】
なお、実際には正規のメモリ数百個に対して予備が１〜４個である。このため、その他に欠陥の検出されたメモリを特定して冗長メモリと入れ替えるための回路等が設けられたりしている。また、内部電源電位の調整のためにはブロー対象のヒューズと並列に抵抗が設けられたりもしている。ただし、これらはいわゆる周知技術なので、その説明は省略する。
【００１３】
【発明が解決しようとする課題】
ところで、製造後における半導体集積回路の不良解析や評価において、ヒューズブローが正常に行なわれているか否かを知ることは重要である。しかし、従来の半導体集積回路においては、ヒューズブローの状態を知るには、ウエハ状態での検査の一環として、パッケージを開封し、ヒューズ部を顕微鏡を用いて調べる必要があった。
【００１４】
しかし、パッケージを開封した状態と言っても顕微鏡にて観察するものである。更に、モールド状態ではヒューズブローが正常に行なわれているか否かの検査はできない。このため、検査には非常な熟練と細心の注意を必要としていた。
【００１５】
そこで、ヒューズブローが正常に行なわれたか否かを、単に容易に検査しえるだけでなく、モールド状態においても検査しえる技術の開発が望まれていた。
【００１６】
【課題を解決するための手段】
本発明は、以上の課題を解決するためなされたものであり、ヒューズブローの適否をあらかじめ設けた電気回路により電気的に判断するものである。具体的には、以下の構成としている。
【００１８】
請求項１記載の発明においては、ヒューズブローの対象となるヒューズは２個が１組を形成し、更にそのうち一方のみがブローされているときが、メモリブロックと冗長メモリブロックのいずれかが選択されていることとなる。（すなわち、適切なブローとなる。）この基で、２個１組のヒューズは相互に一端が接続され、他端は各電源か地面（含む、アースの役を担う均等なもの。）に接続されている。その上、相互に一端が接続された部分は外部より電圧を加えることが可能であり、更にメモリブロック等への出力線も接続されている。その上更に、この出力線は制御信号より接地可能となっている。また、２個のヒューズは各々外部からの制御信号より電源又は地面との接続が開閉可能となっている。また、上記２個のヒューズの接続部へ電圧を加えるための外部からの接続線もこれまた制御信号により開閉可能である。
【００１９】
以上の他、外部からの制御信号は論理回路を通しての所定の真理表通りに作動し、各スイッチを開閉し、ひいては適切な検査用回路を形成するようになっている。結果的に、外部からの制御信号、電圧の付加等により２個一組のヒューズのブローが適切か否かが電気的に容易に検査可能となっている。
【００２０】
請求項２記載の発明においては、ヒューズ２個からなる組が多数存在する。このため、各組のテストが順に可能なように、特定の組をテストの対象として選定するあるいはテスト可能な状態とするための回路や結線を有している。またこのため、各組はスイッチによりテスト用の入出力端子と接続可能とされ、更に各スイッチは、テスト時には、専用の信号線で開閉される。
【００２１】
請求項３記載の発明においては、多数の組を順に選定してテストを行なう際のテストの対象としての各組の選択はフリップフロップを利用して行なわれる。すなわち、各組の個数のフリップフロップを上流のフリップフロップのＱ出力が直下流のフリップフロップのＤ入力となり、更に各フリップフロップのＱ出力がテストで各組の選択を行なうためのスイッチを制御する。また、ヒューズと電源、地面間等に存在するスイッチを開閉する制御信号の１をもクロック信号を利用する。
【００２２】
これらのため、入力端子の個数の制約ともなる。
【００２３】
請求項４記載の発明においては、バッファを利用して、検査用入出力端子を更に１個少なくしている。
【００２４】
請求項５記載の発明においては、フリップフロップとＥＸ−ＯＲ回路を使用して検査結果を迅速に判定可能としている。
【００２５】
【発明の実施の形態】
以下に、本発明をその実施の形態に基づいて説明する。
【００２６】
（第１の実施の形態）
本実施の形態は、ノードが１の場合である。
【００２７】
図２に、本実施の形態の半導体集積回路の基本的な構成を示す。
【００２８】
本図に示す半導体集積回路は、メモリブロック１、主デコード回路２、冗長メモリアレイ３、冗長デコード回路４、冗長コンパレータ回路５１及び制御回路６を備える。このため、冗長コンパレータ回路５１が制御回路６と外部接続端子（ＰＡＤ）１０を備えた点が、従来のものと大きく異なる。以下、この異なる点を中心に説明する。
【００２９】
制御回路６は、ヒューズ状態信号ＦＥ、ヒューズブローの検証時に設定する検証設定信号ＴＥ１及びＴＥ２とが入力され、一方冗長コンパレータ回路５１へ制御信号Ｓ１〜Ｓ４を出力する。
【００３０】
また、冗長コンパレータ回路５１は、制御回路６から受ける４本の制御信号Ｓ１〜Ｓ４に応答して、内部にあるヒューズの一端に接続されているノードＮ１を、外部接続端子１０１に出力する。
【００３１】
次に、本実施の形態の冗長コンパレータ回路５１について説明する。
【００３２】
図３に、この冗長コンパレータ回路の基本的な構成を示す。本図に示すように、この冗長コンパレータ回路は、ＰＭＯＳトランジスタ１０１１、２個のＮＭＯＳトランジスタ１０１２、１０１３、２個のヒューズ１０１４、１０１５及びスイッチ１０１６を備える。
【００３３】
ヒューズ１０１４及びＰＭＯＳトランジスタ１０１１は、主デコード回路２及び冗長デコード回路４への接続ノードであるノードＮ２と電源ＶＤＤとの間に直列に接続される。
【００３４】
ヒューズ１０１５及びＮＭＯＳトランジスタ１０１２は、前記ノードＮ２と接地電位ＶＳＳとの間に直列に接続される。
【００３５】
ＮＭＯＳトランジスタ１０１３は、ノードＮ２と接地電位ＶＳＳの間に接続される。
【００３６】
制御信号Ｓ１〜Ｓ４は、ヒューズ状態信号ＦＥと、ヒューズブローの検証時に設定する検証設定信号ＴＥ１及びＴＥ２を入力とする制御回路６の出力である。
【００３７】
ＰＭＯＳトランジスタ１０１１は、制御信号Ｓ１をゲート電極に受ける。
【００３８】
ＮＭＯＳトランジスタ１０１２は、制御信号Ｓ２をゲート電極に受ける。
【００３９】
ＮＭＯＳトランジスタ１０１３は、制御信号Ｓ３をゲート電極に受ける。
【００４０】
スイッチ１０１６は、外部接続端子１０への接続ノードであるノードＮ１とノードＮ２の間に接続され、制御回路６からの制御信号Ｓ４によってその状態を制御される。
【００４１】
ヒューズ１０１４、１０１５は、冗長性置換が可能な場合には、いずれか一方のみがヒューズブローによって切断される。なお、両方が切断されている場合と両方が接続されている場合は、いずれも不良品である。
【００４２】
次に、制御回路６について説明する。
【００４３】
図４に、制御回路６の基本的な構成を示す。
【００４４】
本図に示すように、この制御回路は、２個のインバータ１０２１、１０２２、２個の２入力ＯＲ回路１０２３、１０２４及び２個の２入力ＡＮＤ回路１０２５、１０２６を含む。
【００４５】
高低（ＨＬ）を反転するインバータ１０２１は、ヒューズ状態信号ＦＥを入力とし、その出力は分岐して１つはＯＲ回路１０２３の一方の入力となり、他は、制御信号Ｓ３として制御回路６より外部へ出力される。
【００４６】
ＡＮＤ回路１０２５は、検証設定信号ＴＥ１及びＴＥ２を入力とし、その出力はＯＲ回路１０２３のもう一方の入力に接続される。ＯＲ回路１０２３の出力は、制御信号Ｓ１として制御回路６より外部へ出力される。
【００４７】
インバータ１０２２は、検証設定信号ＴＥ１を入力とし、その出力は、一方の入力信号を検証設定信号ＴＥ２とするＯＲ回路１０２４の他方の入力に接続される。
【００４８】
ＡＮＤ回路１０２６は、ヒューズ状態信号ＦＥを一方の入力とし、ＯＲ回路１０２４の出力が他方の入力とされる。ＡＮＤ回路１０２６の出力は、制御信号Ｓ２として制御回路より外部へ出力される。
【００４９】
この構成の制御回路の動作の真理値表を図５に示す。本図において、ＦＥ、ＴＥ１、ＴＥ２の「０」は「Ｌ」に相当する。なお、この真理値表に従う制御信号Ｓ１〜Ｓ４が得られるものであれば、図４に示す以外の回路構成であってもよいのはいうまでもないことである。
【００５０】
次に、図２〜図４に示す本実施の形態の半導体集積回路の動作を説明する。なお、検証設定信号ＴＥ１及びＴＥ２は外部より入力されるものとする。また、メモリブロック１に欠陥があるため、冗長コンパレータ回路５１にブローを実施した場合はヒューズ状態信号ＦＥはＨレベルに固定し、一方、メモリブロック１に欠陥がないため冗長コンパレータ回路５１にブローを実施しなかった場合にはヒューズ状態信号ＦＥはＬレベルに固定するものとする。
【００５１】
まず、ヒューズ状態信号ＦＥがＬレベルの場合（ヒューズブローをしない場合）について説明する。
【００５２】
この場合、図５の真理値表より、検証設定信号ＴＥ１及びＴＥ２に依らず制御信号Ｓ１はＨレベルとなり、ＰＭＯＳトランジスタ１０１１は非導通状態となる。
【００５３】
また、検証設定信号ＴＥ１及びＴＥ２に依らず制御信号Ｓ２はＬレベルとなり、ＮＭＯＳトランジスタ１０１２は非導通状態となる。
【００５４】
更に、検証設定信号ＴＥ１及びＴＥ２に依らず制御信号Ｓ３はＨレベルとなり、ＮＭＯＳトランジスタ１０１３は導通状態となる。
すなわち、メモリブロック内には不良セルが存在しないので、ノードＮ２がＬレベルに保持され、メモリブロック内のメモリセルを冗長メモリアレイ３内にある冗長メモリセルに置換しない。
【００５５】
次に、ヒューズ状態信号ＦＥがＨレベルの場合（ヒューズブローを実施した場合）について説明する。
【００５６】
このとき、図５の真理値表より制御信号Ｓ３は、Ｌレベルとなるため、ＮＭＯＳトランジスタ１０１３は非導通状態となり、ヒューズ１０１４、１０１５及びトランジスタ１０１１、１０１２の状態をノードＮ２の電位により検知することができる。
【００５７】
ヒューズの状態は、次に示す２段階の評価を実施することにより明確にすることができる。
【００５８】
第１段階は、検証設定信号ＴＥ１をＨレベル、検証設定信号ＴＥ２をＬレベルに設定する。すると、図５の真理値表より制御信号Ｓ１はＬレベルとなり、ＰＭＯＳトランジスタ１０１１は導通状態になる。また、制御信号Ｓ２はＬレベルとなり、ＮＭＯＳトランジスタ１０１２は非導通状態となる。更に、制御信号Ｓ４は、Ｈレベルとなり、スイッチ１０１６は、導通状態となる。この状態で、外部接続端子ＰＡＤ１０よりＶＳＳ電位を印加する（この状態を、状態Ａとする）と、ヒューズ１０１４が切断されていれば電流経路が存在しないため、電流は流れない。また、ヒューズ１０１４がつながっていれば、ＰＭＯＳトランジスタ１０１１、ヒューズ１０１４、スイッチ１０１６、外部接続端子ＰＡＤ１０１を介して電流経路が出来るため、電流が流れる。
【００５９】
次に第２段階は、検証設定信号ＴＥ１をＨレベル、検証設定信号ＴＥ２をＨレベルに設定する。すると、図５の真理値表より制御信号Ｓ１はＨレベルとなり、ＰＭＯＳトランジスタ１０１１は非導通状態になる。また、制御信号Ｓ２はＨレベルとなり、ＮＭＯＳトランジスタ１０１２は導通状態となる。更に、制御信号Ｓ４はＨレベルとなり、スイッチ１０１６は導通状態となる。この状態で、外部接続端子ＰＡＤ１０よりＶＤＤ電位を印加する（この状態を、状態Ｂとする）と、ヒューズ１０１５が切断されていれば電流経路が存在しないため、電流は流れない。また、ヒューズ１０１５がつながっていれば、外部接続端子ＰＡＤ１０１、スイッチ１０１６、ヒューズ１０１５、ＮＭＯＳトランジスタ１０１２を介して電流経路が出来るため、電流が流れる。
【００６０】
以上の状態Ａ及び状態Ｂの電流を測定することにより、それらの組み合わせを示したものが、図６である。すなわち、ヒューズ１０１４及び１０１５の一方が切断、一方が接続されている場合のみが、フューズブローが正常に行われている場合であるので、状態Ａと状態Ｂの一方のみ電流が流れるならば、フューズブローが正常に行われたことが検出できる。また、ヒューズ１０１４及びヒューズ１０１５の両方が接続または切断された場合には、フューズブローが不良の場合であるので、状態Ａと状態Ｂとの両方で電流が流れるかまたは流れないならば、フューズブローが不良であることが検出できる。
【００６１】
（第２の実施の形態）
本実施の形態は、ノードが多数であり、このため入出力の選択回路を備える場合である。
【００６２】
図７に、本発明の第２の実施の形態の半導体集積回路の基本的な回路構成を示す。
【００６３】
本図に示す半導体集積回路は、従来のものと同じ機能、構成のメモリブロック１、主デコード回路２、冗長メモリアレイ３、冗長デコード回路４を備える。その他本発明に係る作用をなす冗長コンパレータ回路５２、制御回路６１及び入出力選択回路７を備える。
【００６４】
ここに、冗長コンパレータ回路５２は、制御回路６１から受ける３本の制御信号Ｓ１〜Ｓ３に応答して、内部にあるｎ本のヒューズの一端に接続されているｎ本のノードＮ１を出力する。そしてこのノードＮ１は、入出力選択回路７に接続される。
【００６５】
さて、この冗長コンパレータ回路５２の内部であるが、図８に基本的な構成を示す。そして、この冗長コンパレータ回路５２は、本図８に示すのと同一の構成のｎ個のヒューズブロックを備える。そして、このヒューズブロックは、図８に示す範囲内ではスイッチ及びその制御信号Ｓ４がないのが図３に示すのと相違する。すなわち、このヒューズブロックは、ＰＭＯＳトランジスタ１０１１、２個のＮＭＯＳトランジスタ１０１２、１０１３及びヒューズ１０１４、１０１５を備える。
【００６６】
ヒューズ１０１４とＰＭＯＳトランジスタ１０１１は、主デコード回路２及び冗長デコード回路４への接続ノードであるノードＮ２と電源ＶＤＤとの間に直列に接続される。なお、このノードＮ２も各ヒューズブロックに対応してｎ個ある。
【００６７】
ヒューズ１０１５（ｎ）及びＮＭＯＳトランジスタ１０１２は、ノードＮ２（ｎ）と接地電位ＶＳＳとの間に直列に接続される。
【００６８】
ＮＭＯＳトランジスタ１０１３は、ノードＮ２と接地電位ＶＳＳの間に接続される。
【００６９】
制御信号Ｓ１〜Ｓ３は、ヒューズ状態信号ＦＥと、ヒューズブローの検証時に設定する検証設定信号ＴＥ１及びＴＥ２を入力とする制御回路６１の出力である。
【００７０】
ＰＭＯＳトランジスタ１０１１は、制御信号Ｓ１をゲート電極に受ける。
【００７１】
ＮＭＯＳトランジスタ１０１２は、制御信号Ｓ２をゲート電極に受ける。
【００７２】
ＮＭＯＳトランジスタ１０１３は、制御信号Ｓ３をゲート電極に受ける。
【００７３】
次に、本実施の形態の制御回路６１について説明する。
【００７４】
図９に、本実施の形態の制御回路６１の基本的な回路構成を示す。本図に示すように、この制御回路は、２個のインバータ１０２１、１０２２、２個の２入力ＯＲ回路１０２３、１０２４及び２個の２入力ＡＮＤ回路１０２５、１０２６を含み、基本的には図４に示したのと同じである。。ただし、検証設定信号ＴＥ１の分岐がＳ４として出力されないのが相違する。
【００７５】
インバータ１０２１は、ヒューズ状態信号ＦＥを入力とし、その出力は２つに分岐し、その１はＯＲ回路１０２３の一方の入力となり、他の１は制御信号Ｓ３として制御回路６１より外部へ出力される。
【００７６】
ＡＮＤ回路１０２５は、検証設定信号ＴＥ１及びＴＥ２を入力とし、その出力はＯＲ回路１０２３のもう一方の入力に接続される。ＯＲ回路１０２３の出力は、制御信号Ｓ１として制御回路６１より外部へ出力される。
【００７７】
インバータ１０２２は、検証設定信号ＴＥ１を入力とし、その出力は一方の入力信号を検証設定信号ＴＥ２とするＯＲ回路１０２４の他方の入力に接続される。
【００７８】
ＡＮＤ回路１０２６は、ヒューズ状態信号ＦＥを一方の入力とし、また他方の入力はＯＲ回路１０２４の出力が接続される。ＡＮＤ回路１０２６の出力は、制御信号Ｓ２として制御回路６１より外部へ出力される。
【００７９】
この構成の制御回路の真理値表を図１０に示す。そして、これは、Ｓ４の部分を除けば図５に示すのと同じである。なお、この真理値表に従う制御信号Ｓ１〜Ｓ３が得られるものであれば、図９に示すのと別の構成の回路であっても構わないのはいうまでもないことである。
【００８０】
次に、この入出力選択回路について説明する。
【００８１】
図１１に、本実施の形態の入出力選択回路７の基本的な構成を示す。本図に示すように、この入出力選択回路は、抵抗１０３２と複数（ｎ）個のＮＭＯＳトランジスタ１０３１を含む。
【００８２】
ｎ個のＮＭＯＳトランジスタ１０３１は、図８に示す各ノード（組）に対応して設けられ、該ノードにおいては図３に示すスイッチに対応するものであり、開閉のためそれぞれに対応した制御信号ＣＮＴ３をそのゲート電極に受ける。
【００８３】
各ＮＭＯＳトランジスタ１０３１のソース電極は、抵抗１０３２の一端に共通に接続されるとともに、外部接続端子ＰＡＤ１０２に接続されるノードＯＵＴに接続される。
【００８４】
各ＮＭＯＳトランジスタ１０３１のドレイン電極は、それぞれ冗長コンパレータ回路５２内の対応する図８に示すヒューズブロックに接続されるノードＮ１に接続される。
【００８５】
抵抗１０３２の他端は、図７に示す外部接続端子ＰＡＤ１０１に接続されるノードＩＮに接続される。
【００８６】
次に、図７〜図１１に示す本実施の形態の半導体集積回路の動作あるいは作用を説明する。なお、検証設定信号ＴＥ１、ＴＥ２及びノードの数だけ在る制御信号ＣＮＴ３は外部より入力されるものとする。また、ヒューズ状態信号ＦＥは、ブローした場合にはＨレベルに固定され、ブローされなかった場合にはＬレベルに固定されるものとする。
【００８７】
まず、ヒューズ状態信号ＦＥがＬレベルの場合（ヒューズブローを実施しない場合）について説明する。
【００８８】
この場合、図１０の真理値表より制御信号Ｓ１は、検証設定信号ＴＥ１及びＴＥ２に依らずＨレベルとなり、対応するＰＭＯＳトランジスタ１０１１は非導通状態となる。
【００８９】
また、制御信号Ｓ２は、検証設定信号ＴＥ１及びＴＥ２に依らずＬレベルとなり、対応するＮＭＯＳトランジスタ１０１２は非導通状態となる。
【００９０】
さらに、制御信号Ｓ３は、検証設定信号ＴＥ１及びＴＥ２に依らずＨレベルとなり、対応するＮＭＯＳトランジスタ１０１３は導通状態となり、対応するノードＮ２がＬレベルに保持される。
【００９１】
この状態では、メモリブロックに不良セルが存在しない事を示すため、ヒューズブローが正常か否かは問題にならない。
【００９２】
次に、ヒューズ状態信号ＦＥがＨレベルの場合（ヒューズブローを実施する場合）について説明する。
【００９３】
このとき、図１０の真理値表より制御信号Ｓ３は、Ｌレベルとなるため、対応するＮＭＯＳトランジスタ１０１３は非導通状態となり、ノードＮ２の電位は、対応するヒューズ１０１４、１０１５及び対応するトランジスタ１０１１、１０１２の状態に依存して変化することになる。
【００９４】
ところで、ヒューズの状態は、次に示す３段階の評価を実施することにより明確にすることができる。
【００９５】
第１段階は、検証設定信号ＴＥ１をＨレベル、検証設定信号ＴＥ２をＬレベルに設定する。すると、図１０の真理値表より制御信号Ｓ１はＬレベルとなり、ＰＭＯＳトランジスタ１０１１は導通状態になる。また、制御信号Ｓ２はＬレベルとなり、ＮＭＯＳトランジスタ１０１２は非導通状態となる。
【００９６】
この状態で、制御信号ＣＮＴ３を検証したいヒューズブロックに対応する状態に設定すると、制御信号ＣＮＴ３に対応するＮＭＯＳトランジスタ１０３１が導通状態になり、ノードＮ１がＮＭＯＳトランジスタ１０３１を介して外部接続端子ＰＡＤ１０２に、またさらに、抵抗１０３２を介して外部出力端子ＰＡＤ１０１に接続される。
【００９７】
このときには、外部接続端子ＰＡＤ１０１よりＶＳＳ電位を印加すると、ヒューズ１０１４が切断されていれば電流は流れないため、外部出力端子ＰＡＤ１０２には、Ｌレベルの電位があらわれる。また、ヒューズ１０１４がつながっていれば、ＰＭＯＳトランジスタ１０１１、ヒューズ１０１４、抵抗１０３２及び外部接続端子ＰＡＤ１０２を介して流れる電流により抵抗１０３２で電圧降下をおこし、外部出力端子ＰＡＤ１０２には、Ｈレベルの電位があらわれる。この状態を、状態Ｃとする。
【００９８】
第２段階は、制御信号ＣＮＴ３を変化させずに検証設定信号ＴＥ１をＨレベル、検証設定信号ＴＥ２をＨレベルに設定する。すると、図１０の真理値表より制御信号Ｓ１はＨレベルとなり、対応するＰＭＯＳトランジスタ１０１１は非導通状態になる。また、制御信号Ｓ２はＨレベルとなり、ＮＭＯＳトランジスタ１０１２は導通状態となる。
【００９９】
このとき、外部接続端子ＰＡＤ１０１よりＶＤＤ電位を印加すると、ヒューズ１０１５が切断されていれば電流は流れないため、外部出力端子ＰＡＤ１０２には、Ｈレベルの電位があらわれる。また、ヒューズ１０１５がつながっていれば、電流が抵抗１０３２で電圧降下をおこし、外部出力端子ＰＡＤ１０２にはＬレベルの電位があらわれる。この状態を、状態Ｄとする。
【０１００】
第３段階は、上記第１段階及び第２段階の評価を、制御信号ＣＮＴ３を切り替えながら、目的とするヒューズすべてについて、すなわち、１からｎまで状態ＣとＤを得ることである。
【０１０１】
以上の状態Ｃ及び状態Ｄより、図１２に示すようにヒューズ１０１４及び１０１５の状態が電気的に外部端子より観測することが可能となる。
【０１０２】
（第３の実施の形態）
本実施の形態は、先の第２の実施の形態の入出力選択回路の改良に関する。
【０１０３】
図１３に、本実施の形態の半導体集積回路の基本的な構成を示す。ここで、この半導体集積回路のメモリブロック１、主デコード回路２、冗長メモリアレイ３、冗長デコード回路４及び冗長コンパレータ回路５２は、先の第２の実施の形態のものと同じである。そして、制御回路６２及び入出力選択回路７１が先の実施の形態のものと相違する。
【０１０４】
本実施の形態の制御回路６２は、先の第２の実施の形態における外部より入力されていた検証設定信号ＴＥ２に換えて、入出力選択回路７１と共通にクロック信号がＣＬＫに入力される点が相違する。
【０１０５】
入出力選択回路７１は、入力は制御信号ＣＮＴ及びクロックＣＬＫであるのが先の第２の実施の形態と相違し、この一方で、出力は先の第２の実施の形態と同じくノードＩＮ、ノードＯＵＴ及びｎ個のノードＮ１が接続される。
【０１０６】
次に、本実施の形態の入出力選択回路７１を説明する。
【０１０７】
図１４に、本実施の形態の入出力選択回路７１の基本的な構成を示す。本図に示すように、この入出力選択回路７１は、外部より入力された各組共通の制御信号ＣＮＴを基に、別途入力されるクロックＣＬＫに同期して各組のＮＭＯＳトランジスタ用の制御信号ＣＮＴ３を発生するシフト信号発生回路８を備える。
【０１０８】
次に、本実施の形態のシフト信号発生回路について説明する。
【０１０９】
図１５に、このシフト信号発生回路の基本的な構成を示す。
【０１１０】
本図に示すように、このシフト信号発生回路８は、冗長コンパレータ回路５２に含まれる検証の必要なヒューズ１０１４（ｎ）及び１０１５（ｎ）の対と同数のフリップフロップ１０４１（ｎ）を含む。
【０１１１】
ここで、各フリップフロップ１０４１（ｎ）は共通のクロックＣＬＫで動作する。また、各フリップフロップ１０４１（ｎ）のＤ入力は、一番上流のものはＣＮＴ３が入力されるが、これを除いて１つ上流側のフリップフロップ１０４１（ｎ−１）のＱ出力が接続（から入力）される。
【０１１２】
更に、最下流のフリップフロップ１０４１（ｎ）のＱ出力は、制御信号ＣＮＴ３（ｎ）としてシフト信号発生回路８より出力される。図１６に、シフト信号発生回路８にパルス状の制御信号ＣＮＴが入力された際の各ＮＭＯＳトランジスタ用の制御信号ＣＮＴ３（ｎ）としての出力を示す。
【０１１３】
次に、図１３〜図１５に示す本実施の形態の半導体集積回路の動作について説明する。なお、検証設定信ＴＥ１、クロックＣＬＫ及び制御信号ＣＮＴは外部より入力されるものとする。また、ヒューズ状態信号ＦＥは、ブローを実施したときにはＨレベルに、実施しなかったときにはＬレベルに固定されるものとする。
【０１１４】
先ず、ヒューズ状態信号ＦＥがＬレベルの場合（ヒューズブローを実施しない場合）について説明する。
【０１１５】
この場合、先の第２の実施の形態と同様に、各ＰＭＯＳトランジスタ１０１１（ｎ）及び各ＮＭＯＳトランジスタ１０１２（ｎ）は非導通状態となり、またＮＭＯＳトランジスタ１０１３（ｎ）は導通状態となり、ノードＮ２（ｎ）がＬレベルに保持される。
【０１１６】
この状態では、メモリブロック１に不良セルが存在しない事を示すため、ヒューズブローの正常・不良は問題にならない。
【０１１７】
次に、ヒューズ状態信号ＦＥがＨレベルの場合（ヒューズブローを実施した場合）について説明する。
【０１１８】
この場合、各ノードＮ２（ｎ）の電位は、対応する各ヒューズ１０１４（ｎ）、１０１５（ｎ）及びトランジスタ１０１１（ｎ）、１０１２（ｎ）の状態に依存して変化することになる。
【０１１９】
ヒューズの状態は、次の手順でノードＯＵＴの電位を評価することにより、明確にできる。
【０１２０】
ヒューズの状態を検証するために、検証設定信号ＴＥ１をＨレベルに設定し、またある周波数のクロックＣＬＫを入力しておく。
【０１２１】
制御信号ＣＮＴに１クロックＣＬＫ分のＨパルスを入力する。すると、図１６に示すタイミングＴ１で、ＣＮＴ３（１）のみがＨレベルに、次のタイミングＴ２でＣＮＴ３（２）のみがＨレベルになり、以下同様にタイミングＴｎでＣＮＴ３（ｎ）のみがＨレベルとなる。
【０１２２】
ここで、ヒューズ１０１４（１）、１０１５（１）の状態を検証するときの説明を行なう。
【０１２３】
タイミングＴ１において、クロックＣＬＫがＨレベルであるとき（Ｔ１Ａ）に、外部接続端子ＰＡＤ１０１からＶＤＤ電位を加え、外部出力端子ＰＡＤ１０２の電位を測定する。この結果を、結果Ｃ（１）とする。
【０１２４】
次に、クロックＣＬＫがＬレベルに変化したとき（Ｔ１Ｂ）、外部接続端子ＰＡＤ１０１からＶＳＳ電位を加え、外部出力端子ＰＡＤ１０２の電位を測定する。この結果を、結果Ｄ（１）とする。
【０１２５】
結果Ｃ（１）と、結果Ｄ（１）とを比較して、外部接続端子ＰＡＤ１０２の状態変化がなければ、２個のヒューズ１０１４（１）、１０１５（１）は、いずれか一方のみが切断されていることを示す。また、結果がＨレベルからＬレベルに遷移した場合は、ヒューズ１０１４（１）、１０１５（１）の両方が切断されていることを示す。更に、結果がＬレベルからＨレベルに遷移した場合は、ヒューズ１０１５（１）、１０１４（１）は、両方とも切断されていないことを示す。
【０１２６】
次のタイミングＴ２では、ＣＮＴ３（２）のみがＨレベルとなるため、タイミングＴ１での測定と同様にタイミングＴ２Ａで状態Ｃ（２）を、また、タイミングＴ２Ｂで状態Ｄ（２）を測定する。
【０１２７】
以上の測定を、必要なヒューズの数ｎだけ繰り返すことにより、すべてのヒューズにおけるブローの状態を電気的に知ることができる。
【０１２８】
（第４の実施の形態）
本実施の形態では、外部出力ＰＡＤは１個である。
【０１２９】
図１７に、本実施の形態の半導体集積回路の基本的な構成を示す。
【０１３０】
本図に示すように、この半導体集積回路は、メモリブロック１、主デコード回路２、冗長メモリアレイ３、冗長デコード回路４、冗長コンパレータ回路５２、制御回路６２及び入出力選択回路７２を備える。
【０１３１】
ここで、メモリブロック１、主デコード回路２、冗長メモリアレイ３、冗長デコード回路４、冗長コンパレータ回路５２及び制御回路６２は、先の第３の実施の形態と同じである。ただし、入出力選択回路が相違する。
【０１３２】
入出力選択回路７２は、先の第３の実施の形態の入出力選択回路と同じく制御信号ＣＮＴ及びクロックＣＬＫを入力とし、また、ノードＯＵＴ、ノードＮ１（ｎ）が接続されるが、接続ノードＩＮには接続されない点が相違する。
【０１３３】
次に、この入出力選択回路の作用を説明する。
【０１３４】
図１８に、この入出力選択回路の基本的な構成を示す。
【０１３５】
本図に示す入出力選択回路は、先の第３の実施の形態の入出力選択回路において、外部より入力していた外部端子との接続ノードＩＮの代わりに、シフト信号発生回路に入力されるクロックＣＬＫをバッファ回路１０３３を介して入力したものである。
【０１３６】
次に、図１７〜図１８に示す本実施の形態の半導体集積回路の動作を説明する。なお、検証設定信号ＴＥ１、クロックＣＬＫ及び制御信号ＣＮＴは外部より入力されるものとする。また、ヒューズ状態信号ＦＥは、ブローを実施した場合にはＨレベルに、実施されなかった場合にはＬレベルに固定されるものとする。
【０１３７】
まず、ヒューズ状態信号ＦＥがＬレベルの場合（ヒューズブローを実施しない場合）について説明する。
【０１３８】
この場合、前の第２の実施の形態と同様に、ＰＭＯＳトランジスタ１０１１（ｎ）及びＮＭＯＳトランジスタ１０１２（ｎ）は非導通状態となり、またＮＭＯＳトランジスタ１０１３（ｎ）は導通状態となり、ノードＮ２（ｎ）がＬレベルに保持される。
【０１３９】
この状態では、メモリブロックに不良セルが存在しない事を示すため、ヒューズブローの正常・不良は問題にならない。
【０１４０】
次に、ヒューズ状態信号ＦＥがＨレベルの場合（ヒューズブローを実施する場合）について説明する。
【０１４１】
この場合、ノードＮ２（ｎ）の電位は、ヒューズ１０１４（ｎ）、１０１５（ｎ）及びＰＭＯＳトランジスタ１０１１（ｎ）、ＮＭＯＳトランジスタ１０１２（ｎ）の状態に依存して変化することになる。
【０１４２】
ヒューズの状態は、次の手順でノードＯＵＴの電位を評価することにより、明確にできる。
【０１４３】
ヒューズの状態を検証するため、検証設定信号ＴＥ１をＨレベルに設定し、またクロックＣＬＫは任意の周波数のクロックを入力しておく。
【０１４４】
制御信号ＣＮＴにクロックＣＬＫの１クロック分のＨパルスを入力する。すると、図１６に示すタイミングＴ１でＣＮＴ３（１）のみＨレベルになり、次のタイミングＴ２でＣＮＴ３（２）のみがＨレベルになり、以下同様にタイミングＴｎでＣＮＴ３（ｎ）のみがＨレベルとなる。
【０１４５】
先ず、代表としてヒューズ１０１４（１）、１０１５（１）の状態を検証するときの説明を行なう。
【０１４６】
タイミングＴ１において、クロックＣＬＫがＨレベルであるとき（Ｔ１Ａ）は、バッファ回路１０３３はＨレベルを出力する。この際の、ノードＯＵＴの電位を測定し、この結果をＣ（１）とする。
【０１４７】
次に、クロックＣＬＫがＬレベルに変化したとき（Ｔ１Ｂ）、バッファ回路１０３３はＬレベルを出力する。この際の、ノードＯＵＴの電位を測定し、この結果をＤ（１）とする。
【０１４８】
結果Ｃ（１）と、結果Ｄ（１）を比較して、ノードＯＵＴの状態変化がなければ、ヒューズ１０１４（１）、１０１５（１）は、いずれか一方のみが切断されていることを示す。また、結果が、ＨレベルからＬレベルに遷移したときは、ヒューズ１０１４（１）、１０１５（１）の両方が切断されていることを示す。更に、結果がＬレベルからＨレベルに遷移した場合は、ヒューズ１０１４（１）、１０１５（１）は、いずれも切断されていないことを示す。
【０１４９】
次のタイミングＴ２では、ＣＮＴ３（２）のみがＨレベルとなるため、タイミングＴ１での測定と同様にタイミングＴ２Ａで状態Ｃ（２）を、また、タイミングＴ２Ｂで状態Ｄ（２）を測定する。
【０１５０】
以上の測定を、必要なヒューズの数ｎだけ繰り返すことにより、すべてのヒューズにおけるブローの状態を電気的に知ることができる。
【０１５１】
（第５の実施の形態）
本実施の形態は、結果判定回路を内蔵している点に特徴がある。
【０１５２】
図１９に、本実施の形態の半導体集積回路の基本的な回路構成を示す。
【０１５３】
本図に示すように、この半導体集積回路は、メモリブロック１、主デコード回路２、冗長メモリアレイ３、冗長デコード回路４、冗長コンパレータ回路５２、制御回路６２、入出力選択回路７２及び結果判定回路９を備える。
【０１５４】
ここで、メモリブロック１、主デコード回路２、冗長メモリアレイ３、冗長デコード回路４、冗長コンパレータ回路５２、制御回路６２及び入出力選択回路７２は、先の第４の実施の形態と同じである。
【０１５５】
次に、本実施の形態の特徴たる結果判定回路９について説明する。
【０１５６】
図２０に、この結果判定回路の基本的な構成を示す。
【０１５７】
本図に示すように、この結果判定回路は、フリップフロップ１０４１、１０４２及び２入力ＥＸ−ＯＲ回路１０４３を含む。フリップフロップ１０４１は入出力選択回路７２の出力Ｎ３をＤ入力に受け、Ｑ出力はＥＸ−ＯＲ回路１０４３の一方の入力に接続される。
【０１５８】
また、フリップフロップ１０４２のＤ入力は、フリップフロップ１０４１のＱ出力が接続される。ＥＸ−ＯＲ回路１０４３の他方の入力は、フリップフロップ１０４２のＱ出力が接続されている。図２０で示すＥＸ−ＯＲ回路１０４３の出力Ｎ４が図１９で示す結果判定回路９の出力Ｎ４となる。
【０１５９】
次に、図１９と図２０に示す半導体集積回路の動作を説明する。なお、検証設定信号ＴＥ１、クロックＣＬＫ及び制御信号ＣＮＴは外部より入力されるものとする。また、ヒューズ状態信号ＦＥは、ブローを実施したときにはＨレベルに、実施されなかったときにはＬレベルに固定されるものとする。
【０１６０】
先ず、ヒューズ状態信号ＦＥがＬレベルの場合（ヒューズブローを実施しない場合）について説明する。
【０１６１】
この場合、先の実施の形態と同様に、ＰＭＯＳトランジスタ１０１１（ｎ）及びＮＭＯＳトランジスタ１０１２（ｎ）は非導通状態となり、またＮＭＯＳトランジスタ１０１３（ｎ）は導通状態となり、ノードＮ２（ｎ）がＬレベルに保持される。
【０１６２】
この状態では、メモリブロックに不良セルが存在しない事を示すため、ヒューズブローの正常・不良は問題にならない。
【０１６３】
次に、ヒューズ状態信号ＦＥがＨレベルの場合（ヒューズブローを実施する場合）について説明する。
【０１６４】
このとき、ノードＮ２（ｎ）の電位は、ヒューズ１０１４（ｎ）、１０１５（ｎ）及びトランジスタ１０１１（ｎ）、１０１２（ｎ）の状態に依存して変化することになる。
【０１６５】
ヒューズの状態を検証するために、検証設定信号ＴＥ１をＨレベルに設定し、またクロックＣＬＫは任意の周波数のクロックを入力しておく。
【０１６６】
制御信号ＣＮＴにクロックＣＬＫの１クロック分のＨパルスを入力する。すると、図１６に示すタイミングＴ１で、ＣＮＴ３（１）のみがＨレベルに、次のタイミングＴ２でＣＮＴ３（２）のみがＨレベルになり、以下同様にタイミングＴｎでＣＮＴ３（ｎ）のみがＨレベルとなる。
【０１６７】
タイミングＴ１において、クロックＣＬＫがＨレベルであるとき（Ｔ１Ａ）は、バッファ回路１０３３はＨレベルを出力する。この際、ヒューズ１０１５（１）が切断されているとフリップフロップ１０４１はＨレベルを取り込み、また、ヒューズ１０１５（１）がつながっているとＬレベルを取り込む。
【０１６８】
次に、クロックＣＬＫがＬレベルに変化したとき（Ｔ１Ｂ）、バッファ回路１０３３はＬレベルを出力する。この際、ヒューズ１０１４（１）が切断されているとフリップフロップ１０４１はＬレベルを取り込み、またヒューズ１０１４（１）がつながっているとフリップフロップ１０４１は、Ｈレベルを取りこむ。また、フリップフロップ１０４２は、フリップフロップ１０４１が保持していたレベルを受け取る。
【０１６９】
タイミングＴ１Ｂの時に、ＥＸ−ＯＲ回路１０４３の出力がＬレベルであれば、状態に変化がなかったことを示すため、図１２より冗長コンパレータ回路５２内のヒューズブロック（１）のヒューズのブローは正しく行なわれたと判定できる。また、出力Ｎ４がＨレベルであれば、状態が変化したことを示すため、図１２よりこのヒューズブロックのヒューズのブローが不良であったことがわかる。
【０１７０】
次のタイミングＴ２では、ＣＮＴ３（２）のみがＨレベルとなるため、タイミングＴ１と同じように出力Ｎ４のレベルを見ることにより、ヒューズブロック１０１０（２）のヒューズブローの正常・不良が判定できる。
【０１７１】
以上の測定を、必要なヒューズの数ｎだけ繰り返すことにより、すべてのヒューズにおけるブローの状態を電気的に知ることができる。
【０１７２】
以上、本発明をその幾つかの実施の形態に基づいて説明してきたが、本発明は何もこれらに限定されるものでないのは勿論である。すなわち、例えば以下のようにしても良い。
１）各種スイッチとして他の型の半導体素子や半導体以外の手段を使用している。
２）フリップフロップとして、純粋なフリップフロップに換えてラッチ等を使用している。
【０１７３】
【発明の効果】
以上の説明で判るように、本発明に依れば、モールド状態であっても半導体集積回路のヒューズのブローの正常、不良を電気的に確実に検出することが可能になる。
【０１７４】
また、たとえモールド状態であっても、複数のヒューズのブローの正常、不良を１端子で電気的に検出することが可能となる。
【０１７５】
また同じく、複数のヒューズのブローの正常、不良を自動的に検出することが可能となる。
【図面の簡単な説明】
【図１】従来技術の半導体集積回路の、本発明に直接関係する部分の主要部の構成図である。
【図２】本発明の第１の実施の形態の半導体集積回路の、本発明に係る部分を中心とした基本的な構成を示す図である。
【図３】上記実施の形態の冗長コンパレータの基本的な構成を示す図である。
【図４】上記実施の形態の制御回路の基本的な構成を示す図である。
【図５】上記実施の形態の制御回路の真理値表である。
【図６】上記実施の形態でのヒューズブローの異常検出に関する状態説明図、あるいは一種の真理値表である。
【図７】本発明の第２の実施の形態の半導体集積回路の基本的な構成を示す図である。
【図８】上記実施の形態の冗長コンパレータの基本的な構成を示す図である。
【図９】上記実施の形態の制御回路の基本的な構成を示す図である。
【図１０】上記実施の形態の制御回路の真理値表である。
【図１１】上記実施の形態の制御回路の基本的な構成を示す図である。
【図１２】上記実施の形態のヒューズブローの異常検出に関する状態説明図である。
【図１３】本発明の第３の実施の形態の半導体集積回路の基本的な構成を示す図である。
【図１４】上記実施の形態の入出力選択回路の基本的な構成を示す図である。
【図１５】上記実施の形態のシフト信号発生回路の基本的な構成を示す図である。
【図１６】上記実施の形態のシフト信号発生回路の出力ＣＮＴ３（ｎ）を中心としての各信号のタイミングチャートである。
【図１７】本発明の第４の実施の形態の半導体集積回路の基本的な構成を示す図である。
【図１８】上記実施の形態の入出力選択回路の基本的な構成を示す図である。
【図１９】本発明の第５の実施の形態の半導体集積回路の基本的な構成を示す図である。
【図２０】上記実施の形態の結果判定回路の基本的な回路構成を示す図である。
【符号の説明】
１ メモリブロック
２ 主デコード回路
３ 冗長メモリアレイ
４ 冗長デコード回路
５、５１、５２ 冗長コンパレータ回路
６、６１ 制御回路
７、７１ 入出力選択回路
８ シフト信号発生回路
９ 結果判定回路
１０、１０１、１０２ 外部測定用端子（ＰＡＤ）
１０１２、１０１３、１０１２（ｎ）、１０３１（ｎ）、１０１（ｎ） ＮＭＯＳトランジスタ
１０１１、１０１１（ｎ） ＰＭＯＳトランジスタ
１０１４、１０１５、１０１４（ｎ）、１０１５（ｎ） ヒューズ
１０２１、１０２２ インバータ
１０２３、１０２４、１０４３ ＯＲ回路
１０２５、１０２６ ＡＮＤ回路
１０３２ 抵抗
１０３３ バッファ回路
１０４１（ｎ） フリップフロップ
１０４３ ＥＸ−ＯＲ回路
【発明の属する技術分野】
本発明は、半導体集積回路のヒューズブローに関し、特にヒューズブローが正常に行なわれなかったときこれを容易に検出可能な半導体集積回路に関する。
【０００２】
【従来の技術】
従来より、ヒューズブローにより、冗長メモリセルへの置換や、内部電源電位の調整が可能な半導体集積回路が提供されている。
【０００３】
以下、従来のこの置換（故障した部分に換えて機能を発揮させる）可能な冗長（予備）回路を備える半導体集積回路の一例を説明する。
【０００４】
図１に、かかる半導体集積回路の主要部の構成を示す。
【０００５】
本図に示す半導体集積回路は、メモリブロック１、主デコード回路２、冗長メモリアレイ３、冗長デコード回路４及び冗長コンパレータ回路５を備える。なお、以下の本発明の各実施の形態においても本発明に係る作用等を除き基本的に同じ作用等をなす構成要素、部分には原則として同じ符号や記号を付し、そうでなくても最初の桁の数字を同じとする等似た符号や記号を付し、同じくその説明は本発明に係る部分を除き省略する。ただし、１０種しかないと言うアラビア数字の個数の制約もあり、単なる素子そのもの等には最初の桁の数字に、メモリブロックと同じ「１」を付している。
【０００６】
メモリブロック１は、図示しない複数のメモリセルがワード線とビット線との交点に配置されている。
【０００７】
主デコード回路２は、メモリブロック１のメモリセルを選択する回路であり、列デコード回路及び行デコード回路を有している。
【０００８】
冗長コンパレータ回路５は、メモリブロック１内にある欠陥メモリセルを冗長メモリアレイ３内にある冗長メモリセル（図示せず）に置換するため、主デコード回路２と、冗長デコード回路４の制御を行なう。
【０００９】
以上の構成の半導体集積回路において、製造工程で万一メモリブロック１内に欠陥メモリセルが発見された場合には、以下の手順で欠陥メモリセルの置換を行ない、メモリ部分の良品化を図る。
【００１０】
まず、メモリブロック内の欠陥メモリセルのアドレスを調べ、冗長メモリセルとの置換が可能か否かを調べる。置換可能であれば、冗長コンパレータ回路５内にある該当部分のヒューズをブローすることにより、主デコード回路２と冗長デコード回路４のアドレスを入れ替える。
【００１１】
これにより、欠陥メモリセルのアドレスが選択された場合には、冗長コンパレータ回路５が、主デコーダ回路２及び冗長デコーダ回路４を制御して、対応する冗長メモリセルが選択され、メモリ部分の良品化が実現できる。
【００１２】
なお、実際には正規のメモリ数百個に対して予備が１〜４個である。このため、その他に欠陥の検出されたメモリを特定して冗長メモリと入れ替えるための回路等が設けられたりしている。また、内部電源電位の調整のためにはブロー対象のヒューズと並列に抵抗が設けられたりもしている。ただし、これらはいわゆる周知技術なので、その説明は省略する。
【００１３】
【発明が解決しようとする課題】
ところで、製造後における半導体集積回路の不良解析や評価において、ヒューズブローが正常に行なわれているか否かを知ることは重要である。しかし、従来の半導体集積回路においては、ヒューズブローの状態を知るには、ウエハ状態での検査の一環として、パッケージを開封し、ヒューズ部を顕微鏡を用いて調べる必要があった。
【００１４】
しかし、パッケージを開封した状態と言っても顕微鏡にて観察するものである。更に、モールド状態ではヒューズブローが正常に行なわれているか否かの検査はできない。このため、検査には非常な熟練と細心の注意を必要としていた。
【００１５】
そこで、ヒューズブローが正常に行なわれたか否かを、単に容易に検査しえるだけでなく、モールド状態においても検査しえる技術の開発が望まれていた。
【００１６】
【課題を解決するための手段】
本発明は、以上の課題を解決するためなされたものであり、ヒューズブローの適否をあらかじめ設けた電気回路により電気的に判断するものである。具体的には、以下の構成としている。
【００１８】
請求項１記載の発明においては、ヒューズブローの対象となるヒューズは２個が１組を形成し、更にそのうち一方のみがブローされているときが、メモリブロックと冗長メモリブロックのいずれかが選択されていることとなる。（すなわち、適切なブローとなる。）この基で、２個１組のヒューズは相互に一端が接続され、他端は各電源か地面（含む、アースの役を担う均等なもの。）に接続されている。その上、相互に一端が接続された部分は外部より電圧を加えることが可能であり、更にメモリブロック等への出力線も接続されている。その上更に、この出力線は制御信号より接地可能となっている。また、２個のヒューズは各々外部からの制御信号より電源又は地面との接続が開閉可能となっている。また、上記２個のヒューズの接続部へ電圧を加えるための外部からの接続線もこれまた制御信号により開閉可能である。
【００１９】
以上の他、外部からの制御信号は論理回路を通しての所定の真理表通りに作動し、各スイッチを開閉し、ひいては適切な検査用回路を形成するようになっている。結果的に、外部からの制御信号、電圧の付加等により２個一組のヒューズのブローが適切か否かが電気的に容易に検査可能となっている。
【００２０】
請求項２記載の発明においては、ヒューズ２個からなる組が多数存在する。このため、各組のテストが順に可能なように、特定の組をテストの対象として選定するあるいはテスト可能な状態とするための回路や結線を有している。またこのため、各組はスイッチによりテスト用の入出力端子と接続可能とされ、更に各スイッチは、テスト時には、専用の信号線で開閉される。
【００２１】
請求項３記載の発明においては、多数の組を順に選定してテストを行なう際のテストの対象としての各組の選択はフリップフロップを利用して行なわれる。すなわち、各組の個数のフリップフロップを上流のフリップフロップのＱ出力が直下流のフリップフロップのＤ入力となり、更に各フリップフロップのＱ出力がテストで各組の選択を行なうためのスイッチを制御する。また、ヒューズと電源、地面間等に存在するスイッチを開閉する制御信号の１をもクロック信号を利用する。
【００２２】
これらのため、入力端子の個数の制約ともなる。
【００２３】
請求項４記載の発明においては、バッファを利用して、検査用入出力端子を更に１個少なくしている。
【００２４】
請求項５記載の発明においては、フリップフロップとＥＸ−ＯＲ回路を使用して検査結果を迅速に判定可能としている。
【００２５】
【発明の実施の形態】
以下に、本発明をその実施の形態に基づいて説明する。
【００２６】
（第１の実施の形態）
本実施の形態は、ノードが１の場合である。
【００２７】
図２に、本実施の形態の半導体集積回路の基本的な構成を示す。
【００２８】
本図に示す半導体集積回路は、メモリブロック１、主デコード回路２、冗長メモリアレイ３、冗長デコード回路４、冗長コンパレータ回路５１及び制御回路６を備える。このため、冗長コンパレータ回路５１が制御回路６と外部接続端子（ＰＡＤ）１０を備えた点が、従来のものと大きく異なる。以下、この異なる点を中心に説明する。
【００２９】
制御回路６は、ヒューズ状態信号ＦＥ、ヒューズブローの検証時に設定する検証設定信号ＴＥ１及びＴＥ２とが入力され、一方冗長コンパレータ回路５１へ制御信号Ｓ１〜Ｓ４を出力する。
【００３０】
また、冗長コンパレータ回路５１は、制御回路６から受ける４本の制御信号Ｓ１〜Ｓ４に応答して、内部にあるヒューズの一端に接続されているノードＮ１を、外部接続端子１０１に出力する。
【００３１】
次に、本実施の形態の冗長コンパレータ回路５１について説明する。
【００３２】
図３に、この冗長コンパレータ回路の基本的な構成を示す。本図に示すように、この冗長コンパレータ回路は、ＰＭＯＳトランジスタ１０１１、２個のＮＭＯＳトランジスタ１０１２、１０１３、２個のヒューズ１０１４、１０１５及びスイッチ１０１６を備える。
【００３３】
ヒューズ１０１４及びＰＭＯＳトランジスタ１０１１は、主デコード回路２及び冗長デコード回路４への接続ノードであるノードＮ２と電源ＶＤＤとの間に直列に接続される。
【００３４】
ヒューズ１０１５及びＮＭＯＳトランジスタ１０１２は、前記ノードＮ２と接地電位ＶＳＳとの間に直列に接続される。
【００３５】
ＮＭＯＳトランジスタ１０１３は、ノードＮ２と接地電位ＶＳＳの間に接続される。
【００３６】
制御信号Ｓ１〜Ｓ４は、ヒューズ状態信号ＦＥと、ヒューズブローの検証時に設定する検証設定信号ＴＥ１及びＴＥ２を入力とする制御回路６の出力である。
【００３７】
ＰＭＯＳトランジスタ１０１１は、制御信号Ｓ１をゲート電極に受ける。
【００３８】
ＮＭＯＳトランジスタ１０１２は、制御信号Ｓ２をゲート電極に受ける。
【００３９】
ＮＭＯＳトランジスタ１０１３は、制御信号Ｓ３をゲート電極に受ける。
【００４０】
スイッチ１０１６は、外部接続端子１０への接続ノードであるノードＮ１とノードＮ２の間に接続され、制御回路６からの制御信号Ｓ４によってその状態を制御される。
【００４１】
ヒューズ１０１４、１０１５は、冗長性置換が可能な場合には、いずれか一方のみがヒューズブローによって切断される。なお、両方が切断されている場合と両方が接続されている場合は、いずれも不良品である。
【００４２】
次に、制御回路６について説明する。
【００４３】
図４に、制御回路６の基本的な構成を示す。
【００４４】
本図に示すように、この制御回路は、２個のインバータ１０２１、１０２２、２個の２入力ＯＲ回路１０２３、１０２４及び２個の２入力ＡＮＤ回路１０２５、１０２６を含む。
【００４５】
高低（ＨＬ）を反転するインバータ１０２１は、ヒューズ状態信号ＦＥを入力とし、その出力は分岐して１つはＯＲ回路１０２３の一方の入力となり、他は、制御信号Ｓ３として制御回路６より外部へ出力される。
【００４６】
ＡＮＤ回路１０２５は、検証設定信号ＴＥ１及びＴＥ２を入力とし、その出力はＯＲ回路１０２３のもう一方の入力に接続される。ＯＲ回路１０２３の出力は、制御信号Ｓ１として制御回路６より外部へ出力される。
【００４７】
インバータ１０２２は、検証設定信号ＴＥ１を入力とし、その出力は、一方の入力信号を検証設定信号ＴＥ２とするＯＲ回路１０２４の他方の入力に接続される。
【００４８】
ＡＮＤ回路１０２６は、ヒューズ状態信号ＦＥを一方の入力とし、ＯＲ回路１０２４の出力が他方の入力とされる。ＡＮＤ回路１０２６の出力は、制御信号Ｓ２として制御回路より外部へ出力される。
【００４９】
この構成の制御回路の動作の真理値表を図５に示す。本図において、ＦＥ、ＴＥ１、ＴＥ２の「０」は「Ｌ」に相当する。なお、この真理値表に従う制御信号Ｓ１〜Ｓ４が得られるものであれば、図４に示す以外の回路構成であってもよいのはいうまでもないことである。
【００５０】
次に、図２〜図４に示す本実施の形態の半導体集積回路の動作を説明する。なお、検証設定信号ＴＥ１及びＴＥ２は外部より入力されるものとする。また、メモリブロック１に欠陥があるため、冗長コンパレータ回路５１にブローを実施した場合はヒューズ状態信号ＦＥはＨレベルに固定し、一方、メモリブロック１に欠陥がないため冗長コンパレータ回路５１にブローを実施しなかった場合にはヒューズ状態信号ＦＥはＬレベルに固定するものとする。
【００５１】
まず、ヒューズ状態信号ＦＥがＬレベルの場合（ヒューズブローをしない場合）について説明する。
【００５２】
この場合、図５の真理値表より、検証設定信号ＴＥ１及びＴＥ２に依らず制御信号Ｓ１はＨレベルとなり、ＰＭＯＳトランジスタ１０１１は非導通状態となる。
【００５３】
また、検証設定信号ＴＥ１及びＴＥ２に依らず制御信号Ｓ２はＬレベルとなり、ＮＭＯＳトランジスタ１０１２は非導通状態となる。
【００５４】
更に、検証設定信号ＴＥ１及びＴＥ２に依らず制御信号Ｓ３はＨレベルとなり、ＮＭＯＳトランジスタ１０１３は導通状態となる。
すなわち、メモリブロック内には不良セルが存在しないので、ノードＮ２がＬレベルに保持され、メモリブロック内のメモリセルを冗長メモリアレイ３内にある冗長メモリセルに置換しない。
【００５５】
次に、ヒューズ状態信号ＦＥがＨレベルの場合（ヒューズブローを実施した場合）について説明する。
【００５６】
このとき、図５の真理値表より制御信号Ｓ３は、Ｌレベルとなるため、ＮＭＯＳトランジスタ１０１３は非導通状態となり、ヒューズ１０１４、１０１５及びトランジスタ１０１１、１０１２の状態をノードＮ２の電位により検知することができる。
【００５７】
ヒューズの状態は、次に示す２段階の評価を実施することにより明確にすることができる。
【００５８】
第１段階は、検証設定信号ＴＥ１をＨレベル、検証設定信号ＴＥ２をＬレベルに設定する。すると、図５の真理値表より制御信号Ｓ１はＬレベルとなり、ＰＭＯＳトランジスタ１０１１は導通状態になる。また、制御信号Ｓ２はＬレベルとなり、ＮＭＯＳトランジスタ１０１２は非導通状態となる。更に、制御信号Ｓ４は、Ｈレベルとなり、スイッチ１０１６は、導通状態となる。この状態で、外部接続端子ＰＡＤ１０よりＶＳＳ電位を印加する（この状態を、状態Ａとする）と、ヒューズ１０１４が切断されていれば電流経路が存在しないため、電流は流れない。また、ヒューズ１０１４がつながっていれば、ＰＭＯＳトランジスタ１０１１、ヒューズ１０１４、スイッチ１０１６、外部接続端子ＰＡＤ１０１を介して電流経路が出来るため、電流が流れる。
【００５９】
次に第２段階は、検証設定信号ＴＥ１をＨレベル、検証設定信号ＴＥ２をＨレベルに設定する。すると、図５の真理値表より制御信号Ｓ１はＨレベルとなり、ＰＭＯＳトランジスタ１０１１は非導通状態になる。また、制御信号Ｓ２はＨレベルとなり、ＮＭＯＳトランジスタ１０１２は導通状態となる。更に、制御信号Ｓ４はＨレベルとなり、スイッチ１０１６は導通状態となる。この状態で、外部接続端子ＰＡＤ１０よりＶＤＤ電位を印加する（この状態を、状態Ｂとする）と、ヒューズ１０１５が切断されていれば電流経路が存在しないため、電流は流れない。また、ヒューズ１０１５がつながっていれば、外部接続端子ＰＡＤ１０１、スイッチ１０１６、ヒューズ１０１５、ＮＭＯＳトランジスタ１０１２を介して電流経路が出来るため、電流が流れる。
【００６０】
以上の状態Ａ及び状態Ｂの電流を測定することにより、それらの組み合わせを示したものが、図６である。すなわち、ヒューズ１０１４及び１０１５の一方が切断、一方が接続されている場合のみが、フューズブローが正常に行われている場合であるので、状態Ａと状態Ｂの一方のみ電流が流れるならば、フューズブローが正常に行われたことが検出できる。また、ヒューズ１０１４及びヒューズ１０１５の両方が接続または切断された場合には、フューズブローが不良の場合であるので、状態Ａと状態Ｂとの両方で電流が流れるかまたは流れないならば、フューズブローが不良であることが検出できる。
【００６１】
（第２の実施の形態）
本実施の形態は、ノードが多数であり、このため入出力の選択回路を備える場合である。
【００６２】
図７に、本発明の第２の実施の形態の半導体集積回路の基本的な回路構成を示す。
【００６３】
本図に示す半導体集積回路は、従来のものと同じ機能、構成のメモリブロック１、主デコード回路２、冗長メモリアレイ３、冗長デコード回路４を備える。その他本発明に係る作用をなす冗長コンパレータ回路５２、制御回路６１及び入出力選択回路７を備える。
【００６４】
ここに、冗長コンパレータ回路５２は、制御回路６１から受ける３本の制御信号Ｓ１〜Ｓ３に応答して、内部にあるｎ本のヒューズの一端に接続されているｎ本のノードＮ１を出力する。そしてこのノードＮ１は、入出力選択回路７に接続される。
【００６５】
さて、この冗長コンパレータ回路５２の内部であるが、図８に基本的な構成を示す。そして、この冗長コンパレータ回路５２は、本図８に示すのと同一の構成のｎ個のヒューズブロックを備える。そして、このヒューズブロックは、図８に示す範囲内ではスイッチ及びその制御信号Ｓ４がないのが図３に示すのと相違する。すなわち、このヒューズブロックは、ＰＭＯＳトランジスタ１０１１、２個のＮＭＯＳトランジスタ１０１２、１０１３及びヒューズ１０１４、１０１５を備える。
【００６６】
ヒューズ１０１４とＰＭＯＳトランジスタ１０１１は、主デコード回路２及び冗長デコード回路４への接続ノードであるノードＮ２と電源ＶＤＤとの間に直列に接続される。なお、このノードＮ２も各ヒューズブロックに対応してｎ個ある。
【００６７】
ヒューズ１０１５（ｎ）及びＮＭＯＳトランジスタ１０１２は、ノードＮ２（ｎ）と接地電位ＶＳＳとの間に直列に接続される。
【００６８】
ＮＭＯＳトランジスタ１０１３は、ノードＮ２と接地電位ＶＳＳの間に接続される。
【００６９】
制御信号Ｓ１〜Ｓ３は、ヒューズ状態信号ＦＥと、ヒューズブローの検証時に設定する検証設定信号ＴＥ１及びＴＥ２を入力とする制御回路６１の出力である。
【００７０】
ＰＭＯＳトランジスタ１０１１は、制御信号Ｓ１をゲート電極に受ける。
【００７１】
ＮＭＯＳトランジスタ１０１２は、制御信号Ｓ２をゲート電極に受ける。
【００７２】
ＮＭＯＳトランジスタ１０１３は、制御信号Ｓ３をゲート電極に受ける。
【００７３】
次に、本実施の形態の制御回路６１について説明する。
【００７４】
図９に、本実施の形態の制御回路６１の基本的な回路構成を示す。本図に示すように、この制御回路は、２個のインバータ１０２１、１０２２、２個の２入力ＯＲ回路１０２３、１０２４及び２個の２入力ＡＮＤ回路１０２５、１０２６を含み、基本的には図４に示したのと同じである。。ただし、検証設定信号ＴＥ１の分岐がＳ４として出力されないのが相違する。
【００７５】
インバータ１０２１は、ヒューズ状態信号ＦＥを入力とし、その出力は２つに分岐し、その１はＯＲ回路１０２３の一方の入力となり、他の１は制御信号Ｓ３として制御回路６１より外部へ出力される。
【００７６】
ＡＮＤ回路１０２５は、検証設定信号ＴＥ１及びＴＥ２を入力とし、その出力はＯＲ回路１０２３のもう一方の入力に接続される。ＯＲ回路１０２３の出力は、制御信号Ｓ１として制御回路６１より外部へ出力される。
【００７７】
インバータ１０２２は、検証設定信号ＴＥ１を入力とし、その出力は一方の入力信号を検証設定信号ＴＥ２とするＯＲ回路１０２４の他方の入力に接続される。
【００７８】
ＡＮＤ回路１０２６は、ヒューズ状態信号ＦＥを一方の入力とし、また他方の入力はＯＲ回路１０２４の出力が接続される。ＡＮＤ回路１０２６の出力は、制御信号Ｓ２として制御回路６１より外部へ出力される。
【００７９】
この構成の制御回路の真理値表を図１０に示す。そして、これは、Ｓ４の部分を除けば図５に示すのと同じである。なお、この真理値表に従う制御信号Ｓ１〜Ｓ３が得られるものであれば、図９に示すのと別の構成の回路であっても構わないのはいうまでもないことである。
【００８０】
次に、この入出力選択回路について説明する。
【００８１】
図１１に、本実施の形態の入出力選択回路７の基本的な構成を示す。本図に示すように、この入出力選択回路は、抵抗１０３２と複数（ｎ）個のＮＭＯＳトランジスタ１０３１を含む。
【００８２】
ｎ個のＮＭＯＳトランジスタ１０３１は、図８に示す各ノード（組）に対応して設けられ、該ノードにおいては図３に示すスイッチに対応するものであり、開閉のためそれぞれに対応した制御信号ＣＮＴ３をそのゲート電極に受ける。
【００８３】
各ＮＭＯＳトランジスタ１０３１のソース電極は、抵抗１０３２の一端に共通に接続されるとともに、外部接続端子ＰＡＤ１０２に接続されるノードＯＵＴに接続される。
【００８４】
各ＮＭＯＳトランジスタ１０３１のドレイン電極は、それぞれ冗長コンパレータ回路５２内の対応する図８に示すヒューズブロックに接続されるノードＮ１に接続される。
【００８５】
抵抗１０３２の他端は、図７に示す外部接続端子ＰＡＤ１０１に接続されるノードＩＮに接続される。
【００８６】
次に、図７〜図１１に示す本実施の形態の半導体集積回路の動作あるいは作用を説明する。なお、検証設定信号ＴＥ１、ＴＥ２及びノードの数だけ在る制御信号ＣＮＴ３は外部より入力されるものとする。また、ヒューズ状態信号ＦＥは、ブローした場合にはＨレベルに固定され、ブローされなかった場合にはＬレベルに固定されるものとする。
【００８７】
まず、ヒューズ状態信号ＦＥがＬレベルの場合（ヒューズブローを実施しない場合）について説明する。
【００８８】
この場合、図１０の真理値表より制御信号Ｓ１は、検証設定信号ＴＥ１及びＴＥ２に依らずＨレベルとなり、対応するＰＭＯＳトランジスタ１０１１は非導通状態となる。
【００８９】
また、制御信号Ｓ２は、検証設定信号ＴＥ１及びＴＥ２に依らずＬレベルとなり、対応するＮＭＯＳトランジスタ１０１２は非導通状態となる。
【００９０】
さらに、制御信号Ｓ３は、検証設定信号ＴＥ１及びＴＥ２に依らずＨレベルとなり、対応するＮＭＯＳトランジスタ１０１３は導通状態となり、対応するノードＮ２がＬレベルに保持される。
【００９１】
この状態では、メモリブロックに不良セルが存在しない事を示すため、ヒューズブローが正常か否かは問題にならない。
【００９２】
次に、ヒューズ状態信号ＦＥがＨレベルの場合（ヒューズブローを実施する場合）について説明する。
【００９３】
このとき、図１０の真理値表より制御信号Ｓ３は、Ｌレベルとなるため、対応するＮＭＯＳトランジスタ１０１３は非導通状態となり、ノードＮ２の電位は、対応するヒューズ１０１４、１０１５及び対応するトランジスタ１０１１、１０１２の状態に依存して変化することになる。
【００９４】
ところで、ヒューズの状態は、次に示す３段階の評価を実施することにより明確にすることができる。
【００９５】
第１段階は、検証設定信号ＴＥ１をＨレベル、検証設定信号ＴＥ２をＬレベルに設定する。すると、図１０の真理値表より制御信号Ｓ１はＬレベルとなり、ＰＭＯＳトランジスタ１０１１は導通状態になる。また、制御信号Ｓ２はＬレベルとなり、ＮＭＯＳトランジスタ１０１２は非導通状態となる。
【００９６】
この状態で、制御信号ＣＮＴ３を検証したいヒューズブロックに対応する状態に設定すると、制御信号ＣＮＴ３に対応するＮＭＯＳトランジスタ１０３１が導通状態になり、ノードＮ１がＮＭＯＳトランジスタ１０３１を介して外部接続端子ＰＡＤ１０２に、またさらに、抵抗１０３２を介して外部出力端子ＰＡＤ１０１に接続される。
【００９７】
このときには、外部接続端子ＰＡＤ１０１よりＶＳＳ電位を印加すると、ヒューズ１０１４が切断されていれば電流は流れないため、外部出力端子ＰＡＤ１０２には、Ｌレベルの電位があらわれる。また、ヒューズ１０１４がつながっていれば、ＰＭＯＳトランジスタ１０１１、ヒューズ１０１４、抵抗１０３２及び外部接続端子ＰＡＤ１０２を介して流れる電流により抵抗１０３２で電圧降下をおこし、外部出力端子ＰＡＤ１０２には、Ｈレベルの電位があらわれる。この状態を、状態Ｃとする。
【００９８】
第２段階は、制御信号ＣＮＴ３を変化させずに検証設定信号ＴＥ１をＨレベル、検証設定信号ＴＥ２をＨレベルに設定する。すると、図１０の真理値表より制御信号Ｓ１はＨレベルとなり、対応するＰＭＯＳトランジスタ１０１１は非導通状態になる。また、制御信号Ｓ２はＨレベルとなり、ＮＭＯＳトランジスタ１０１２は導通状態となる。
【００９９】
このとき、外部接続端子ＰＡＤ１０１よりＶＤＤ電位を印加すると、ヒューズ１０１５が切断されていれば電流は流れないため、外部出力端子ＰＡＤ１０２には、Ｈレベルの電位があらわれる。また、ヒューズ１０１５がつながっていれば、電流が抵抗１０３２で電圧降下をおこし、外部出力端子ＰＡＤ１０２にはＬレベルの電位があらわれる。この状態を、状態Ｄとする。
【０１００】
第３段階は、上記第１段階及び第２段階の評価を、制御信号ＣＮＴ３を切り替えながら、目的とするヒューズすべてについて、すなわち、１からｎまで状態ＣとＤを得ることである。
【０１０１】
以上の状態Ｃ及び状態Ｄより、図１２に示すようにヒューズ１０１４及び１０１５の状態が電気的に外部端子より観測することが可能となる。
【０１０２】
（第３の実施の形態）
本実施の形態は、先の第２の実施の形態の入出力選択回路の改良に関する。
【０１０３】
図１３に、本実施の形態の半導体集積回路の基本的な構成を示す。ここで、この半導体集積回路のメモリブロック１、主デコード回路２、冗長メモリアレイ３、冗長デコード回路４及び冗長コンパレータ回路５２は、先の第２の実施の形態のものと同じである。そして、制御回路６２及び入出力選択回路７１が先の実施の形態のものと相違する。
【０１０４】
本実施の形態の制御回路６２は、先の第２の実施の形態における外部より入力されていた検証設定信号ＴＥ２に換えて、入出力選択回路７１と共通にクロック信号がＣＬＫに入力される点が相違する。
【０１０５】
入出力選択回路７１は、入力は制御信号ＣＮＴ及びクロックＣＬＫであるのが先の第２の実施の形態と相違し、この一方で、出力は先の第２の実施の形態と同じくノードＩＮ、ノードＯＵＴ及びｎ個のノードＮ１が接続される。
【０１０６】
次に、本実施の形態の入出力選択回路７１を説明する。
【０１０７】
図１４に、本実施の形態の入出力選択回路７１の基本的な構成を示す。本図に示すように、この入出力選択回路７１は、外部より入力された各組共通の制御信号ＣＮＴを基に、別途入力されるクロックＣＬＫに同期して各組のＮＭＯＳトランジスタ用の制御信号ＣＮＴ３を発生するシフト信号発生回路８を備える。
【０１０８】
次に、本実施の形態のシフト信号発生回路について説明する。
【０１０９】
図１５に、このシフト信号発生回路の基本的な構成を示す。
【０１１０】
本図に示すように、このシフト信号発生回路８は、冗長コンパレータ回路５２に含まれる検証の必要なヒューズ１０１４（ｎ）及び１０１５（ｎ）の対と同数のフリップフロップ１０４１（ｎ）を含む。
【０１１１】
ここで、各フリップフロップ１０４１（ｎ）は共通のクロックＣＬＫで動作する。また、各フリップフロップ１０４１（ｎ）のＤ入力は、一番上流のものはＣＮＴ３が入力されるが、これを除いて１つ上流側のフリップフロップ１０４１（ｎ−１）のＱ出力が接続（から入力）される。
【０１１２】
更に、最下流のフリップフロップ１０４１（ｎ）のＱ出力は、制御信号ＣＮＴ３（ｎ）としてシフト信号発生回路８より出力される。図１６に、シフト信号発生回路８にパルス状の制御信号ＣＮＴが入力された際の各ＮＭＯＳトランジスタ用の制御信号ＣＮＴ３（ｎ）としての出力を示す。
【０１１３】
次に、図１３〜図１５に示す本実施の形態の半導体集積回路の動作について説明する。なお、検証設定信ＴＥ１、クロックＣＬＫ及び制御信号ＣＮＴは外部より入力されるものとする。また、ヒューズ状態信号ＦＥは、ブローを実施したときにはＨレベルに、実施しなかったときにはＬレベルに固定されるものとする。
【０１１４】
先ず、ヒューズ状態信号ＦＥがＬレベルの場合（ヒューズブローを実施しない場合）について説明する。
【０１１５】
この場合、先の第２の実施の形態と同様に、各ＰＭＯＳトランジスタ１０１１（ｎ）及び各ＮＭＯＳトランジスタ１０１２（ｎ）は非導通状態となり、またＮＭＯＳトランジスタ１０１３（ｎ）は導通状態となり、ノードＮ２（ｎ）がＬレベルに保持される。
【０１１６】
この状態では、メモリブロック１に不良セルが存在しない事を示すため、ヒューズブローの正常・不良は問題にならない。
【０１１７】
次に、ヒューズ状態信号ＦＥがＨレベルの場合（ヒューズブローを実施した場合）について説明する。
【０１１８】
この場合、各ノードＮ２（ｎ）の電位は、対応する各ヒューズ１０１４（ｎ）、１０１５（ｎ）及びトランジスタ１０１１（ｎ）、１０１２（ｎ）の状態に依存して変化することになる。
【０１１９】
ヒューズの状態は、次の手順でノードＯＵＴの電位を評価することにより、明確にできる。
【０１２０】
ヒューズの状態を検証するために、検証設定信号ＴＥ１をＨレベルに設定し、またある周波数のクロックＣＬＫを入力しておく。
【０１２１】
制御信号ＣＮＴに１クロックＣＬＫ分のＨパルスを入力する。すると、図１６に示すタイミングＴ１で、ＣＮＴ３（１）のみがＨレベルに、次のタイミングＴ２でＣＮＴ３（２）のみがＨレベルになり、以下同様にタイミングＴｎでＣＮＴ３（ｎ）のみがＨレベルとなる。
【０１２２】
ここで、ヒューズ１０１４（１）、１０１５（１）の状態を検証するときの説明を行なう。
【０１２３】
タイミングＴ１において、クロックＣＬＫがＨレベルであるとき（Ｔ１Ａ）に、外部接続端子ＰＡＤ１０１からＶＤＤ電位を加え、外部出力端子ＰＡＤ１０２の電位を測定する。この結果を、結果Ｃ（１）とする。
【０１２４】
次に、クロックＣＬＫがＬレベルに変化したとき（Ｔ１Ｂ）、外部接続端子ＰＡＤ１０１からＶＳＳ電位を加え、外部出力端子ＰＡＤ１０２の電位を測定する。この結果を、結果Ｄ（１）とする。
【０１２５】
結果Ｃ（１）と、結果Ｄ（１）とを比較して、外部接続端子ＰＡＤ１０２の状態変化がなければ、２個のヒューズ１０１４（１）、１０１５（１）は、いずれか一方のみが切断されていることを示す。また、結果がＨレベルからＬレベルに遷移した場合は、ヒューズ１０１４（１）、１０１５（１）の両方が切断されていることを示す。更に、結果がＬレベルからＨレベルに遷移した場合は、ヒューズ１０１５（１）、１０１４（１）は、両方とも切断されていないことを示す。
【０１２６】
次のタイミングＴ２では、ＣＮＴ３（２）のみがＨレベルとなるため、タイミングＴ１での測定と同様にタイミングＴ２Ａで状態Ｃ（２）を、また、タイミングＴ２Ｂで状態Ｄ（２）を測定する。
【０１２７】
以上の測定を、必要なヒューズの数ｎだけ繰り返すことにより、すべてのヒューズにおけるブローの状態を電気的に知ることができる。
【０１２８】
（第４の実施の形態）
本実施の形態では、外部出力ＰＡＤは１個である。
【０１２９】
図１７に、本実施の形態の半導体集積回路の基本的な構成を示す。
【０１３０】
本図に示すように、この半導体集積回路は、メモリブロック１、主デコード回路２、冗長メモリアレイ３、冗長デコード回路４、冗長コンパレータ回路５２、制御回路６２及び入出力選択回路７２を備える。
【０１３１】
ここで、メモリブロック１、主デコード回路２、冗長メモリアレイ３、冗長デコード回路４、冗長コンパレータ回路５２及び制御回路６２は、先の第３の実施の形態と同じである。ただし、入出力選択回路が相違する。
【０１３２】
入出力選択回路７２は、先の第３の実施の形態の入出力選択回路と同じく制御信号ＣＮＴ及びクロックＣＬＫを入力とし、また、ノードＯＵＴ、ノードＮ１（ｎ）が接続されるが、接続ノードＩＮには接続されない点が相違する。
【０１３３】
次に、この入出力選択回路の作用を説明する。
【０１３４】
図１８に、この入出力選択回路の基本的な構成を示す。
【０１３５】
本図に示す入出力選択回路は、先の第３の実施の形態の入出力選択回路において、外部より入力していた外部端子との接続ノードＩＮの代わりに、シフト信号発生回路に入力されるクロックＣＬＫをバッファ回路１０３３を介して入力したものである。
【０１３６】
次に、図１７〜図１８に示す本実施の形態の半導体集積回路の動作を説明する。なお、検証設定信号ＴＥ１、クロックＣＬＫ及び制御信号ＣＮＴは外部より入力されるものとする。また、ヒューズ状態信号ＦＥは、ブローを実施した場合にはＨレベルに、実施されなかった場合にはＬレベルに固定されるものとする。
【０１３７】
まず、ヒューズ状態信号ＦＥがＬレベルの場合（ヒューズブローを実施しない場合）について説明する。
【０１３８】
この場合、前の第２の実施の形態と同様に、ＰＭＯＳトランジスタ１０１１（ｎ）及びＮＭＯＳトランジスタ１０１２（ｎ）は非導通状態となり、またＮＭＯＳトランジスタ１０１３（ｎ）は導通状態となり、ノードＮ２（ｎ）がＬレベルに保持される。
【０１３９】
この状態では、メモリブロックに不良セルが存在しない事を示すため、ヒューズブローの正常・不良は問題にならない。
【０１４０】
次に、ヒューズ状態信号ＦＥがＨレベルの場合（ヒューズブローを実施する場合）について説明する。
【０１４１】
この場合、ノードＮ２（ｎ）の電位は、ヒューズ１０１４（ｎ）、１０１５（ｎ）及びＰＭＯＳトランジスタ１０１１（ｎ）、ＮＭＯＳトランジスタ１０１２（ｎ）の状態に依存して変化することになる。
【０１４２】
ヒューズの状態は、次の手順でノードＯＵＴの電位を評価することにより、明確にできる。
【０１４３】
ヒューズの状態を検証するため、検証設定信号ＴＥ１をＨレベルに設定し、またクロックＣＬＫは任意の周波数のクロックを入力しておく。
【０１４４】
制御信号ＣＮＴにクロックＣＬＫの１クロック分のＨパルスを入力する。すると、図１６に示すタイミングＴ１でＣＮＴ３（１）のみＨレベルになり、次のタイミングＴ２でＣＮＴ３（２）のみがＨレベルになり、以下同様にタイミングＴｎでＣＮＴ３（ｎ）のみがＨレベルとなる。
【０１４５】
先ず、代表としてヒューズ１０１４（１）、１０１５（１）の状態を検証するときの説明を行なう。
【０１４６】
タイミングＴ１において、クロックＣＬＫがＨレベルであるとき（Ｔ１Ａ）は、バッファ回路１０３３はＨレベルを出力する。この際の、ノードＯＵＴの電位を測定し、この結果をＣ（１）とする。
【０１４７】
次に、クロックＣＬＫがＬレベルに変化したとき（Ｔ１Ｂ）、バッファ回路１０３３はＬレベルを出力する。この際の、ノードＯＵＴの電位を測定し、この結果をＤ（１）とする。
【０１４８】
結果Ｃ（１）と、結果Ｄ（１）を比較して、ノードＯＵＴの状態変化がなければ、ヒューズ１０１４（１）、１０１５（１）は、いずれか一方のみが切断されていることを示す。また、結果が、ＨレベルからＬレベルに遷移したときは、ヒューズ１０１４（１）、１０１５（１）の両方が切断されていることを示す。更に、結果がＬレベルからＨレベルに遷移した場合は、ヒューズ１０１４（１）、１０１５（１）は、いずれも切断されていないことを示す。
【０１４９】
次のタイミングＴ２では、ＣＮＴ３（２）のみがＨレベルとなるため、タイミングＴ１での測定と同様にタイミングＴ２Ａで状態Ｃ（２）を、また、タイミングＴ２Ｂで状態Ｄ（２）を測定する。
【０１５０】
以上の測定を、必要なヒューズの数ｎだけ繰り返すことにより、すべてのヒューズにおけるブローの状態を電気的に知ることができる。
【０１５１】
（第５の実施の形態）
本実施の形態は、結果判定回路を内蔵している点に特徴がある。
【０１５２】
図１９に、本実施の形態の半導体集積回路の基本的な回路構成を示す。
【０１５３】
本図に示すように、この半導体集積回路は、メモリブロック１、主デコード回路２、冗長メモリアレイ３、冗長デコード回路４、冗長コンパレータ回路５２、制御回路６２、入出力選択回路７２及び結果判定回路９を備える。
【０１５４】
ここで、メモリブロック１、主デコード回路２、冗長メモリアレイ３、冗長デコード回路４、冗長コンパレータ回路５２、制御回路６２及び入出力選択回路７２は、先の第４の実施の形態と同じである。
【０１５５】
次に、本実施の形態の特徴たる結果判定回路９について説明する。
【０１５６】
図２０に、この結果判定回路の基本的な構成を示す。
【０１５７】
本図に示すように、この結果判定回路は、フリップフロップ１０４１、１０４２及び２入力ＥＸ−ＯＲ回路１０４３を含む。フリップフロップ１０４１は入出力選択回路７２の出力Ｎ３をＤ入力に受け、Ｑ出力はＥＸ−ＯＲ回路１０４３の一方の入力に接続される。
【０１５８】
また、フリップフロップ１０４２のＤ入力は、フリップフロップ１０４１のＱ出力が接続される。ＥＸ−ＯＲ回路１０４３の他方の入力は、フリップフロップ１０４２のＱ出力が接続されている。図２０で示すＥＸ−ＯＲ回路１０４３の出力Ｎ４が図１９で示す結果判定回路９の出力Ｎ４となる。
【０１５９】
次に、図１９と図２０に示す半導体集積回路の動作を説明する。なお、検証設定信号ＴＥ１、クロックＣＬＫ及び制御信号ＣＮＴは外部より入力されるものとする。また、ヒューズ状態信号ＦＥは、ブローを実施したときにはＨレベルに、実施されなかったときにはＬレベルに固定されるものとする。
【０１６０】
先ず、ヒューズ状態信号ＦＥがＬレベルの場合（ヒューズブローを実施しない場合）について説明する。
【０１６１】
この場合、先の実施の形態と同様に、ＰＭＯＳトランジスタ１０１１（ｎ）及びＮＭＯＳトランジスタ１０１２（ｎ）は非導通状態となり、またＮＭＯＳトランジスタ１０１３（ｎ）は導通状態となり、ノードＮ２（ｎ）がＬレベルに保持される。
【０１６２】
この状態では、メモリブロックに不良セルが存在しない事を示すため、ヒューズブローの正常・不良は問題にならない。
【０１６３】
次に、ヒューズ状態信号ＦＥがＨレベルの場合（ヒューズブローを実施する場合）について説明する。
【０１６４】
このとき、ノードＮ２（ｎ）の電位は、ヒューズ１０１４（ｎ）、１０１５（ｎ）及びトランジスタ１０１１（ｎ）、１０１２（ｎ）の状態に依存して変化することになる。
【０１６５】
ヒューズの状態を検証するために、検証設定信号ＴＥ１をＨレベルに設定し、またクロックＣＬＫは任意の周波数のクロックを入力しておく。
【０１６６】
制御信号ＣＮＴにクロックＣＬＫの１クロック分のＨパルスを入力する。すると、図１６に示すタイミングＴ１で、ＣＮＴ３（１）のみがＨレベルに、次のタイミングＴ２でＣＮＴ３（２）のみがＨレベルになり、以下同様にタイミングＴｎでＣＮＴ３（ｎ）のみがＨレベルとなる。
【０１６７】
タイミングＴ１において、クロックＣＬＫがＨレベルであるとき（Ｔ１Ａ）は、バッファ回路１０３３はＨレベルを出力する。この際、ヒューズ１０１５（１）が切断されているとフリップフロップ１０４１はＨレベルを取り込み、また、ヒューズ１０１５（１）がつながっているとＬレベルを取り込む。
【０１６８】
次に、クロックＣＬＫがＬレベルに変化したとき（Ｔ１Ｂ）、バッファ回路１０３３はＬレベルを出力する。この際、ヒューズ１０１４（１）が切断されているとフリップフロップ１０４１はＬレベルを取り込み、またヒューズ１０１４（１）がつながっているとフリップフロップ１０４１は、Ｈレベルを取りこむ。また、フリップフロップ１０４２は、フリップフロップ１０４１が保持していたレベルを受け取る。
【０１６９】
タイミングＴ１Ｂの時に、ＥＸ−ＯＲ回路１０４３の出力がＬレベルであれば、状態に変化がなかったことを示すため、図１２より冗長コンパレータ回路５２内のヒューズブロック（１）のヒューズのブローは正しく行なわれたと判定できる。また、出力Ｎ４がＨレベルであれば、状態が変化したことを示すため、図１２よりこのヒューズブロックのヒューズのブローが不良であったことがわかる。
【０１７０】
次のタイミングＴ２では、ＣＮＴ３（２）のみがＨレベルとなるため、タイミングＴ１と同じように出力Ｎ４のレベルを見ることにより、ヒューズブロック１０１０（２）のヒューズブローの正常・不良が判定できる。
【０１７１】
以上の測定を、必要なヒューズの数ｎだけ繰り返すことにより、すべてのヒューズにおけるブローの状態を電気的に知ることができる。
【０１７２】
以上、本発明をその幾つかの実施の形態に基づいて説明してきたが、本発明は何もこれらに限定されるものでないのは勿論である。すなわち、例えば以下のようにしても良い。
１）各種スイッチとして他の型の半導体素子や半導体以外の手段を使用している。
２）フリップフロップとして、純粋なフリップフロップに換えてラッチ等を使用している。
【０１７３】
【発明の効果】
以上の説明で判るように、本発明に依れば、モールド状態であっても半導体集積回路のヒューズのブローの正常、不良を電気的に確実に検出することが可能になる。
【０１７４】
また、たとえモールド状態であっても、複数のヒューズのブローの正常、不良を１端子で電気的に検出することが可能となる。
【０１７５】
また同じく、複数のヒューズのブローの正常、不良を自動的に検出することが可能となる。
【図面の簡単な説明】
【図１】従来技術の半導体集積回路の、本発明に直接関係する部分の主要部の構成図である。
【図２】本発明の第１の実施の形態の半導体集積回路の、本発明に係る部分を中心とした基本的な構成を示す図である。
【図３】上記実施の形態の冗長コンパレータの基本的な構成を示す図である。
【図４】上記実施の形態の制御回路の基本的な構成を示す図である。
【図５】上記実施の形態の制御回路の真理値表である。
【図６】上記実施の形態でのヒューズブローの異常検出に関する状態説明図、あるいは一種の真理値表である。
【図７】本発明の第２の実施の形態の半導体集積回路の基本的な構成を示す図である。
【図８】上記実施の形態の冗長コンパレータの基本的な構成を示す図である。
【図９】上記実施の形態の制御回路の基本的な構成を示す図である。
【図１０】上記実施の形態の制御回路の真理値表である。
【図１１】上記実施の形態の制御回路の基本的な構成を示す図である。
【図１２】上記実施の形態のヒューズブローの異常検出に関する状態説明図である。
【図１３】本発明の第３の実施の形態の半導体集積回路の基本的な構成を示す図である。
【図１４】上記実施の形態の入出力選択回路の基本的な構成を示す図である。
【図１５】上記実施の形態のシフト信号発生回路の基本的な構成を示す図である。
【図１６】上記実施の形態のシフト信号発生回路の出力ＣＮＴ３（ｎ）を中心としての各信号のタイミングチャートである。
【図１７】本発明の第４の実施の形態の半導体集積回路の基本的な構成を示す図である。
【図１８】上記実施の形態の入出力選択回路の基本的な構成を示す図である。
【図１９】本発明の第５の実施の形態の半導体集積回路の基本的な構成を示す図である。
【図２０】上記実施の形態の結果判定回路の基本的な回路構成を示す図である。
【符号の説明】
１ メモリブロック
２ 主デコード回路
３ 冗長メモリアレイ
４ 冗長デコード回路
５、５１、５２ 冗長コンパレータ回路
６、６１ 制御回路
７、７１ 入出力選択回路
８ シフト信号発生回路
９ 結果判定回路
１０、１０１、１０２ 外部測定用端子（ＰＡＤ）
１０１２、１０１３、１０１２（ｎ）、１０３１（ｎ）、１０１（ｎ） ＮＭＯＳトランジスタ
１０１１、１０１１（ｎ） ＰＭＯＳトランジスタ
１０１４、１０１５、１０１４（ｎ）、１０１５（ｎ） ヒューズ
１０２１、１０２２ インバータ
１０２３、１０２４、１０４３ ＯＲ回路
１０２５、１０２６ ＡＮＤ回路
１０３２ 抵抗
１０３３ バッファ回路
１０４１（ｎ） フリップフロップ
１０４３ ＥＸ−ＯＲ回路
Claims (5)
- ２個が組になったヒューズの一方をブローすることにより冗長性置換や内部電源電位の調整が可能な半導体集積回路であって、
電源側と第１のヒューズ間を開閉する第１のスイッチと、
前記第１のスイッチの開閉を制御する信号Ｓ１を供給する第１の接続端子と、
接地側と第２のヒューズ間を開閉する第２のスイッチと、
前記第２のスイッチの開閉を制御する信号Ｓ２を供給する第２の接続端子と、
一端が上記第１のヒューズの反電源側と上記第２のヒューズの反接地側とに接続され、他端が外部測定用端子に接続された中間スイッチと、
前記中間スイッチを開閉する制御信号Ｓ４を供給する中間接続端子と、
一端が前記第１のヒューズの反電源側と前記第２のヒューズの反接地側に接続され、他端がメモリブロック、主デコード回路、冗長メモリブロック、冗長デコード回路等ヒューズブローに応じた作用をなす部分に接続されたメモリ部制御信号線と、
前記メモリ部制御信号線と接地側とを開閉する第３のスイッチと、
前記第３のスイッチを開閉する制御信号Ｓ３を供給する第３の接続端子と、
外部より各高低の値を採りうる３本の信号線にて合計３組の信号ＦＥ、ＴＥ１、ＴＥ２の組み合わせを入力され、前記第１の接続端子、第２の接続端子、中間接続端子、第３の接続端子へ以下の表１で定まる真理値を出力する制御部とを有していることを特徴とするヒューズブロー対応型の半導体集積回路。
- ２個が組になったヒューズの一方をブローすることにより対応するメモリブロック、主デコード回路、冗長デコード回路等の冗長性置換や内部電源電位の調整が可能、そしてかかるヒューズの組をｎ個有する半導体集積回路であって、
ｎ個の各ヒューズの組は、
電源側と第１のヒューズ間を開閉する第１のスイッチと、
前記第１のスイッチの開閉を制御する信号Ｓ１を供給する第１の接続端子と、
接地側と第２のヒューズ間を開閉する第２のスイッチと、
前記第２のスイッチの開閉を制御する信号Ｓ２を供給する第２の接続端子と、
一端が上記第１のヒューズの反電源側と上記第２のヒューズの反接地側とに接続され、他端が外部測定用端子に接続された中間スイッチと、
前記中間スイッチを開閉する制御信号を供給する中間選択信号端子と、
一端が前記第１のヒューズの反電源側と前記第２のヒューズの反接地側に接続され、他端がメモリブロック、主デコード回路、冗長メモリブロック、冗長デコード回路等ヒューズブローに応じた作用をなす部分に接続されたメモリ部制御信号線と、
前記メモリ部制御信号線と接地側とを開閉する第３のスイッチと、
前記第３のスイッチを開閉する制御信号Ｓ３を供給する第３の接続端子とを有し、
更に、
上記各組用の中間スイッチに接続された共通の抵抗と、
前記共通の抵抗の反中間スイッチ側に接続された外部信号入力端子と、
前記各組用の中間スイッチと前記共通の抵抗間に接続された外部信号出力端子と、
外部より各高低の値を採りうる３本の信号線にて合計３組の信号ＦＥ、ＴＥ１、ＴＥ２の組み合わせを入力され、前記第１の接続端子、第２の接続端子、第３の接続端子へ以下の表２で定まる真理値を出力する制御部とを有していることを特徴とするヒューズブロー対応型の半導体集積回路。
- ２個が組になったヒューズの一方をブローすることにより対応するメモリブロック、主デコード回路、冗長デコード回路等の冗長性置換や内部電源電位の調整が可能、そしてかかるヒューズの組をｎ個有する半導体集積回路であって、
ｎ個の各ヒューズの組は、
電源側と第１のヒューズ間を開閉する第１のスイッチと、
前記第１のスイッチの開閉を制御する信号Ｓ１を供給する第１の接続端子と、
接地側と第２のヒューズ間を開閉する第２のスイッチと、
前記第２のスイッチの開閉を制御する信号Ｓ２を供給する第２の接続端子と、
一端が上記第１のヒューズの反電源側と上記第２のヒューズの反接地側とに接続され、他端が外部測定用端子に接続された中間スイッチと、
一端が前記第１のヒューズの反電源側と前記第２のヒューズの反接地側に接続され、他端がメモリブロック、主デコード回路、冗長メモリブロック、冗長デコード回路等ヒューズブローに応じた作用をなす部分に接続されたメモリ部制御信号線と、
前記メモリ部制御信号線と接地側とを開閉する第３のスイッチと、
前記第３のスイッチを開閉する制御信号Ｓ３を供給する第３の接続端子とを有し、
更に、
上記各組用の中間スイッチに接続された共通の抵抗と、
前記共通の抵抗の反中間スイッチ側に接続された外部信号入力端子と、
前記各組用の中間スイッチと前記共通の抵抗間に接続された外部信号出力端子と、
クロック信号の入力端子と、
中間選択信号の入力端子と、
上記入力された中間選択信号とクロック信号により、クロック信号に整合して前記各組の中間スイッチの開閉を制御する信号を出力するシフト中間選択信号発生回路と、
外部より各高低の値を採りうる２本の信号線とクロック信号線にて合計３組の信号ＦＥ、ＴＥ１、ＣＬＫの組み合わせを入力され、前記第１の接続端子、第２の接続端子、第３の接続端子へ以下の表２で定まる真理値を出力する制御部とを有していることを特徴とするヒューズブロー対応型の半導体集積回路。
- ２個が組になったヒューズの一方をブローすることにより対応するメモリブロック、主デコード回路、冗長デコード回路等の冗長性置換や内部電源電位の調整が可能、そしてかかるヒューズの組をｎ個有する半導体集積回路であって、
ｎ個の各ヒューズの組は、
電源側と第１のヒューズ間を開閉する第１のスイッチと、
前記第１のスイッチの開閉を制御する信号Ｓ１を供給する第１の接続端子と、
接地側と第２のヒューズ間を開閉する第２のスイッチと、
前記第２のスイッチの開閉を制御する信号Ｓ２を供給する第２の接続端子と、
一端が上記第１のヒューズの反電源側と上記第２のヒューズの反接地側とに接続され、他端が外部測定用端子に接続された中間スイッチと、
一端が前記第１のヒューズの反電源側と前記第２のヒューズの反接地側に接続され、他端がメモリブロック、主デコード回路、冗長メモリブロック、冗長デコード回路等ヒューズブローに応じた作用をなす部分に接続されたメモリ部制御信号線と、
前記メモリ部制御信号線と接地側とを開閉する第３のスイッチと、
前記第３のスイッチを開閉する制御信号Ｓ３を供給する第３の接続端子とを有し、
更に、
上記各組用の中間スイッチに接続された共通の抵抗と、
前記各組用の中間スイッチと前記共通の抵抗間に接続された外部信号出力端子と、
クロック信号の入力端子と、
中間選択信号の入力端子と、
上記入力された中間選択信号とクロック信号により、クロック信号に整合して前記各組の中間スイッチの開閉を制御する信号を出力するシフト中間選択信号発生回路と、
前記共通の抵抗の反中間スイッチ側と前記クロック信号の入力端子に接続されたバッファと、
外部より各高低の値を採りうる２本の信号線とクロック信号線にて合計３組の信号ＦＥ、ＴＥ１、ＣＬＫの組み合わせを入力され、前記第１の接続端子、第２の接続端子、第３の接続端子へ以下の表２で定まる真理値を出力する制御部とを有していることを特徴とするヒューズブロー対応型の半導体集積回路。
- 請求項４記載のヒューズブロー対応型の半導体集積回路であって、
前記外部信号出力端子に換えて、
前記各組用の中間スイッチと前記共通の抵抗の間の出力がＤ入力であり、前記クロック信号の入力端子からの分岐したクロック信号が他方の入力である第１のフリップフロップと、
前記第１のフリップフロップのＱ出力がＤ入力であり、前記クロック信号の入力端子からの分岐したクロック信号が他方の入力である第２のフリップフロップと、
前記第１のフリップフロップと第２のフリップフロップのＱ出力を入力され、結果を外部へ出力するＥＸ−ＯＲ回路とを有していることを特徴とするヒューズブロー対応型の半導体集積回路。
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