KR100449029B1 - 패드영역에 퓨즈박스를 구비한 반도체 장치 및 그의제조방법 - Google Patents

패드영역에 퓨즈박스를 구비한 반도체 장치 및 그의제조방법 Download PDF

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Abstract

본 발명은 퓨즈박스를 패드영역에 형성하여 칩사이즈를 감소시킬 수 있는 반도체 장치 및 그의 제조방법에 관한 것이다.
본 발명의 반도체 장치는 반도체 기판의 패드영역상에 형성된 다수의 퓨즈와; 상기 퓨즈를 포함한 반도체 기판상에 형성된 층간 절연막과; 상기 패드영역의 상기 층간 절연막상에 형성된 패드와; 상기 층간 절연막상에 형성되고, 상기 패드를 노출시키는 패드개구부를 포함하며, 상기 패드개구부는 상기 퓨즈상부의 층간 절연막을 노출시키는 퓨즈박스를 구비하는 보호막으로 이루어진다.
본 발명은 패드영역에 패드와 함께 퓨즈박스를 형성하여 줌으로써 칩사이즈감소 및 수율을 향상시킬 수 있는 이점이 있다.

Description

패드영역에 퓨즈박스를 구비한 반도체 장치 및 그의 제조방법{Semiconductor device with fuse box in pad region and method for fabricating the same}
본 발명은 반도체 메모리장치에 관한 것으로서, 보다 구체적으로는 퓨즈박스를 패드와 함께 패드영역에 형성하여 칩사이즈를 감소시킬 수 있는 반도체 장치 및 그의 제조방법에 관한 것이다.
디램과 같은 메모리소자를 제조하는 기술이 발전함에 따라 소자의 사이즈는 지속적으로 감소되었으며, 동일한 웨이퍼상에서 보다 많은 칩을 생산하기 위한 노력이 지속되어 왔다. 그러나, 디램소자를 형성하기 위해서는 기본적으로 와이어 본딩용 패드가 형성되는 패드영역과 리페어용 퓨즈박스가 형성되는 퓨즈영역이 필요하며, 이들 영역의 크기는 셀크기의 축소에 비하여 덜 감소되었다.
도 1a 내지 1d는 종래의 반도체 소자의 퓨즈박스와 본딩패드를 각각 퓨즈영역과 패드영역에 형성하는 방법을 설명하는 공정단면도를 도시한 것이다.
도 1a를 참조하면, 퓨즈박스가 형성되는 퓨즈영역(101)과 본딩패드가 형성되는 패드영역(102)을 구비한 반도체 기판(100)을 제공한다. 상기 반도체 기판(100)의 퓨즈영역(101)상에 폴리실리콘막으로 된 다수의 폴리퓨즈(110)를 형성한다. 이때, 도면상에는 도시되지 않았으나, 셀영역에 메모리소자의 비트라인용 폴리실리콘막을 형성할 때 상기 다수의 폴리퓨즈(110)를 동시에 형성할 수도 있다.
이어서, 다수의 폴리퓨즈(110)가 형성된 기판의 전면상에 제1층간 절연막(120)을 형성하고, 상기 층간 절연막(120)상에 폴리실리콘막으로된 식각저지막(130)을 형성한다. 상기 식각저지막(130)은 셀영역에 플레이트 폴리실리콘막을 형성할 때 동시에 형성할 수도 있다.
다음, 기판전면에 제2층간 절연막(140)을 형성하고, 상기 패드영역(102)의 상기 제2층간 절연막(140)상에 제1메탈라인(150)을 형성한다.
도 1b와 같이 상기 기판전면에 제3층간 절연막(160)을 형성하고, 상기 패드영역(102)에서는 상기 제3층간 절연막(160)을 식각하여 상기 제1메탈라인(150)을 노출시키는 개구부(161)를 형성함과 동시에 퓨즈영역(101)에서는 상기 제3 및 제2층간 절연막(160), (140)을 식각하여 상기 식각정지막(130)의 일부분을 노출시키는 비어홀(165)을 형성한다. 이때, 상기 비어홀(165) 형성을 위한 제2 및 제3층간 절연막(140), (160)의 식각시, 상기 식각저지막(130)이 노출될 때까지 식각한다.
이어서, 금속막을 기판전면에 증착한 다음 패터닝하여 상기 패드영역(102)의 개구부(161)를 통해 상기 제1메탈라인(150)과 콘택되는 제2매탈라인(170)을 형성함과 동시에 상기 퓨즈영역(101)에서는 상기 비어홀(165)에 가아드링(175)을 형성한다.
도 1c와 같이 기판전면에 보호막(180)을 형성한 다음 식각하여 패드영역(102)에서는 상기 제2메탈라인(170)을 노출시키는 패드개구부(190)를 형성함과 동시에 상기 퓨즈영역(101)에서는 폴리퓨즈(110) 상부의 제1층간 절연막(120)을 노출시키는 퓨즈박스(195)를 형성한다.
상기한 바와같은 종래의 반도체장치에서는 퓨즈영역과 패드영역을 주변영역에 별도로 할당하여 퓨즈영역에는 퓨즈박스를 형성하고 패드영역에는 패드를 각각 형성하여 주었기 때문에, 퓨즈박스와 패드형성에 따른 칩사이즈를 감소시키는 데에는 한계가 있었다.
본 발명의 목적은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, 패드영역에 패드와 함께 퓨즈박스를 형성하여 칩사이즈를 감소시킬 수 있는 반도체 장치 및 그의 제조방법을 제공하는 데 그 목적이 있다.
도 1a 내지 도 1d는 종래의 반도체 장치의 퓨즈박스와 패드를 각각 퓨즈영역과 패드영역에 형성하는 방법을 설명하기 위한 공정단면도,
도 2a 내지 도 2d는 본 발명의 실시예에 따른 퓨즈박스와 패드를 패드영역에 동시에 형성하는 방법을 설명하기 위한 공정단면도,
도 3은 본 발명의 실시예에 따른 퓨즈박스가 형성된 패드영역의 평면구조도,
*도면의 주요부분에 대한 부호의 설명*
200 : 반도체 기판 202 : 패드영역
210 : 퓨즈 220 : 제1층간 절연막
230 : 식각저지막 240 : 제2층간 절연막
250 : 제1메탈라인 255 : 메탈패턴
260 : 제3층간 절연막 270 : 제2메탈라인
275 : 가아드링 280 : 보호막
290 : 패드개구부 295 : 퓨즈박스
이와 같은 목적을 달성하기 위한 본 발명은 반도체 기판의 패드영역상에 본딩용 패드와 퓨즈박스가 형성되는 반도체 장치를 제공하는 것을 특징으로 한다.
또한, 본 발명은 반도체 기판의 패드영역상에 형성된 다수의 퓨즈와; 상기 퓨즈를 포함한 반도체 기판상에 형성된 층간 절연막과; 상기 패드영역의 상기 층간 절연막상에 형성된 패드와; 상기 층간 절연막상에 형성되고, 상기 패드를 노출시키는 패드개구부를 포함하며, 상기 패드개구부는 상기 퓨즈상부의 층간 절연막을 노출시키는 퓨즈박스를 구비하는 보호막으로 이루어지는 반도체 장치를 제공하는 것을 특징으로 한다.
또한, 본 발명은 반도체 기판의 패드영역상에 형성된 다수의 퓨즈와; 상기 퓨즈를 포함한 기판상에 형성된 제1층간 절연막과; 상기 패드영역의 제1층간 절연막상에 형성된 제1메탈라인 및 메탈패턴과; 기판전면에 형성되고, 상기 패드영역의 제1층간 절연막을 노출시키는 비어홀을 구비한 제2층간 절연막과; 상기 제1메탈라인의 상부의 상기 제2층간 절연막상에 형성된 제2메탈라인과; 상기 비어홀에 형성된 가아드링과; 상기 제2메탈라인을 노출시키는 패드개구부를 구비하는 기판전면에 형성된 보호막과; 상기 패드개구부내에 상기 퓨즈상부의 제1층간 절연막을 노출시키는 퓨즈박스를 포함하는 반도체 장치를 제공하는 것을 특징으로 한다.
또한, 본 발명은 반도체 기판의 패드영역상에 다수의 퓨즈를 형성하는 단계와; 상기 다수의 퓨즈를 포함한 기판전면에 제1층간 절연막을 형성하는 단계와; 상기 패드영역의 제1층간 절연막상에 식각정지막을 형성하는 단계와; 상기 식각정지막을 포함한 기판전면에 제2층간 절연막을 형성하는 단계와; 상기 패드영역의 제2층간 절연막상에 메탈패턴을 형성함과 동시에 제1메탈라인을 형성하는 단계와; 기판전면에 제3층간 절연막을 형성하는 단계와; 상기 식각정지막이 노출될 때까지 상기 제3 및 제2층간 절연막을 식각하여 비어홀을 형성하는 단계와; 상기 비어홀에 가아드링을 형성함과 동시에 상기 제1메탈라인상부의 제3층간 절연막상에 제2메탈라인을 형성하는 단계와; 기판전면에 보호막을 형성하는 단계와; 상기 보호막을 식각하여 패드개구부를 형성하는 단계와; 상기 패드개구부내의 제1층간 절연막이 노출되도록 제3 및 제2층간 절연막 그리고 식각정지막을 식각하여 퓨즈박스를 형성하는 반도체 장치의 제조방법을 제공하는 것을 특징으로 한다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예를 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 2a 내지 2d는 본 발명의 실시예에 따른 패드영역에 반도체 소자의 패드와 퓨즈박스를 동시에 형성하는 방법을 설명하는 공정단면도를 도시한 것이다. 도 2a 내지 도 2d는 도 1a 내지 도 1d에 도시된 공정단면과는 다른 방향, 예를 들면 퓨즈와 패드의 길이방향에서 본 단면구조이다.
도 2a를 참조하면, 반도체 기판(200)의 패드영역(202)상에 폴리실리콘막으로된 다수의 퓨즈(210)를 형성한다. 이때, 도면상에는 도시되지 않았으나, 셀영역에 메모리소자의 비트라인용 폴리실리콘막을 형성할 때 상기 다수의 퓨즈(210)를 동시에 형성할 수도 있다.
이어서, 다수의 퓨즈(210)가 형성된 기판의 전면상에 제1층간 절연막(220)을 형성하고, 상기 제1층간 절연막(220)상에 폴리실리콘막으로된 식각저지막(230)을 형성한다. 상기 식각정지막(230)은 후속의 가아드링을 위한 비어홀 공정시 그리고 후속의 퓨즈박스 형성시 에치 스톱퍼로 작용한다. 상기 식각정지막(230)은 도면상에는 도시되지 않았으나, 셀영역에 플레이트 폴리실리콘막을 형성할 때 동시에 형성할 수도 있다.
다음, 기판전면에 제2층간 절연막(240)을 형성하고, 상기 제2층간 절연막(240)상에 금속막을 증착한 다음 패터닝하여 상기 패드영역(202)의 상기 제2층간 절연막(240)상에 제1메탈라인(250)과 메탈패턴(255)을 동시에 형성한다. 상기 메탈패턴(255)사이의 노출된 제2층간 절연막(240)은 후속의 가아드링 형성시 식각되어 비어홀이 형성되는 부분이다.
도 1b와 같이 상기 기판전면에 제3층간 절연막(260)을 형성하고, 상기 메탈패턴(255)사이의 제3 및 제2층간 절연막(260), (240)을 상기 식각저지막(230)이 노출될 때까지 식각하여 비어홀(265)을 형성한다. 이때, 상기 비어홀(265)은 상기 메탈패턴(255)에 의해 자기정합적으로(self-align) 형성된다.
그리고, 도면상에는 도시되지 않았으나, 상기 제1메탈라인(250)상부의 제3층간 절연막(260)을 식각하여 제1메탈라인(250)의 일부분을 노출시키는 개구부를 동시에 형성한다.
이어서, 금속막을 기판전면에 증착한 다음 패터닝하여 상기 개구부를 통해 상기 제1메탈라인(250)과 콘택되는 제2메탈라인(270)을 형성하여 패드를 형성함과 동시에 상기 비어홀(265)에 가아드링(275)을 형성한다.
도 2c와 같이 기판전면에 CVD SiN막과 HDP(high density plasma) 산화막의 적층구조로 된 보호막(280)을 형성한 다음 식각하여 상기 제2메탈라인(270)을 노출시키는 패드개구부(290)를 형성한다. 이어서, 제2메탈라인(270)과 가아드링(275)사이의 노출된 제3층간 절연막(260)과 그 하부의 제2층간 절연막(240)을 상기 식각정지막(230)이 노출될 때까지 식각하고, 노출된 식각정지막(230)을 식각하여 퓨즈박스(295)를 형성한다.
상기 보호막(280)의 식각시 상기 제2메탈라인(270)과 가아드링(275)은 식각정지막으로 작용하고, 상기 퓨즈박스(295)는 제2메탈라인(270)과 가아드링(275) 그리고 제1메탈라인(250)과 메탈패턴(255)에 의해 자기정합적으로 형성되어진다.
그러므로, 본 발명의 실시예에서는 상기 제2메탈라인(270)과 가아드링(275)사이의 간격을 상기 제1메탈라인(250)과 메탈패턴(255)사이의 간격보다 넓게 형성하여 줌으로써 퓨즈박스의 영역을 보다 넓게 형성하여 줄 수 있다.
또한, 상기 퓨즈박스(295) 형성시 식각저지막(230)에 의해 그 하부의 제1층간 절연막(220)이 식각되는 것이 방지되므로, 퓨즈(210)상부의 절연막의 두께는 퓨즈박스(295)의 형성후에도 일정하게 유지되어진다.
상기 가아드링(275)은 퓨즈박스(295)로 주변의 습기가 침투하는 것을 억제하기 위한 것으로서, 종래의 별도의 퓨즈영역에 퓨즈박스가 형성되는 경우에는 상기 퓨즈박스를 감싸도록 형성되었으나, 본 발명에서와 같이 패드영역(202)에 패드와 동시에 퓨즈박스(295)가 형성되는 경우에는 상기 퓨즈박스(295)의 외곽부만을 감싸도록 형성할 수도 있다.
도 3은 본 발명의 실시예에 따른 패드영역(202)의 평면구조를 도시한 것으로서, 도 2a 내지 도 2d는 도 3의 3A-3A' 선에 따른 단면구조를 도시한 것이다.
도 3을 참조하면, 패드영역(202)내의 패드 개구부(290)내에 다수의 퓨즈를 구비한 퓨즈박스(295)가 형성되어 있음을 알 수 있다. 상기 점선으로 표시된 부분(300)은 후속의 패키지 공정시 와어본딩용 볼(ball)이 형성되는 부분이다. 도 3에서는 상기 패드개구부(290)의 4 모서리에 퓨즈박스(295)가 형성되는 것을 예시하였으나, 반드시 이에 국한되는 것은 아니다.
본 발명의 실시예에서와 같이 패드영역에 패드와 퓨즈박스가 동시에 형성되는 경우, 후속의 패키지 공정시 와이어 본딩용 볼이 미스얼라인되어 퓨즈박스의 상부에 형성되더라도 큰 영향을 미치지 않게 되는데, 이것은 퓨즈박스는 웨이퍼 레벨상에서 레이저 리페어공정시 필요한 것으로서, 패키지 공정시에는 리페어공정은 이미 완료된 상태이기 때문이다.
또한, 본 발명의 실시예에서는 상기 퓨즈박스가 제2메탈라인 및 가아드링 그리고 제1메탈라인 및 메탈패턴에 의해 자기정합적으로 형성되도록 하였으나, 제2메탈라인 및 가아드링 또는 제1메탈라인 및 메탈패턴에 의해 자기정합적으로 형성될 수도 있다.
상기한 바와같은 본 발명의 실시예에 따르면, 퓨즈박스를 패드영역에 패드와 함께 형성하여 줌으로써, 소자의 크기를 축소시킬 수 있는 이점이 있다. 이러한 패드영역에 퓨즈박스를 형성함에 따른 칩감소효과는 칩사이즈가 적어질수록 보다 유리한 이점이 있다.
또한, 웨이퍼의 에지에서는 공정 균일도(uniformity) 등으로 인하여 웨이퍼의 중심에 비하여 수율이 감소하는데, 본 발명의 패드영역에 퓨즈박스와 패드를 동시에 형성하여 주는 방법을 적용한다면 칩사이즈의 감소에 따른 수율향상을 도모할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (9)

  1. 삭제
  2. 반도체 기판의 패드영역상에 형성된 다수의 퓨즈와;
    상기 퓨즈를 포함한 반도체 기판상에 형성된 층간 절연막과;
    상기 패드영역의 상기 층간 절연막상에 형성된 패드와;
    상기 층간 절연막상에 형성되고, 상기 패드를 노출시키는 패드개구부를 구비하는 보호막을 포함하고,
    상기 패드와 퓨즈박스는 패드영역상에 형성되고, 상기 패드개구부는 상기 퓨즈상부의 층간 절연막을 노출시키는 퓨즈박스를 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서, 상기 퓨즈박스의 일측에 형성되어 상기 퓨즈박스를 보호하기 위한 가아드링을 더 구비하는 것을 특징으로 하는 반도체장치.
  4. 반도체 기판의 패드영역상에 형성된 다수의 퓨즈와;
    상기 퓨즈를 포함한 기판상에 형성된 제1층간 절연막과;
    상기 패드영역의 제1층간 절연막상에 형성된 제1메탈라인 및 메탈패턴과;
    기판전면에 형성되고, 상기 패드영역의 제1층간 절연막을 노출시키는 비어홀을 구비한 제2층간 절연막과;
    상기 제1메탈라인의 상부의 상기 제2층간 절연막상에 형성된 제2메탈라인과;
    상기 비어홀에 형성된 가아드링과;
    상기 제2메탈라인을 노출시키는 패드개구부를 구비하는 기판전면에 형성된 보호막과;
    상기 패드개구부내에 상기 퓨즈상부의 제1층간 절연막을 노출시키는 퓨즈박스를 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서, 상기 제1메탈라인과 메탈패턴은 동일한 물질로 이루어지고, 상기 제2메탈라인과 메탈 가드링은 동일물질로 이루어지는 것을 특징으로 하는 반도체 장치.
  6. 반도체 기판의 패드영역상에 다수의 퓨즈를 형성하는 단계와;
    상기 다수의 퓨즈를 포함한 기판전면에 제1층간 절연막을 형성하는 단계와;
    상기 패드영역의 제1층간 절연막상에 식각정지막을 형성하는 단계와;
    상기 식각정지막을 포함한 기판전면에 제2층간 절연막을 형성하는 단계와;
    상기 패드영역의 제2층간 절연막상에 메탈패턴을 형성함과 동시에 제1메탈라인을 형성하는 단계와;
    기판전면에 제3층간 절연막을 형성하는 단계와;
    상기 식각정지막이 노출될 때까지 상기 제3 및 제2층간 절연막을 식각하여 비어홀을 형성하는 단계와;
    상기 비어홀에 가아드링을 형성함과 동시에 상기 제1메탈라인상부의 제3층간 절연막상에 제2메탈라인을 형성하는 단계와;
    기판전면에 보호막을 형성하는 단계와;
    상기 보호막을 식각하여 패드개구부를 형성하는 단계와;
    상기 패드개구부내의 제1층간 절연막이 노출되도록 제3 및 제2층간 절연막 그리고 식각정지막을 식각하여 퓨즈박스를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  7. 제 6 항에 있어서, 상기 제2메탈라인 및 가아드링 그리고 제1메탈라인 및 메탈패턴에 의해 상기 퓨즈박스가 자기정합적으로 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제 6 항에 있어서, 상기 가아드링은 상기 메탈라인에 의해 자기정합적으로 형성되는 것을 특징으로 반도체 장치의 제조방법.
  9. 제 6 항에 있어서, 상기 보호막은 상기 제2메탈라인과 가아드링을 식각정지막으로 하여 식각하는 것을 특징으로 하는 반도체 장치의 제조방법.
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