KR20020078249A

KR20020078249A - 반도체 소자의 퓨즈박스구조 및 그의 제조방법

Info

Publication number: KR20020078249A
Application number: KR1020010018309A
Authority: KR
Inventors: 김현철
Original assignee: 삼성전자 주식회사
Priority date: 2001-04-06
Filing date: 2001-04-06
Publication date: 2002-10-18

Abstract

본 발명은 퓨즈박스의 개구부를 증가시켜 종횡비를 감소시킬 수 있는 반도체 소자의 퓨즈박스구조 및 그의 제조방법에 관한 것이다.

본 발명의 퓨즈박스 제조방법은 다수의 퓨즈를 구비한 퓨즈박스가 형성된 제1영역과 그위에 하부막이 형성된 제2영역을 구비한 반도체 기판을 제공하는 단계와; 상기 다수의 퓨즈를 포함한 제1영역상에 절연막을 형성하는 단계와; 기판전면에 제1층간 절연막을 형성하는 단계와; 제1영역의 제1층간 절연막상에 메탈패턴을 형성함과 동시에 제2영역의 제1층간 절연막상에 제1메탈라인을 형성하는 단계와; 기판전면에 제2층간 절연막을 형성하는 단계와; 상기 제1영역의 상기 절연막이 노출되도록 제1 및 제2층간 절연막을 식각하여 콘택을 형성하는 단계와; 상기 콘택을 포함한 상기 제1영역의 제2층간 절연막상에 메탈 가아드링을 형성함과 동시에 제2영역의 제2층간 절연막상에 제2메탈라인을 형성하는 단계와; 기판전면에 보호막을 형성하는 단계와; 상기 보호막과 제1 및 제2층간 절연막을 식각하여 상기 퓨즈박스의 개구부를 형성하는 단계를 포함한다.

Description

반도체 소자의 퓨즈박스구조 및 그의 제조방법{fuse box architecture in semiconductor device and method for fabricating the same}

본 발명은 반도체장치의 퓨즈박스에 관한 것으로서, 보다 구체적으로는 퓨즈박스의 개구부를 증가시켜 종횡비를 감소시킬 수 있는 퓨즈박스구조 및 그의 제조방법에 관한 것이다.

통상적으로, 반도체 칩을 제조한 후 웨이퍼레벨에서 테스트하여 리페어가능한 칩을 선별하고, 선별된 리페어 칩들은 레이저를 이용하여 리페어하여 굳칩(good chip)으로 된다.

최근, 디자인 룰이 감소함에 따라 퓨즈박스의 사이즈가 감소하게 되었으며, HDP(High Density Plasma) 보호막 등의 사용으로 퓨즈박스의 종횡비(aspect ratio)는 더욱 더 증가하게 되었다.

반도체 칩의 패키징시 메인칩을 보호하기 위하여 폴리이미드 공정을 수행하는데, 퓨즈박스의 종횡비 증가에 의해 퓨즈박스내에 폴리이미드가 잔류하게 되는 문제점이 있었다.

도 1a 내지 1f는 종래의 반도체 소자의 퓨즈박스를 제조하는 방법을 설명하는 공정단면도를 도시한 것이다.

도 1a를 참조하면, 퓨즈박스가 형성되는 제1영역(10)과 퓨즈박스를 제외한 소자 즉, 메모리셀 또는 주변회로 등이 형성되는 제2영역(20)을 구비한 반도체 기판(100)을 제공한다. 상기 반도체 기판(100)의 제1영역(10)상에 폴리실리콘막으로된 다수의 폴리퓨즈(11)를 구비한 퓨즈박스를 형성한다. 한편, 반도체 기판(100)중 제2영역(20)에는 메모리셀 또는 주변회로를 위한 소정의 패턴들을 구비한 하부막(21)이 형성되어 있다.

이때, 도면상에는 도시되지 않았으나, 상기 제2영역(20)에 메모리셀을 형성하는 경우에는, 상기 폴리퓨즈(11)는 제2영역에 비트라인용 폴리실리콘막을 형성할 때 동시에 형성할 수도 있다.

도 1b를 참조하면, 상기 반도체 기판(100)중 다수의 폴리퓨즈(11)를 구비한 제1영역(10)상에 산화막으로 된 절연막(12)을 형성하고, 그위에 폴리실리콘막(13)을 형성한다.

상기 폴리실리콘막(13)은 후속의 가아드링을 위한 콘택형성 공정시 그리고 후속의 퓨즈박스의 개구부 형성시 에칭스톱퍼로 작용한다. 상기 폴리실리콘막(13)은, 도면상에는 도시되지 않았으나, 상기 제2영역(20)에 메모리셀을 형성하는 경우 플레이트 폴리실리콘막을 형성할 때 동시에 형성할 수도 있다.

이어서, 도 1c와 같이 상기 기판전면에 제1층간 절연막(31)을 형성하고, 도 1d와 같이 제2영역(20)의 제1층간 절연막(31)상에 제1메탈라인(22)을 형성한다.

도 1e와 같이 상기 기판전면에 제2층간 절연막(32)을 형성하고, 상기 제1영역(10)의 제1 및 제2층간 절연막(31), (32)을 식각하여 상기 폴리실리콘막(13)이 노출되도록 콘택(14)을 형성한다. 상기 폴리실리콘막(13)은 상기 콘택형성을 위한 제1 및 제2층간 절연막(31), (32) 식각시 에치스톱퍼로 작용하여 그 하부의 절연막(12)인 산화막이 식각되는 것을 방지한다.

도 1f와 같이 제2영역(20)에 제2메탈라인(23)을 형성함과 동시에 제1영역(10)의 콘택(14)에 상기 제2메탈라인(23)과 동일물질로 된 가아드링(15)을 형성한다.

도 1g와 같이 기판전면에 CVD SiN막과 HDP 산화막의 적층구조를 갖는 보호막(33)을 형성하고, 도 1h와 같이 상기 제1영역(10)의 다수의 퓨즈(11)를 구비한 퓨즈박스가 오픈되도록 제1 및 제2층간 절연막(31), (32) 및 상기 보호막(33)과 폴리실리콘막(13)을 식각하여 퓨즈박스의 개구부(16)를 형성한다.

상기 퓨즈박스의 개구부(16) 형성시, 상기 폴리실리콘막(13)을 에칭 스톱퍼로 하여 상기 제1 및 제2층간 절연막(31), (32)을 식각하고, 이어서 상기 절연막(12)이 노출되도록 상기 폴리실리콘막(13)을 식각하므로, 상기 퓨즈(11)상부의 절연막(12)이 균일한 두께를 유지하게 된다.

상기 퓨즈박스의 개구부를 형성한 다음, 제2영역(20)에 형성된 메모리셀 또는 주변회로 등과 같은 소자를 보호하기 위하여 폴리이미드를 기판상에 증착한 다음 도 1i에서와 같이 상기 제2영역(20)에만 남기고 제1영역(10)에서는 제거한다.

상기한 바와같은 종래의 퓨즈박스를 형성하는 방법은 도 2의 평면구조에서 보는 바와같이 퓨즈박스의 개구부(16)의 폭이 소자의 집적도가 증가함에 따라 작아질 뿐만 아니라 적층구조의 보호막의 사용으로 인하여, 퓨즈박스의 개구부(16)의 종횡비가 증가하게 된다.

따라서, 상기 제1영역(10)상의 폴리이미드를 제거하는 데 어려움이 발생할 뿐만 아니라 완전히 제거되는 않고 잔존하게 된다. 퓨즈박스내에 폴리이미드가 잔존하게 됨에 따라 레이저 리페어시 리페어가능한 칩에 불량이 발생하는 문제점이 있었다.

본 발명의 목적은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, 퓨즈박스의 개구부를 증가시켜 종횡비를 감소시킬 수 있는 반도체 소자의 퓨즈박스구조 및 그의 제조방법을 제공하는 데 그 목적이 있다.

본 발명의 다른 목적은 레이저 리페어에 의한 불량을 최소화할 수 있는 반도체 소자의 퓨즈박스구조 및 그의 제조방법을 제공하는 데 그 목적이 있다.

도 1a 내지 도 1i는 종래의 반도체 소자의 퓨즈박스를 제조하는 방법을 설명하기 위한 공정단면도,

도 2는 종래의 방법으로 제조된 반도체 소자의 퓨즈박스의 평면구조도,

도 3a 내지 도 3i는 본 발명의 실시예에 따른 반도체 소자의 퓨즈박스를 제조하는 방법을 설명하기 위한 공정 단면도,

도 4는 본 발명의 실시예에 따라 제조된 반도체 소자의 퓨즈박스의 평면구조도,

*도면의 주요부분에 대한 부호의 설명*

200 : 반도체 기판 51 : 폴리 퓨즈

52 : 절연막 53 : 폴리실리콘막

54 : 메탈패턴 55 : 콘택

56 : 가드링 57 : 개구부

61 : 하부막 62, 63 : 메탈라인

64 : 폴리이미드 71, 72 : 층간 절연막

73 : 보호막

이와 같은 목적을 달성하기 위한 본 발명은 다수의 퓨즈를 구비한 퓨즈박스가 형성된 제1영역과 그위에 하부막이 형성된 제2영역을 구비한 반도체 기판을 제공하는 단계와; 상기 다수의 퓨즈를 포함한 제1영역상에 절연막을 형성하는 단계와; 기판전면에 제1층간 절연막을 형성하는 단계와; 제1영역의 제1층간 절연막상에 메탈패턴을 형성함과 동시에 제2영역의 제1층간 절연막상에 제1메탈라인을 형성하는 단계와; 기판전면에 제2층간 절연막을 형성하는 단계와; 상기 제1영역의 상기 절연막이 노출되도록 제1 및 제2층간 절연막을 식각하여 콘택을 형성하는 단계와; 상기 콘택을 포함한 상기 제1영역의 제2층간 절연막상에 메탈 가아드링을 형성함과 동시에 제2영역의 제2층간 절연막상에 제2메탈라인을 형성하는 단계와; 기판전면에 보호막을 형성하는 단계와; 상기 보호막과 제1 및 제2층간 절연막을 식각하여 상기 퓨즈박스의 개구부를 형성하는 단계를 포함하는 반도체 소자의 퓨즈박스 형성방법을 제공하는 것을 특징으로 한다.

본 발명의 반도체 소자의 퓨즈박스 형성방법에 있어서, 상기 메탈라인의 형성에 따라 상기 퓨즈박스의 영역이 자기정합적으로 한정되고, 상기 개구부 형성단계에서 상기 메탈 가아드링은 상기 보호막에 대한 에칭스톱퍼로 작용하고 상기 메탈패턴은 상기 제2층간 절연막에 대한 에칭스톱퍼로 작용하여, 상기 개구부는 상기 한정된 퓨즈박스의 영역 및 상기 메탈 가아드링과 메탈라인의 일부분이 노출되도록 형성되는 것을 특징으로 한다.

또한, 본 발명은 다수의 퓨즈를 구비한 퓨즈박스가 형성된 제1영역과 그위에 하부막이 형성된 제2영역을 구비한 반도체 기판과; 상기 퓨즈박스를 포함한 제1영역상에 형성된 절연막과; 기판전면에 형성된 제1층간 절연막과; 상기 제1영역의 상기 제1층간 절연막상에 형성된 메탈패턴 및 상기 제2영역의 상기 제1층간 절연막상에 형성된 제1메탈라인과; 기판전면에 형성된 제2층간 절연막과; 상기 제1영역의 절연막이 노출되도록 상기 제1 및 제2층간 절연막에 형성된 콘택과; 상기 제1영역의 콘택에 형성된 메탈가드링과 상기 제2영역의 제2층간 절연막상에 형성된 제2메탈라인과; 상기 퓨즈박스 상부의 상기 절연막과 상기 메탈패턴 및 메탈 가아드링의 일부를 노출시키는 개구부를 포함한 보호막을 구비하는 반도체 소자의 퓨즈박스를 제공하는 것을 특징으로 한다.

본 발명의 반도체 소자의 퓨즈박스에 있어서, 상기 제1메탈라인과 메탈패턴은 동일한 물질로 이루어지고, 상기 제2메탈라인과 메탈 가드링은 동일물질로 이루어지며, 상기 절연막은 산화막으로 이루어지고, 상기 보호막은 CVD 질화막과 HDP산화막의 적층구조로 이루어지는 것을 특징으로 한다.

이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예를 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.

도 3a 내지 3f는 본 발명의 실시예에 따른 반도체 소자의 퓨즈박스를 제조하는 방법을 설명하는 공정단면도를 도시한 것이다.

도 3a를 참조하면, 퓨즈박스가 형성되는 제1영역(50)과 퓨즈박스를 제외한 소자 즉, 메모리셀 또는 주변회로 등이 형성되는 제2영역(60)을 구비한 반도체 기판(200)을 제공한다. 상기 반도체 기판(200)의 제1영역(50)상에 폴리실리콘막으로 된 다수의 폴리퓨즈(51)를 형성한다.

한편, 반도체 기판(200)중 제2영역(60)에는 메모리셀 또는 주변회로 등과 같은 소자를 위한 소정의 패턴들을 구비한 하부막(61)이 형성되어 있다.

상기 폴리퓨즈(51)는 도면상에는 도시되지 않았으나, 제2영역(60)에 메모리셀이 형성되는 경우에는 상기 메모리셀의 비트라인을 형성할 때 동시에 형성가능하다.

도 3b를 참조하면, 상기 반도체 기판(200)중 다수의 폴리퓨즈(51)를 구비한 제1영역(50)상에 산화막으로 된 절연막(52)을 형성하고, 그위에 폴리실리콘막(53)을 형성한다.

상기 폴리실리콘막(53)은 도면상에는 도시되지 않았으나 상기 제2영역(60)에 메모리셀을 형성하는 경우 플레이트 폴리실리콘막을 형성할 때 동시에 형성가능하다. 상기 폴리실리콘막은 후속의 가아드링을 위한 콘택 형성시와 후속의 퓨즈박스의 개구부 형성시에 에칭 스톱퍼로 작용한다.

이어서, 도 3c와 같이 상기 기판전면에 제1층간 절연막(71)을 형성하고, 도 3d와 같이 제2영역(60)의 제1층간 절연막(71)상에 제1메탈라인(62)을 형성한다. 이와 동시에, 상기 제1메탈라인(62)과 동일한 물질로 이루어진 메탈패턴(54)을 상기 제1영역(50)상에 형성한다. 상기 메탈패턴(54)은 후속의 퓨즈박스의 개구부 형성시 에칭스톱퍼로서 작용한다.

상기 제1영역(50)의 메탈패턴(54)형성에 따라 퓨즈박스의 영역이 자기정합적으로 한정되며, 후속의 가아드링용 콘택이 형성될 부분의 제1층간 절연막(71)은 노출되어진다.

도 3e와 같이 상기 제1층간 절연막(71)상에 제2층간 절연막(72)을 형성하고, 상기 제1영역(50)의 제1 및 제2층간 절연막(71), (72)을 식각하여 가아드링용 콘택(55)을 형성한다.

이때, 상기 폴리실리콘막(53)은 산화막에 대해 양호한 식각선택비를 가지므로, TEOS 산화막과 같은 절연막으로 이루어진 제1 및 제2층간 절연막(71), (72)의 식각시 에칭 스톱퍼로 작용하여 그 하부의 절연막(52)이 식각되는 것을 방지한다. 따라서, 폴리퓨즈(51)상의 절연막(52)인 산화막의 두께가 일정하게 유지되어진다.

도 3f와 같이 제2영역(60)의 제2층간 절연막(72)상에 제2메탈라인(63)을 형성함과 동시에 상기 콘택(75)을 포함한 제1영역(50)의 제2층간 절연막(72)상에 상기 제2메탈라인(63)과 동일물질로 된 가아드링(56)을 형성한다. 상기 가아드링(56)은 퓨즈박스로 주변의 습기가 침투하는 것을 억제하기 위한 것이다.

도 3g와 같이 기판전면에 CVD SiN막과 HDP 산화막의 적층구조를 갖는 보호막(73)을 형성하고, 도 3h와 같이 상기 메탈패턴(54)에 의해 한정된 제1영역(50)의 퓨즈박스의 영역이 오픈되도록 상기 보호막(73)과 제1 및 제2층간 절연막(71), (72) 그리고 폴리실리콘막(53)을 식각하여 퓨즈박스의 개구부(57)를 형성한다.

상기 개구부(57)을 형성할 때, 상기 가아드링(56)이 상기 보호막(73)에 대한 에칭 스톱퍼(56)로 작용하여 보호막(73)을 식각하고, 상기 메탈라인(54)이 상기 제2층간 절연막(72)에 대한 에칭 스톱퍼로 작용하며, 상기 폴리실리콘막(53)이 상기 제1층간 절연막(71)에 대한 에칭 스톱퍼로 작용한다. 그러므로, 퓨즈박스의 개구부(57)는 상기 메탈패턴(54)에 의해 한정된 퓨즈박스 영역 뿐만 아니라 메탈패턴(54)과 가아드링(56)의 일부분을 노출시킨다.

즉, 도 4에 도시된 바와같이, 본 발명에서는 상기한 바와같이 보호막(73)과 제1 및 제2층간 절연막(71), (72) 식각시 가아드링(57)과 메탈패턴(54) 및 폴리실리콘막(53)이 에칭스톱퍼로 작용하므로, 상기 메탈패턴(54)의 형성에 따라 자기정합적으로 한정된 퓨즈박스의 영역이 노출됨과 동시에 상기 가아드링(56)과 메탈패턴(54)의 일부분이 노출되도록 개구부(57)가 형성되므로, 개구부(57)의 폭을 종래보다 증가시킬 수 있다.

상기 퓨즈박스의 개구부(57)를 형성한 다음 제2영역(60)의 메모리셀등을 보호하기 위하여 폴리이미드(64)를 기판상에 증착한 다음 상기 제2영역(60)에만 남기고 제1영역(50)에서는 제거한다.

상기한 본 발명의 퓨즈박스를 형성하는 방법은 도 4의 평면구조에서 보는 바와같이 개구부(57)의 폭이 증가하게 되고, 이에 따라 개구부(57)의 종횡비가 증가하게 된다. 따라서, 상기 제1영역(50)상의 폴리이미드를 제거할 때 퓨즈박스내에서 폴리이미드가 잔존하는 것을 방지할 수 있으므로, 레이저 리페어시 불량을 방지할 수 있다.

상기한 바와같은 본 발명의 퓨즈박스를 형성하는 방법에 따르면, 퓨즈박스 이외의 영역에서 형성되는 메탈라인을 퓨즈박스영역상에도 형성하고, 이를 에칭 스톱퍼로 이용하여 퓨즈박스의 개구부를 형성하여 줌으로써, 추가의 공정없이 개구부의 영역을 증가시켜 종횡비를 감소시켜 줄 수 있는 이점이 있다.

또한, 후속의 폴리이미드 형성시 퓨즈박스내에 폴리이미드가 잔존하는 것을 방지하여 레이저 리페어시 불량 발생을 최소화할 수 있는 이점이 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

다수의 퓨즈를 구비한 퓨즈박스가 형성된 제1영역과 그위에 하부막이 형성된 제2영역을 구비한 반도체 기판을 제공하는 단계와;

상기 다수의 퓨즈를 포함한 제1영역상에 절연막을 형성하는 단계와;

기판전면에 제1층간 절연막을 형성하는 단계와;

제1영역의 제1층간 절연막상에 메탈패턴을 형성함과 동시에 제2영역의 제1층간 절연막상에 제1메탈라인을 형성하는 단계와;

기판전면에 제2층간 절연막을 형성하는 단계와;

상기 제1영역의 상기 절연막이 노출되도록 제1 및 제2층간 절연막을 식각하여 콘택을 형성하는 단계와;

상기 콘택을 포함한 상기 제1영역의 제2층간 절연막상에 메탈 가아드링을 형성함과 동시에 제2영역의 제2층간 절연막상에 제2메탈라인을 형성하는 단계와;

기판전면에 보호막을 형성하는 단계와;

상기 보호막과 제1 및 제2층간 절연막을 식각하여 상기 퓨즈박스의 개구부를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈박스 형성방법.
제 1 항에 있어서, 상기 메탈라인의 형성에 따라 상기 퓨즈박스의 영역이 자기정합적으로 한정되는 것을 특징으로 하는 반도체 소자의 퓨즈박스 형성방법.
제 2 항에 있어서, 상기 개구부 형성단계에서 상기 메탈 가아드링은 상기 보호막에 대한 에칭스톱퍼로 작용하고, 상기 메탈패턴은 상기 제2층간 절연막에 대한 에칭스톱퍼로 작용하여, 상기 개구부는 상기 한정된 퓨즈박스의 영역 및 상기 메탈 가아드링과 메탈라인의 일부분이 노출되도록 형성되는 것을 특징으로 하는 반도체 소자의 퓨즈박스 형성방법.
다수의 퓨즈를 구비한 퓨즈박스가 형성된 제1영역과 그위에 하부막이 형성된 제2영역을 구비한 반도체 기판과;

상기 퓨즈박스를 포함한 제1영역상에 형성된 절연막과;

기판전면에 형성된 제1층간 절연막과;

상기 제1영역의 상기 제1층간 절연막상에 형성된 메탈패턴 및 상기 제2영역의 상기 제1층간 절연막상에 형성된 제1메탈라인과;

기판전면에 형성된 제2층간 절연막과;

상기 제1영역의 절연막이 노출되도록 상기 제1 및 제2층간 절연막에 형성된 콘택과;

상기 제1영역의 콘택에 형성된 메탈가드링과 상기 제2영역의 제2층간 절연막상에 형성된 제2메탈라인과;

상기 퓨즈박스상부의 상기 절연막과 상기 메탈패턴 및 메탈 가아드링의 일부를 노출시키는 개구부를 포함한 보호막을 구비하는 것을 특징으로 하는 반도체 소자의 퓨즈박스.
제 4 항에 있어서, 상기 제1메탈라인과 메탈패턴은 동일한 물질로 이루어지는 것을 특징으로 하는 반도체 소자의 퓨즈박스.
제 4 항에 있어서, 상기 제2메탈라인과 메탈 가드링은 동일물질로 이루어지는 것을 특징으로 하는 반도체 소자의 퓨즈박스.
제 4 항에 있어서, 상기 절연막은 산화막으로 이루어지는 것을 특징으로 하는 반도체 소자의 퓨즈박스.
제 4 항에 있어서, 상기 보호막은 CVD 질화막과 HDP 산화막의 적층구조로 이루어지는 것을 특징으로 하는 반도체 소자의 퓨즈박스.