KR20110079074A - 반도체 소자용 퓨즈 및 그 제조 방법 - Google Patents

반도체 소자용 퓨즈 및 그 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자에 있어서, 특히 반도체 소자용 퓨즈 및 그 제조 방법에 관한 것으로, 인가 전류에 대해 절단 특성을 가지는 퓨즈 라인, 상기 퓨즈 라인의 일측에 연결되는 제1 컨택 패드, 그리고 상기 퓨즈 라인의 타측에 연결되는 제2 컨택 패드로 구성되는 퓨즈 패턴; 상기 제1 컨택 패드의 일부를 노출시키는 다수의 제1 비어홀과 상기 제2 컨택 패드의 일부를 노출시키는 다수의 제2 비어홀과 상기 퓨즈 라인의 일측과 타측을 각각 노출시키는 제1 및 2 트랜치들을 포함하는 절연막 패턴; 상기 제1 컨택 패드와 연결되도록 상기 제1 비어홀 내에 형성되는 제1 금속컨택과, 상기 제2 컨택 패드와 연결되도록 상기 제2 비어홀 내에 형성되는 제2 금속컨택을 포함하는 금속컨택 패턴; 상기 퓨즈 라인의 일측에 연결되도록 상기 제1 트랜치 내에 형성되는 제1 접촉부와, 상기 퓨즈 라인의 타측에 연결되도록 상기 제2 트랜치 내에 형성되는 제2 접촉부를 포함하는 접촉 패턴; 그리고 상기 제1 금속 컨택 및 상기 제1 접촉부에 연결되는 제1 금속배선과, 상기 제2 금속 컨택 및 상기 제2 접촉부에 연결되는 제2 금속배선을 포함하는 금속배선 패턴으로 이루어지는 것이 특징인 반도체 소자용 퓨즈와 그를 제조하는 방법에 관한 것이다.
반도체 소자, 퓨즈, 컨택 패드, 퓨즈 라인

Description

반도체 소자용 퓨즈 및 그 제조 방법{fuse for semiconductor device, and manufacturing method thereof}
본 발명은 반도체 소자에 관한 것으로서, 특히 반도체 소자용 퓨즈 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 소자 특히, 로직 응용 소자에서 퓨즈(Fuse)가 자주 사용된다.
즉, 정교한 저항을 요구하는 회로에서 공정의 다양화로 인하여 아주 정교한 저항을 만들기 어려운 경우가 있는데, 그러한 한계를 극복하기 위해 설계적으로 요구되는 저항값에 해당하는 적절한 퓨즈를 연결하고 절단하는 방식으로써 보다 정교한 저항을 회로에서 실현할 수 있었다.
또한, SRAM과 같은 메모리의 용량이 증가하고 있는데, 그 SRAM의 동작 여부가 절대적으로 로직 응용 소자의 전체 수율을 좌우한다. 이 경우에도, 여분의 추가 SRAM을 추가하고 퓨즈를 절단하는 방식으로 셀을 교체함으로써, 칩 전체의 동작을 가능하게 한다.
한편, 상기에서 퓨즈를 절단하는 방식으로는 레이저(Laser) 절단 방식과 전 기적 절단 방법을 주로 사용하였다.
레이저 절단 방식은 별도의 장비 추가가 요구된다. 그리고 전기적 절단 방식은 퓨즈 각각에 직접적으로 전원(Bias)가 연결되며, 그로 인해 많은 양의 패드(PAD)가 요구되며, 퓨즈 절단(Fuse Blowing)을 방지하기 위해 정교한 전압/전류(바이어스 전압/전류)의 전원(Bias)을 조절하면서 가해야 한다.
도 1a 내지 1c는 종래 기술에 따른 퓨즈 제조 절차를 설명하기 위한 도면들이다.
도 1a에 도시된 바와 같이, 실리콘 기판 상에 퓨즈 패턴(10)을 형성한다. 그 퓨즈 패턴(10)은 인가 전류에 대해 절단 특성을 가지는 퓨즈 라인, 퓨즈 라인의 일측에 연결되는 제1 컨택 패드, 그리고 퓨즈 라인의 타측에 연결되는 제2 컨택 패드로 구성된다.
이어, 퓨즈 패턴(10)의 전면을 덮도록 절연막(20)을 증착한다.
도 1b에 도시된 바와 같이, 절연막(20)을 패터닝하여 제1 컨택 패드의 일부를 노출시키며 또한 제2 컨택 패드의 일부를 노출시키는 다수의 비어홀들을 형성한다.
이어, 다수 비어홀들 내에 금속물질을 매립하여 제1 컨택 패드와 제2 컨택 패드에 각각 연결되는 다수 금속컨택들(30)을 형성한다.
이어, 도 1c에 도시된 바와 같이, 다수 금속컨택들(30)과 연결되는 금속배선들(40)을 형성하여 퓨즈를 완성한다.
상기와 같이 형성되는 종래 기술에서는, 퓨즈 라인에서의 절단을 위해서는 컨택 패드 사이에 보다 과도한 전류를 흘려야 한다. 컨택 패드를 통해 전류를 흘리면 폴리 실리콘으로 이루어진 퓨즈 라인이 녹아서 절단된다.
그런데, 종래의 퓨즈에서는 퓨즈 라인이 정상적으로 절단되지 않고 일부가 연결되는 현상이 발생하여, 저항만 높아지면서 전류가 흐르는 불량이 발생하였다. 이러한 문제는 컨택 패드에 인가된 전류에 의한 전자가 넓은 면적의 컨택 패드에서 폭이 좁은 퓨즈 라인으로 이동할 때, 컨택 패드와 퓨즈 라인의 연결부위에서의 병목현상으로 과도한 전자 충돌을 일으키며 또한 그로 인해 온도가 상승하는 경우에 발생하였다. 그로 인해 퓨즈를 적용한 회로가 오동작하는 경우가 빈번하였다.
본 발명의 목적은 상기한 점들을 감안하여 안출한 것으로써, 특히 인가 전류에 대해 절단 특성을 가지는 퓨즈 라인에서 전류를 분산시키는 접촉 부위를 더 구비하여 컨택 패드와 퓨즈 라인의 연결부위에서의 병목현상을 제거하는데 적당한 반도체 소자용 퓨즈 및 그 제조 방법을 제공하는 데 있다.
본 발명의 또다른 목적은, 인가 전류에 대해 절단 특성을 가지는 퓨즈 라인에 접촉 부위를 더 구비하여 컨택 패드와 퓨즈 라인의 연결부위에서 전류를 분산시킴으로써 폴리 실리콘으로 이루어진 퓨즈 라인에서 완전한 절단이 이루어지도록 해주는 반도체 소자용 퓨즈 및 그 제조 방법을 제공하는 데 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자용 퓨즈의 특징은, 인가 전류에 대해 절단 특성을 가지는 퓨즈 라인, 상기 퓨즈 라인의 일측에 연결되는 제1 컨택 패드, 그리고 상기 퓨즈 라인의 타측에 연결되는 제2 컨택 패드로 구성되는 퓨즈 패턴; 상기 제1 컨택 패드의 일부를 노출시키는 다수의 제1 비어홀과 상기 제2 컨택 패드의 일부를 노출시키는 다수의 제2 비어홀과 상기 퓨즈 라인의 일측과 타측을 각각 노출시키는 제1 및 2 트랜치들을 포함하는 절연막 패턴; 상기 제1 컨택 패드와 연결되도록 상기 제1 비어홀 내에 형성되는 제1 금속컨택과, 상기 제2 컨택 패드와 연결되도록 상기 제2 비어홀 내에 형성되는 제2 금속컨택을 포함하는 금속컨택 패턴; 상기 퓨즈 라인의 일측에 연결되도록 상기 제1 트랜치 내에 형성되는 제1 접촉부와, 상기 퓨즈 라인의 타측에 연결되도록 상기 제2 트랜치 내에 형성되는 제2 접촉부를 포함하는 접촉 패턴; 그리고 상기 제1 금속 컨택 및 상기 제1 접촉부에 연결되는 제1 금속배선과, 상기 제2 금속 컨택 및 상기 제2 접촉부에 연결되는 제2 금속배선을 포함하는 금속배선 패턴으로 이루어지는 것이다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자용 퓨즈 제조 방법의 특징은, 인가 전류에 대해 절단 특성을 가지는 퓨즈 라인, 상기 퓨즈 라인의 일측에 연결되는 제1 컨택 패드, 그리고 상기 퓨즈 라인의 타측에 연결되는 제2 컨택 패드로 구성되는 퓨즈 패턴을 기판 상에 형성하는 단계; 상기 퓨즈 패턴을 포함하는 상기 기판 상에 절연막을 형성하는 단계; 상기 제1 컨택 패드의 일부를 노출시키는 다수의 제1 비어홀과 상기 제2 컨택 패드의 일부를 노출시키는 다수의 제2 비어홀과 상기 퓨즈 라인의 일측과 타측을 각각 노출시키는 제1 및 2 트랜치들을 포함하는 절연막 패턴을 형성하는 단계; 상기 제1 및 2 비어홀과 상기 제1 및 2 트랜치 내에 금속물질을 매립하여, 상기 제1 컨택 패드와 연결되는 제1 금속컨택과, 상기 제2 컨택 패드와 연결되는 제2 금속컨택과, 상기 퓨즈 라인의 일측에 연결되는 제1 접촉부와, 상기 퓨즈 라인의 타측에 연결되는 제2 접촉부를 형성하는 단계; 그리고 상기 제1 금속 컨택 및 상기 제1 접촉부에 연결되는 제1 금속배선과, 상기 제2 금속 컨택 및 상기 제2 접촉부에 연결되는 제2 금속배선을 형성하는 단계로 이루어지는 것이다.
본 발명에서는 인가 전류에 대해 절단 특성을 가지는 퓨즈 라인에서 전류를 분산시키는 접촉부를 양 컨택패드 측에 각각 구비함으로써 컨택 패드와 퓨즈 라인의 연결부위에서의 병목현상을 제거할 수 있다. 그에 따라 폴리 실리콘으로 이루어진 퓨즈 라인의 중앙 부위에서 완전한 절단이 이루어지도록 해준다.
그로 인해 퓨즈를 적용한 회로의 동작이 원활해지며, 반도체 제품의 수율 및 신뢰성을 향상시켜준다.
본 발명의 다른 목적, 특징 및 이점들은 첨부한 도면을 참조한 실시 예들의 상세한 설명을 통해 명백해질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 반도체 소자용 퓨즈 및 그 제조 방법의 바람직한 실시 예를 자세히 설명한다.
도 2a 내지 2c는 본 발명에 따른 반도체 소자용 퓨즈 제조 절차를 설명하기 위한 도면들이고, 도 3은 도 2c의 A-A' 절단면을 나타낸 단면도이다.
도 2a 및 3에 도시된 바와 같이, 퓨즈 패턴(100)을 실리콘 기판 상에 형성한다.
그 퓨즈 패턴(100)은 인가 전류에 대해 절단 특성을 가지는 퓨즈 라인(101), 퓨즈 라인(101)의 일측에 연결되는 제1 컨택 패드(102), 그리고 퓨즈 라인(101)의 타측에 연결되는 제2 컨택 패드(103)로 구성된다. 여기서, 퓨즈패턴(100)은 접촉 저항을 감소시키기 위해 코발트 실리사이드나 티타늄 실라사이드를 사용하여 형성된다.
이어, 퓨즈 패턴(100)의 전면을 덮도록 기판 전면 상에 절연물질을 증착한다.
이어, 증착된 절연물질 상에 포토레지스트 패턴을 형성하는데, 그 포토레지스트 패턴은 제1 및 2 컨택 패드(102,103) 상에 다수 비어홀들을 형성하고 퓨즈 라인(101)의 일부에 다수 트랜치를 형성하기 위한 식각에 사용된다.
상기 포토레지스트 패턴을 사용한 식각으로 다수 비어홀들과 다수 트랜치를 갖는 절연막 패턴(110)을 형성한다. 상세하게, 절연막 패턴(110)은 제1 컨택 패드(102)를 노출시키는 다수의 제1 비어홀, 제2 컨택 패드(103)의 일부를 노출시키는 다수의 제2 비어홀, 그리고 퓨즈 라인의 일측과 타측을 각각 노출시키는 제1 및 2 트랜치들을 포함한다.
이어, 도 2b 및 3에 도시된 바와 같이, 절연막 패턴(110)에서 제1 및 2 비어홀과 제1 및 2 트랜치 내에 금속물질을 매립하여, 제1 컨택 패드(102)와 연결되는 다수 제1 금속컨택(120)과, 제2 컨택 패드(103)와 연결되는 다수 제2 금속컨택(121)과, 퓨즈 라인(101)의 일측에 연결되는 제1 접촉부(130)와, 퓨즈 라인(101)의 타측에 연결되는 제2 접촉부(131)를 형성한다.
그에 따라, 다수 제1 금속컨택(120)이 제1 컨택 패드(102)와 연결되도록 제1 비어홀 내에 형성되며, 다수 제2 금속컨택(121)이 제2 컨택 패드(103)와 연결되도 록 제2 비어홀 내에 형성된다. 동시에 제1 접촉부(130)가 퓨즈 라인(101)의 일측에 연결되도록 제1 트랜치 내에 형성되며, 제2 접촉부(131)가 퓨즈 라인(101)의 타측에 연결되도록 제2 트랜치 내에 형성된다. 여기서, 다수 제1 금속컨택(120)과 다수 제2 금속컨택(121)과 제1 접촉부(130)과 제2 접촉부(131)를 형성하기 위해서는 텅스텐을 제1 및 2 비어홀과 제1 및 2 트랜치 내에 매립하는 것이 바람직하다. 따라서, 접촉패턴을 구성하는 제1 접촉부(130)과 제2 접촉부(131)은 금속컨택 패턴을 구성하는 다수 제1 금속컨택(120) 및 다수 제2 금속컨택(121)과 동일한 금속으로 형성되는 것이 바람직하다.
상기와 같은 다수 제1 및 금속컨택과, 제1 및 2 접촉부의 형성 이후에는 전면 상에서 평탄화 공정(예로써, CMP 공정)을 진행한다.
평탄화 공정 이후에는, 평탄화된 막 상부에 금속배선을 형성하기 위한 포토레지스트 패턴을 형성하고, 그 포토레지스트 패턴을 사용하여 금속배선 패턴(140,141)을 형성한다. 그 금속배선 패턴은, 도 2c 및 3에 도시된 바와 같이, 제1 금속 컨택(120) 및 제1 접촉부(130)에 모두 연결되는 제1 금속배선(140)과, 제2 금속 컨택(121) 및 제2 접촉부(131)에 모두 연결되는 제2 금속배선(141)을 포함한다. 특히 금속배선 패턴은 알루미늄으로 형성되는 것이 바람직하다.
상기에서 핵심적인 부분은 제1 접촉부(130)와 제2 접촉부(131)로써, 제1 접촉부(130)는 제1 컨택 패드(102) 측에 가까운 퓨즈 라인(101)의 일측에 연결되고, 제2 접촉부(131)는 제2 컨택 패드(103) 측에 가까운 퓨즈 라인(101)의 타측에 연결된다.
한편 상기에서, 제1 컨택 패드(102)와 제1 금속 컨택(120)과 제1 접촉부(130)로 이루어지는 구조를 퓨즈의 전류가 인가되는 부위에만 적용할 수도 있다. 이러한 예는 도 4에 도시한다.
지금까지 본 발명의 바람직한 실시 예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다.
그러므로 여기서 설명한 본 발명의 실시 예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.
도 1a 내지 1c는 종래 기술에 따른 퓨즈 제조 절차를 설명하기 위한 도면들.
도 2a 내지 2c는 본 발명에 따른 반도체 소자용 퓨즈 제조 절차를 설명하기 위한 도면들.
도 3은 도 2c의 A-A' 절단면을 나타낸 단면도.
도 4는 본 발명의 다른 실시 예에 따른 반도체 소자용 퓨즈를 나타낸 도면.

Claims (7)

  1. 인가 전류에 대해 절단 특성을 가지는 퓨즈 라인, 상기 퓨즈 라인의 일측에 연결되는 제1 컨택 패드, 그리고 상기 퓨즈 라인의 타측에 연결되는 제2 컨택 패드로 구성되는 퓨즈 패턴;
    상기 제1 컨택 패드의 일부를 노출시키는 다수의 제1 비어홀과 상기 제2 컨택 패드의 일부를 노출시키는 다수의 제2 비어홀과 상기 퓨즈 라인의 일측과 타측을 각각 노출시키는 제1 및 2 트랜치들을 포함하는 절연막 패턴;
    상기 제1 컨택 패드와 연결되도록 상기 제1 비어홀 내에 형성되는 제1 금속컨택과, 상기 제2 컨택 패드와 연결되도록 상기 제2 비어홀 내에 형성되는 제2 금속컨택을 포함하는 금속컨택 패턴;
    상기 퓨즈 라인의 일측에 연결되도록 상기 제1 트랜치 내에 형성되는 제1 접촉부와, 상기 퓨즈 라인의 타측에 연결되도록 상기 제2 트랜치 내에 형성되는 제2 접촉부를 포함하는 접촉 패턴; 그리고
    상기 제1 금속 컨택 및 상기 제1 접촉부에 연결되는 제1 금속배선과, 상기 제2 금속 컨택 및 상기 제2 접촉부에 연결되는 제2 금속배선을 포함하는 금속배선 패턴으로 이루어지는 것을 특징으로 하는 반도체 소자용 퓨즈.
  2. 제 1 항에 있어서, 상기 퓨즈패턴은 코발트 실리사이드와 티타늄 실라사이드 중 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자용 퓨즈.
  3. 제 1 항에 있어서, 상기 접촉패턴은,
    상기 제1 접촉부가 상기 제1 컨택 패드 측에 가까운 상기 퓨즈 라인의 일측에 연결되고, 상기 제2 접촉부가 상기 제2 컨택 패드 측에 가까운 상기 퓨즈 라인의 타측에 연결되는 것을 특징으로 하는 반도체 소자용 퓨즈.
  4. 제 1 항에 있어서, 상기 접촉패턴은 상기 금속컨택 패턴과 동일한 금속으로 형성되는 것을 특징으로 하는 반도체 소자용 퓨즈.
  5. 제 1 항에 있어서, 상기 접촉패턴과 상기 금속컨택 패턴은 텅스텐으로 형성되는 것을 특징으로 하는 반도체 소자용 퓨즈.
  6. 인가 전류에 대해 절단 특성을 가지는 퓨즈 라인, 상기 퓨즈 라인의 일측에 연결되는 제1 컨택 패드, 그리고 상기 퓨즈 라인의 타측에 연결되는 제2 컨택 패드로 구성되는 퓨즈 패턴을 기판 상에 형성하는 단계;
    상기 퓨즈 패턴을 포함하는 상기 기판 상에 절연막을 형성하는 단계;
    상기 제1 컨택 패드의 일부를 노출시키는 다수의 제1 비어홀과 상기 제2 컨택 패드의 일부를 노출시키는 다수의 제2 비어홀과 상기 퓨즈 라인의 일측과 타측을 각각 노출시키는 제1 및 2 트랜치들을 포함하는 절연막 패턴을 형성하는 단계;
    상기 제1 및 2 비어홀과 상기 제1 및 2 트랜치 내에 금속물질을 매립하여, 상기 제1 컨택 패드와 연결되는 제1 금속컨택과, 상기 제2 컨택 패드와 연결되는 제2 금속컨택과, 상기 퓨즈 라인의 일측에 연결되는 제1 접촉부와, 상기 퓨즈 라인의 타측에 연결되는 제2 접촉부를 형성하는 단계; 그리고
    상기 제1 금속 컨택 및 상기 제1 접촉부에 연결되는 제1 금속배선과, 상기 제2 금속 컨택 및 상기 제2 접촉부에 연결되는 제2 금속배선을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자용 퓨즈 제조 방법.
  7. 제 6 항에 있어서, 상기 제1 및 금속컨택과, 상기 제1 및 2 접촉부의 형성 이후에 전면에 대한 평탄화 공정을 진행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자용 퓨즈 제조 방법.
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