CN102856250A - 具有鳍片基础熔丝的集成电路及相关制造方法 - Google Patents

Abstract

本发明涉及具有鳍片基础熔丝的集成电路及相关制造方法，提供制造具有鳍片基础熔丝的集成电路的方法以及所得到的具有鳍片基础熔丝的集成电路。在所述方法中，从半导体材料层产生鳍片，所述鳍片具有第一端与第二端。所述方法提供在所述鳍片上从第一端至第二端形成传导路径。所述传导路径电连接至编程装置，所述编程装置可选择性导引编程电流通过所述传导路径，造成所述传导路径中结构改变，增加通过所述传导路径的阻抗。

Description

具有鳍片基础熔丝的集成电路及相关制造方法

技术领域

本发明的实施例是关于半导体装置。更特别地，本发明的实施例是关于包含鳍片基础熔丝的集成电路以及制造所述集成电路的方法。

背景技术

现有技术包括具有可选择的、可切换的以及/或可用于操作状态、特征、装置或组件的半导体装置与电路。在许多实施中，视需要使用一次可编程(OTP)熔丝，可插入或移除不同的组件或电路。例如，OTP熔丝典型用于SRAM装置中实施快取冗余信息(cache redundancy)。所述OTP熔丝可用于移除内存胞元的坏栏或列，以及用冗余的栏或列置换所述坏内存胞元。

OTP熔丝装置的主要目的是作为传导路径直到它“烧断”。根据历史，集成的熔丝装置已经涉及图案化的金属传导链接，可选择性被激光束或是通过大量电流烧断或切断。此过程造成部分连结材料蒸发或是部分连结材料熔化，这与自动熔丝方式相同，但规模较小许多。一旦被烧断，由于烧断的熔丝抑制电流流经且代表开放电路至电流路径，所以所述熔丝从高传导状态改变至高阻抗性(亦即非传导性)状态。

目前的半导体技术使用多晶硅或金属制造且由破裂导体链接而编程的e-熔丝。除了环绕钝化作用与金属的严格需求之外，这些e-熔丝相对大，并且具有不可接受的信赖度，这是由于残留物与碎片会造成再次关闭传导路径。再者，大部分的e-熔丝具有编程的高功率需求。

由于烧断目前使用熔丝所需的电流很大，所以连结材料的破坏可造成间接损坏电路上的附近装置。再者，由于烧断熔丝所需的电流量，典型的半导体装置必须提供大量空间用于绝缘较大的电流产生器。

因此，需要提供具有熔丝的集成电路以及制造具有熔丝的集成电路的方法，降低编程所需要的电流，以及减少电流源所需要的尺寸。再者，需要提供制造熔丝的方法，使用现存的程序用于制造其它半导体组件。再者，经由后续本发明的详细说明与权利要求书以及结合附随附图与本发明的发明背景，可清楚明白本发明的其它特征与特性。

发明内容

根据本发明的实施例，制造具有鳍片基础熔丝的集成电路的方法提供从半导体材料层形成鳍片。所述鳍片包含第一端与第二端。所述方法提供形成在所述鳍片上从所述第一端至所述第二端的传导路径，以及电连接所述传导路径至编程路径，所述编程装置可选择性导引编程电流通过所述传导路径，造成传导路径的结构改变，增加通过所述传导路径的阻抗。

在另一实施例中，制造具有鳍片基础熔丝的集成电路的方法包含从具有高阻抗的半导体材料层，产生多个鳍片。在此实施例中，各个鳍片具有第一端、中央部与第二端。再者，各个鳍片的第一端、各个鳍片的第二端以及选择鳍片的中央部被屏蔽，用以定义多个未被屏蔽的中央部。而后，所述未被屏蔽的中央部被蚀刻。而后，在所选择的鳍片上，从其第一端至其第二端形成传导路径。所述传导路径电连接至编程装置，其可选择性导引编程电流通过所述传导路径，造成所述传导路径的结构改变，增加通过所述传导路径的阻抗。

本发明亦提供具有鳍片基础熔丝的集成电路。所述熔丝包括本质半导体鳍片(intrinsic semiconductor fin)，其具有第一端与第二端，以及宽度小于约10纳米(10nm)。再者，所述鳍片包含由金属硅化物形成的传导路径，以及从所述鳍片的第一端延伸至所述鳍片的第二端。此实施例包含多个第一端鳍片部分，相邻于所述鳍片的第一端。所述金属硅化物覆盖且电连接所述第一端部分至所述鳍片的第一端上的传导路径。再者，有多个第二端鳍片部分相邻于所述鳍片的第二端，以及所述金属硅化物覆盖且电连接所述第二端部分至所述鳍片的第二端上的传导路径。在第一端上方的传导路径上，提供第一传导杆，以及在第二端上方的传导路径上，提供第二传导杆。再者，至少一第一传导栓接触所述第一传导杆，以及至少一第二传导栓接触所述第二传导杆。再者，所述熔丝具有第一金属层，其连接至所述第一传导栓。编程装置电连接至第一金属层，以及用于选择性导引编程电流通过所述传导路径。再者，所述编程电流造成鳍片上金属硅化物结构改变，增加通过传导路径的阻抗。同样地，所述熔丝包含第二金属层，将所述第二传导栓接地。

此发明概述介绍简单形式的概念选择，进一步说明在具体实施方式中。此发明概述并非用于确认权利要求目标的主要特征或重要特征，也不是用于辅助决定权利要求目标的范围。

附图说明

可通过具体实施方式与权利要求书以及以下附图，得以更完全了解本发明，其中附图中相同的参考符号是指相同的组件。

图1是概示方块图，说明包含鳍片基础熔丝数组的半导体装置。

图2是透视图，说明在图1数组中使用的鳍片基础熔丝形成过程中的半导体材料。

图3是在进一步处理产生使用在图1数组中的鳍片基础熔丝之后的图2半导体材料透视图。

图4是沿着图3的线4-4的横切面图，说明在制造图1数组中使用的鳍片基础熔丝过程中，在所述鳍片端处的进一步处理。

图5是沿着图3的线5-5的横切面图，说明在制造图1数组中使用的鳍片基础熔丝过程中，在主要鳍片中央部的进一步处理。

图6是鳍片的横切面图，说明制造图1数组中使用的鳍片基础熔丝的实施例。

图7是鳍片的横切面图，说明制造图1数组中使用的鳍片基础熔丝的实施例。

图8是概示方块图，说明散热物基础熔丝与编程装置的电连接。

图9与图10是在熔丝被编程电流烧断之后，鳍片基础熔丝的主要鳍片的透视图。

具体实施方式

以下的具体实施方式仅用于说明而非用于限制本发明的实施例或实施例的应用与使用。如本发明中所使用，“举例”一词是指“作为范例或说明”。本发明描述的任何实施范例不需要被解读为较佳或优于其它实施方式。再者，本发明没有结合前述技术领域、发明背景、发明概述或以下具体实施例中任何表达的或暗谕的理论。

简而言之，在本发明中不会详细描述与半导体装置相关的现有技术。特别地，制造以晶体管为基础的半导体中许多步骤是已知的，因此为求简化，许多现有步骤仅简单提及于本发明中或是完全省略而不详细提供已知的工艺。再者，本发明描述的各种任务与工艺步骤可并入非详述于本发明中具有其它步骤或功能的更广泛程序或工艺中。再者，请注意附图并非依照比例制图。

本发明提供具有鳍片基础熔丝的集成电路以及制造具有鳍片基础熔丝的集成电路的方法。范例制造方法使用现存的技术，产生具有极窄宽度的传导路径，其可用相对低的电流烧断。特别地，所述制造方法利用现存的技术形成宽度仅约10纳米(10nm)的鳍片。而后所述方法形成传导路径通过选择的鳍片。取决于所选择的形成工艺，所述传导路径可包括金属硅化物且具有宽度约10纳米(10nm)至约50纳米(50nm)。由于鳍片本身具有阻抗，所以导入所述传导路径的电流必须通过所述薄金属硅化物，造成硅化物材料的结块与传导路径的开启。因此，较小电流可烧断所述鳍片基础熔丝。

除了降低电流之外，本发明的制造方法提供在前端工艺(FEOL)过程中产生熔丝。因此，所述方法具有改进的精准度并且对于后端工艺(BEOL)熔丝制造有耐受性。再者，所述方法提供改进的熔丝布局区域。

参阅图1，根据以下说明的方法，概示方块图说明半导体装置或集成电路10，其包含在半导体基板16上制造的鳍片基础熔丝14的数组12。注意，至少一其它电路、装置、组件或特征18也形成在半导体基板16上。在较佳实施例中，例如，在共同半导体基板16上，形成至少一晶体管基础装置(例如一或多个NFET装置与/或一或多个PFET装置)。

集成电路10亦包含编程装置20、电压产生器22以及熔丝选择与控制组件24。如图1所示，这些组件也可形成在半导体基板16上。编程装置20适合用于选择性编程数组12中的鳍片熔丝14，在高阻抗/低电流状态或低阻抗/高电流状态中操作。在这方面，编程装置20可包含或与电压产生器22与/或与熔丝选择与控制组件24，详细说明如下。应理解图1描述非常简化的实施例，以及实际使用可包含现有的组件、逻辑、零件与功能未显示于图1中。

注意，使用相同的已知半导体制造技术与工艺技术，制造数组12中鳍片基础熔丝14、晶体管基础装置18、编程装置20、电压产生器22与控制组件24。换句话说，相同的晶体管技术与制造技术用于产生鳍片基础熔丝、操作晶体管与集成电路10的编程组件，包含现有的光微影蚀刻、蚀刻、清洗、材料沉积、材料生长、离子植入与抛光步骤。再者，在相同制造工艺过程中，可同时制造鳍片基础熔丝、操作晶体管与编程组件。因此，可通过用于其它晶体管基础装置18与编程组件20,22,24的相同制造工艺，有效率地形成数组12。

在实施例中，半导体基板16具有半导体材料层，用于形成晶体管装置与鳍片基础熔丝。半导体基板16可为绝缘体上硅(SOI)基板或块硅基板，也可使用其它的半导体材料。对于鳍片基础熔丝14，半导体材料具有非常高的阻抗，并且典型非常轻掺杂或本质硅，其它部分可后续用适当方式掺杂，形成装置18的主动区域。

如图1所示，数组12较佳包含根据以下方法制造的多个可编程的鳍片基础熔丝14。特别地，所述鳍片基础熔丝是OTP熔丝，亦即它们仅被编程一次。因此，编程装置20以及熔丝与控制组件24适合用于促使选择数组12中鳍片基础熔丝14用于编程。在实际实施例中，系统可使用已知的定位与切换技术，选择数组12中理想的目标熔丝14(或多个目标熔丝14)，用于编程至两状态之一：低阻抗/高电流状态或高阻抗/低电流状态。

参阅图2，说明制造含有鳍片基础熔丝14的集成电路10。图2说明鳍片基础熔丝14的制造中初始步骤的结果。特别地，在图2中，已经从半导体材料层28形成多个鳍片26。如图所示，所述多个鳍片27包含多个鳍片30与多个相邻鳍片32。再者，每个鳍片26具有端34、端36与在两端之间的中央部38。在实施例中，形成鳍片26的半导体材料层28是来自SOI基板16的顶部硅层。对于此实施例，移除鳍片26周围的顶部硅层28造成暴露部分的包埋氧化物层40，例如二氧化硅。可屏蔽与蚀刻所述顶部硅层28，而产生所述鳍片26。在实施例中，每一个鳍片26的高度为30纳米(30nm)与宽度10纳米(10nm)，鳍片26彼此间隔为30纳米(30nm)。

在制备多个鳍片26之后，进行进一步的处理。特别地，移除相邻鳍片32的中央部38。在图2所示的实施例中，屏蔽42或屏蔽可用于覆盖鳍片26的端34与36以及主要鳍片30的中央部38。在屏蔽42施加至鳍片26之后相邻鳍片的未覆盖的中央部38被蚀刻且移除。参阅图3，可见所述相邻鳍片32的中央部38已被移除。因此，相邻鳍片32的端34与端36以及完整的主要鳍片30保留用于后续工艺。在所示的实施例中，已通过屏蔽与蚀刻工艺，移除相邻鳍片32的中央部38。

鳍片结构(包括主要鳍片30与相邻鳍片32的端34及36)产生完成，图4讨论端34及36的后续处理，图4是稍后工艺步骤之后，沿着图3线4-4的横切面图。当图4说明端34时，端36会进行相同的工艺步骤。图5是说明主要鳍片30的中央部38的处理，图5事后稍后工艺之后，图3中沿着现5-5的横切面。

虽然可进行其它工艺步骤或次工艺，但是图4与图5所示的方法继续是通过从端34形成传导路径44，通过主要鳍片30至端36(未显示)。在图4与图5所示的实施例中，可见通过金属硅化物46形成所述传导路径44，合并所述端34(与端36)。

参阅图6，可在鳍片26上先沉积磊晶层48，产生鳍片26(无论主要鳍片30或端34或端36)上的金属硅化物46。特别地，根据一实施例，所述磊晶层48非等向性形成高度与宽度约15至20纳米(15-20nm)。在彼此相距30纳米(30nm)的端34与36，此磊晶成长造成近端鳍片26变得合并，如图4所示。取决于所要的结果，沉积磊晶层48的方法可造成未掺杂、P-掺杂、N-掺杂或部分P-掺杂与部分N-掺杂硅。

在沉积磊晶层48之后，进行适当的硅化工艺，产生图4与图5所示的金属硅化物46。例如，硅化物形成金属层(未显示)沉积在鳍片26的表面上。例如，可通过溅镀厚度约5至50纳米(5-50nm)沉积所述硅化物形成金属，较佳是厚度约20纳米(20nm)。而后，例如通过快速热退火，加热所述鳍片结构，形成金属硅化物46。例如，硅化物形成金属可为钴、镍、铼、钌或钯或其合金。任何硅化物形成金属不与暴露的硅接触(亦即氧化物层40上的金属)，在加热过程中不反应，因而不会形成硅化物。可通过湿蚀刻或任何适合的工艺，移除此过多的金属。在硅化物工艺中，硅化物形成消耗所述磊晶层48。

在一些实施例中，可产生金属硅化物46，而没有磊晶层48的中间物形成。如果此工艺在端34与36上进行，则它们不会合并。如图7所示，直接在形成鳍片26的硅层28上，进行硅化物工艺。在图7中，硅化物工艺已经消耗一部分形成鳍片26的硅层28。由此结果可知，如果没有沉积磊晶层48，端34与36如何不合并。再者，图7说明通过硅化物工艺以及通过磊晶层48的非使用或使用与选择厚度，如何控制鳍片26中金属硅化物46与硅28的比例。

再者，可选择性沉积所述磊晶层48。例如，在一些实施例中，在鳍片26的端34与36以及主要鳍片30的中央部38被硅化之前，所述磊晶层48仅沉积在鳍片的端34与36上。对于这些实施例，合并的端34与36具有增加的电流携带容量，而主要鳍片30的中央部38上的传导路径44最薄，约10纳米(10nm)，并且具有降低的电流携带容量。

在其它实施例中，磊晶层48可沉积在鳍片26的端34与36上以及主要鳍片30的中央部上。对于这些实施例，端34与36的电流携带容量增加，以及主要鳍片30的中央部38上传导路径的电流携带容量增加，虽然仍实质小于端34与36的电流携带能力。或者，在鳍片26的端34与36以及主要鳍片30的中央部38硅化之前，磊晶层48仅形成在主要鳍片30的中央部38上。如上所述，在此实施例上，端34与36不合并，以及主要鳍片30的端34与端36的传导路径的电流携带容量可小于主要鳍片30的中央部38上传导路径44的电流携带容量。

在任何状况中，形成理想设计的传导路径44从端34至端36通过所述主要鳍片30。虽然接着可进行其它制造步骤或次工艺，但这范例的进行是在端34与36增加传导杆50。参阅图4，可见传导杆50位在端34上的传导路径44上，并且电连接至端34上的传导路径44。同样地，传导杆50位在端36(位显示)上的传导路径44上。在实施例中，各个传导杆50是钨，且具有高度约500纳米(500nm)。参阅图5，没有传导杆位在主要鳍片30的中央部38上。

接着可进行其它工艺步骤或次工艺，在图4与图5的实施例中，介电材料52形成在端34与36上的传导杆50上方以及在金属硅化物46上方通过主要鳍片30的中央部38。在实施例中，介电材料52在传导杆50上方，具有高度约150纳米(150nm)(以及在主要鳍片30的中央部38上的硅化物46上方，具有高度约650纳米(650nm))。为了提供电连接至传导路径44，在介电材料52中形成孔洞54。特别地，如图4所示，蚀刻各传导杆50上的介电材料52，形成至少一孔洞54。而后，以传导栓56填充各个孔洞。在实施例中，各个传导栓56是钨，并且具有高度约150纳米(150nm)。在形成所述传导栓56之后，金属层58产生，且位置选择性电接触传导栓56。如图4所示，所述金属层58的高度约为80纳米(80nm)。

参阅图8，端34上方的金属层58电连接至编程装置20。再者，端36上方的所述金属层58电连接至地60。因此，电路径的形成从编程装置20通过金属层58、传导栓56、传导杆50、端34的金属硅化物46、通过主要散热验30的中央部38上的金属硅化物46、通过端36的金属硅化物46、通过传导杆50、通过传导栓56、通过金属层58至地60。

根据此配置，用于选择性导引编程电流至传导路径44的编程装置20可造成通过主要鳍片30的传导路径44结构改变。特别地，编程装置20可发出小于约10毫安(10mA)的电流，或是在一些实施例中，发出小于约1毫安(1mA)的电流，足以造成主要鳍片30的中央部38上的金属硅化物46结块且自其掉落，如图9所示。因此，所述传导路径44开启，通过所述传导路径44的阻抗明显增加，例如增加至超过一兆奥姆(1MOhm)。再者，在图10所示的实施例中，除了金属硅化物46中的物理变化之外，编程电流造成主要鳍片30的中央部38的硅材料破坏或消耗。

参阅图1，可用一般处理器、内容寻址内存、数字信号处理器、应用特定集成电路、现场可编程门阵列、任何合适的可编程逻辑设备、分离闸极或晶体管逻辑、分离硬件组件，或任何其组合实施或进行编程装置20，用于进行本发明描述的功能。在这方面，处理器可以是微处理器、控制器、微控制器或状态机器。处理器也可实施为计算装置的组合，例如数字信号处理器与微处理器的组合、多个微处理器、一或多个微处理器结合数字信号处理器核心，或是任何其它架构。

半导体装置10可包含或合并耦合至数组12的电压产生器22。可通过编程装置20控制电压产生器22。电压产生器22适合产生用于结合编程数组12中所述鳍片基础熔丝所需的电压。例如，电压产生器22可包含或利用一或多个电荷帮浦、一或多的分压器电路以及/或一多个不同电压源。电压产生器22可用于提供任何数量固定的、可变的与/或动态可调的电压信号(包含接地电位)。此外，电压产生器22可用于离开漂浮状态中数组12的节点或终端，亦即无电压。

对于给定的鳍片基础熔丝14，编程装置20与电压产生器22初始在传导路径44产生无编程电流，达到低阻抗/高电流状态。为了达到高阻抗/低电流状态，编程装置20与电压产生器22导引传导路径44的编程电流，足以物理性改变通过主要鳍片30的中央部38形成传导路径44的金属硅化物46。

由于通过主要鳍片30的中央部38形成传导路径44的金属硅化物46具有小宽度与低电流携带容量，所以不需要大的编程电流烧断在主要鳍片30的中央部38的熔丝。实际上，在实施例中，足以烧断鳍片基础熔丝14的编程电流具有正电压，对应于或小于与鳍片基础熔丝合作的晶体管基础装置的供应电压。因此，不需要熔丝特异性的电压源。

如上所述，可控制磊晶层48的沉积，造成未掺杂、P-掺杂、N-掺杂或部分P-掺杂与部分N-掺杂的硅。对于P-掺杂硅或N-掺杂硅，在熔丝烧断之后(相比于未掺杂硅)，有相对较低阻抗的路径通过主要鳍片30的中央部38。由于未烧断熔丝与烧断的熔丝之间必须有足够的阻抗改变，P-掺杂硅或N-掺杂硅的使用可不理想。然而，想象可优化阻抗改变，用于使用此种硅。

在主要鳍片30具有部分P-掺杂与部分N-掺杂硅的例子中，单晶硅NP二极管来自于经由金属硅化物46结块而烧断熔丝。此二极管会限制N+侧的电流具有正偏压，而当偏压在相反方向时，使得电流流动。例如，施加正偏压至N+侧会造成非常高的阻抗，而施加正偏压至P+侧会造成低阻抗，在硅化物被破坏之后，产生现有的P/N二极管结构。在制造方法中，用先屏蔽一半的主要鳍片30的已知方法，使用掺杂的磊晶工艺产生N型半部，可产生部分P掺杂与部分N掺杂的硅。而后，所述N型半部被屏蔽，另半部未被屏蔽用于P型磊晶成长。在硅化工艺之前，进行这些步骤。

虽然前述具体实施例中已经描述至少一实施例，应理解仍有许多变化存在。本发明中描述的实施例并非以任何方式限制本发明权利要求目标的范围、应用或架构。而是前述详细说明提供本领域技术人员更方便理解与实施本发明的实施例。应理解组件的功能与配置有各种变化，而不脱离权利要求书中定义的范围，包含本发明申请时已知的均等物与可预见的均等物。

Claims (20)

1.一种制造集成电路的方法，所述集成电路包含鳍片基础熔丝，所述方法包括：

从半导体材料层产生鳍片，其中所述鳍片具有第一端与第二端；

在所述鳍片上，从所述第一端至所述第二端形成传导路径；以及

电连接所述传导路径至编程装置，所述编程装置可选择性导引编程电流通过所述传导路径，造成所述传导路径中结构改变，增加通过所述传导路径的阻抗。

2.如权利要求1所述的方法，其中形成包括硅化所述鳍片，产生建立所述传导路径的金属硅化物。

3.如权利要求1所述的方法，其中形成包括：

在所述鳍片上，成长磊晶层；以及

硅化所述磊晶层，产生建立所述传导路径的金属硅化物。

4.如权利要求3所述的方法，其中由于所述成长步骤，所述鳍片被部分P-掺杂与部分N-掺杂，以及其中在所述传导路径结构改变之后，所述鳍片用于作为二极管。

5.如权利要求1所述的方法，其中所述编程装置用于导引编程电流通过所述传导路径，开启所述传导路径。

6.如权利要求1所述的方法，其中所述编程装置是用于导引所述编程电流通过所述传导路径，开启所述传导路径以及消耗部分的所述鳍片。

7.如权利要求1所述的方法，其中所述编程装置是用于导引小于约10毫安的所述编程电流通过所述传导路径。

8.如权利要求1所述的方法，其中所述鳍片是主要鳍片，以及其中产生包括：

从所述半导体材料层建构相邻鳍片，其中各个相邻鳍片包括第一端、中央部与第二端；

屏蔽所述主要鳍片、各个相邻鳍片的所述第一端以及各个相邻鳍片的所述第二端；以及

蚀刻各个相邻鳍片的所述中央部。

9.如权利要求8所述的方法，其中形成包括硅化所述主要鳍片，各个相邻鳍片的所述第一端以及各个相邻鳍片的所述第二端，产生建立所述传导路径的金属硅化物。

10.如权利要求8所述的方法，其中形成包括：

在所述主要鳍片上、各个相邻鳍片的所述第一端上以及各个相邻鳍片的所述第二端上，成长磊晶层，其中所述主要鳍片的所述第一端与各个相邻鳍片的所述第一端合并，以及其中所述主要鳍片的所述第二端与各个相邻鳍片的所述第二端合并；以及

硅化所述磊晶层，产生建立所述传导路径的金属硅化物。

11.如权利要求8所述的方法，其中所述主要鳍片具有中央部，以及其中形成包括：

在所述主要鳍片的所述第一端上、各个相邻鳍片的所述第一端上、所述主要鳍片的所述第二端上以及在各个相邻鳍片的所述第二端上，成长磊晶层，其中所述主要鳍片的所述第一端与各个相邻鳍片的所述第一端合并，以及其中所述主要鳍片的所述第二端与各个相邻鳍片的所述第二端合并；以及

硅化所述主要鳍片的所述中央部与各个磊晶层，产生建立所述传导路径的金属硅化物。

12.如权利要求1所述的方法，其中电连接包括：

定位第一传导杆于所述鳍片的所述第一端上方的所述传导路径上；

将至少一第一传导栓接触所述第一传导杆；以及

将第一金属层互连至所述至少一第一传导栓以及至所述编程装置，使得所述编程装置导引所述编程电流通过所述第一金属层、通过所述至少一第一传导栓以及通过所述第一传导杆至所述传导路径。

13.如权利要求12所述的方法，还包括：

定位第二传导杆于所述鳍片的所述第二端上方的所述传导路径上；

将至少一第二传导栓接触所述第二传导杆；以及

将第二金属层互连至所述至少一第二传导栓以及将所述第二金属层接地。

14.一种制造集成电路的方法，所述集成电路具有鳍片基础熔丝，所述方法包括：

从本质半导体材料层形成多个鳍片，其中各个鳍片具有第一端、中央部与第二端；

屏蔽各个鳍片的所述第一端、各个鳍片的所述第二端以及所选择鳍片的所述中央部，定义多个未屏蔽的中央部；

蚀刻所述未屏蔽的中央部；

在所述所选择的鳍片上，从其第一端至其第二端形成传导路径；

电连接所述传导路径至编程装置，所述编程装置可选择性导引编程电流通过所述传导路径，造成所述传导路径中结构改变，包含通过所述传导路径的阻抗。

15.如权利要求14所述的方法，还包括：

成长磊晶层于各个鳍片的所述第一端上以合并所述第一端，以及成长所述磊晶层于各个鳍片的所述第二端上以合并所述第二端；以及

硅化所述所选择的鳍片的所述中央部与所述磊晶层，产生建立所述传导路径的金属硅化物。

16.如权利要求14所述的方法，还包括：

成长磊晶层于各个鳍片的所述第一端上以合并所述第一端，成长所述磊晶层于各个鳍片的所述第二端上以合并所述第二端，以及成长所述磊晶层于所述所选的鳍片的所述中央部上；以及

硅化所述磊晶层，产生建立所述传导路径的金属硅化物。

17.如权利要求14所述的方法，还包括：

成长磊晶层于所述所选择的鳍片的所述中央部上；以及

硅化所述磊晶层，产生建立所述传导路径的金属硅化物。

18.如权利要求14所述的方法，其中电连接包括：

定位第一传导杆于所述第一端上方的所述传导路径上；

将至少一第一传导栓接触所述第一传导杆；以及

将所述至少一第一传导栓互连至所述编程装置。

19.如权利要求14所述的方法，还包括：

定位第二传导杆于所述第二端上方的所述传导路径上；

将至少一第二传导栓接触所述第二传导杆；以及

将所述至少一第二传导栓互连至地。

20.一种具有鳍片基础熔丝的集成电路，包括：

高阻抗半导体鳍片，具有第一端与第二端以及宽度小于约10nm；

传导路径，从所述鳍片的所述第一端至所述鳍片的所述第二端，其中所述传导路径是由金属硅化物形成；

多个第一端鳍片部分，相邻于所述鳍片的所述第一端，其中所述金属硅化物覆盖且电连接所述第一端部分至所述鳍片的所述第一端上的所述传导路径；

多个第二端鳍片部分，相邻于所述鳍片的所述第二端，其中所述金属硅化物覆盖且电连接所述第二端部分至所述鳍片的所述第二端上的所述传导路径；

第一传导杆，位于所述第一端上方的所述传导路径上；

第二传导杆，位于所述第二端上方的所述传导路径上；

至少一第一传导栓，接触所述第一传导杆；

至少一第二传导栓，接触所述第二传导杆；

第一金属层，连接至所述至少一第一传导栓；

编程装置，电连接至所述第一金属层并且用于选择性导引编程电流通过所述传导路径，其中所述编程电流造成鳍片上的所述金属硅化物中结构改变，增加通过所述传导路径的阻抗；以及

第二金属层，将所述至少一第二传导栓接地。

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