TW202324426A - 具有合併主動區的記憶體元件及其製備方法 - Google Patents

Abstract

本申請提供一種記憶體元件及其製備方法。該記憶體元件包括一半導體基底，該半導體基底包括一隔離結構和由該隔離結構包圍的一主動區；一熔絲閘極結構，配置在該主動區上；一元件閘極結構，配置在該主動區上並與該熔絲閘極結構相鄰；以及一接觸插塞，與該主動區耦合並遠離該半導體基底延伸，其中該主動區的至少一部分配置在該元件閘極結構之下。

Description

具有合併主動區的記憶體元件及其製備方法

本申請案主張美國第17/541,829號及第17/543,966號專利申請案之優先權（即優先權日為「2021年12月3日」及「2021年12月7日」），其內容以全文引用之方式併入本文中。

本揭露關於一種記憶體元件及其製備方法，特別是關於一種包括合併主動區(AA)的半導體元件及其製備方法。

非揮發性(nonvolatile)記憶體元件即使在其電源被切斷時也能保留資料。一種類型的非揮發性記憶體元件是一次性可程式設計(one-time-programmable，OTP)記憶體元件。使用OTP記憶體元件，使用者只能對OTP記憶體元件進行一次程式設計，而且儲存在OTP記憶體元件中的資料不能被修改。OTP記憶體元件包括一熔絲(fuse)，該熔絲最初處於短路(short)狀態，而在被程式設計後則處於斷路(open)狀態。訊號透過配置在半導體基底上的金屬互連線傳輸到該熔絲。

然而，這種金屬互連的佈線對提高記憶體元件的佈線密度構成障礙，因此最小特徵尺寸的縮小受到限制。因此，期望開發出解決相關製造難題的改進措施。

上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。

本揭露的一個實施例提供一種記憶體元件。該記憶體元件包括一半導體基底，該基底包括一隔離結構和由該隔離結構包圍的一主動區；一熔絲閘極結構，配置在主動區上；一元件閘極結構，配置在該主動區上並與該熔絲閘極結構相鄰；以及一接觸插塞，與該主動區耦合並遠離該半導體基底延伸，其中該主動區配置在該熔絲閘極結構和該元件閘極結構之下並與之交叉。

在一些實施例中，從俯視圖看，該主動區在該接觸插塞和該熔絲閘極結構之間延伸。

在一些實施例中，該熔絲閘極結構和該元件閘極結構平行。

在一些實施例中，該熔絲閘極結構和該元件閘極結構在該主動區上垂直延伸。

在一些實施例中，從俯視圖看，該主動區實質上垂直於該熔絲閘極結構和該元件閘極結構。

在一些實施例中，該元件閘極結構經配置在該熔絲閘極結構和該接觸插塞之間。

在一些實施例中，一電流可以從該接觸插塞透過該主動區流向該熔絲閘極結構。

在一些實施例中，該熔絲閘極結構包括配置在該半導體基底上的一熔絲閘極介電質和配置在該熔絲閘極介電質上的一熔絲閘極電極。

在一些實施例中，該熔絲閘極介電質至少部分地配置在該主動區上。

在一些實施例中，熔絲閘極電極包括多晶矽。

在一些實施例中，該元件閘極結構包括配置在該半導體基底上的一元件閘極介電質和配置在該元件閘極介電質上的一元件閘極電極。

在一些實施例中，該元件閘極介電質至少部分地配置在該主動區上。

在一些實施例中，該元件閘極電極包括多晶矽。

在一些實施例中，該記憶體元件還包括配置在接觸插塞上並與之耦合的一金屬構件。

在一些實施例中，該熔絲閘極結構上的空間不含該金屬構件。

在一些實施例中，該金屬構件透過該主動區和該接觸插塞與該熔絲閘極結構電連接。

本揭露的另一個實施例提供一種記憶體元件。該記憶體元件包括一基底，該基底包括一隔離結構和由該隔離結構包圍的複數個主動區；一熔絲閘極結構，配置在該複數個主動區上並與之交叉；一元件閘極結構，配置在該複數個主動區上並並與之交叉且與該熔絲閘極結構相鄰；以及複數個接觸插塞，相應地與該複數個主動區耦合並遠離該基底延伸，其中該複數個主動區中的每一個至少部分地配置在該熔絲閘極結構和該元件閘極結構之下。

在一些實施例中，該複數個主動區透過該隔離結構相互分開。

在一些實施例中，該複數個接觸插塞相互對齊。

在一些實施例中，該複數個接觸插塞透過配置在該基底上的一閘極介電質層相互分開。

在一些實施例中，記憶體元件還包括配置在閘極介電質層上並與複數個接觸插塞中的一個耦合的金屬構件。

在一些實施例中，該熔絲閘極結構和該元件閘極結構相互平行，並在該複數個主動區上交叉。

在一些實施例中，訊號可以從複數個接觸插塞中的一個透過複數個主動區中的一個傳輸到熔絲閘極結構。

在一些實施例中，該基底具有半導電性。

本揭露的另一個實施例提供一種記憶體元件的製備方法。該製備方法包括以下步驟：提供一基底，包括一隔離結構和由該隔離結構包圍的一主動區；在該主動區上形成一熔絲閘極結構；在該主動區上並與該熔絲閘極結構相鄰形成一元件閘極結構；以及形成與該主動區耦合並遠離該基底延伸的一接觸插塞，其中該熔絲閘極結構和該元件閘極結構平行，並在該主動區上形成。

在一些實施例中，該熔絲閘極結構的形成和該元件閘極電極結構的形成是分別和依次進行。

在一些實施例中，該熔絲閘極結構的形成是在該元件閘極結構的形成之前進行的。

在一些實施例中，該元件閘極結構的形成是在熔絲閘極結構的形成之前進行。

在一些實施例中，該接觸插塞是透過電鍍形成。

在一些實施例中，該製備方法還包括在該基底上配置一閘極介電質層。

在一些實施例中，該熔絲閘極結構和該元件閘極結構由該閘極介電質層包圍。

在一些實施例中，該接觸插塞是在配置該閘極介電質層之後形成。

在一些實施例中，該接觸插塞的形成是透過去除該閘極介電質層的一部分以形成一凹槽，並用一導電材料填充該凹槽。

在一些實施例中，該閘極介電質層的該部分是透過蝕刻去除。

在一些實施例中，該製備方法還包括在該接觸插塞上形成一金屬構件。

總之，由於訊號可以透過基底上的主動區而不是透過基底上的金屬互連來傳輸，所以金屬互連所佔用的面積可以顯著減少，甚至不再佔用。此外，由於元件閘極結構可以與熔絲閘極結構相鄰形成，元件閘極結構所佔用的面積也可以大大減少。因此，記憶體元件的整體尺寸可以更為降低。

上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。

以下揭露內容提供做為實作本揭露的不同特徵的諸多不同的實施例或實例。以下闡述元件及排列形式的具體實施例或實例以簡化本揭露內容。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵「上方」或第二特徵「上」可以包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且亦可以包括其中第一特徵與第二特徵的範圍內可以形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。

此外，為簡潔及清晰起見，在一些實施例中重複參數字/或字母，其本身並不決定所討的一些實施例和/或配置之間的關係。

此外，為易於說明，本文中可能使用例如"下"、"之下"、"下方"、"上"、"之上"、"上方"等空間相對關係用語來闡述圖中所示的一元件或特徵與另一(其他)元件或特徵的關係。該空間相對關係用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述元件可以具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可以同樣相應地進行直譯。

圖1是剖視圖，例示本揭露一些實施例之記憶體元件100的頂面。圖2是剖視圖，例示沿在圖1中A-A'線拍攝的記憶體元件100的側面。圖3剖視圖，例示沿在圖1中的B-B'線拍攝的記憶體元件100的側面。在一些實施例中，記憶體元件100包括沿列(rows)和行(columns)排列的一些單元儲存格(unit cells)。在一些實施例中，記憶體元件100是一熔絲類型的記憶體元件。

在一些實施例中，記憶體元件100包括半導體基底101。在一些實施例中，半導體基底101在本質上具有半導電性。在一些實施例中，半導體基底是101是半導體晶圓(例如，矽晶圓)或絕緣體上的半導體(silicon-on-insulator，SOI)晶圓(例如，絕緣體上的矽晶圓)。在一些實施例中，半導體基底101是一矽基底。

在一些實施例中，半導體基底101包括隔離結構101a和由隔離結構101a包圍的主動區(AA)101b。在一些實施例中，隔離結構101a的製作技術是絕緣材料，如氧化矽(silicon oxide)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)等或其組合。

在一些實施例中，隔離結構101a是一溝槽隔離結構，該溝槽隔離結構從半導體基底101的頂面延伸到半導體基底101中。在一些實施例中，隔離結構101a的深度實質上大於、等於或小於主動區101b的深度。在一些實施例中，隔離結構101a是一淺溝隔離(shallow trench isolation，STI)。在一些實施例中，隔離結構101a定義了主動區101b的邊界。

在一些實施例中，主動區101b完全由隔離結構101a包圍。在一些實施例中，半導體基底101包括配置在半導體基底101上的一些主動區101b。在一些實施例中，每個主動區101b由隔離結構101a所包圍，因此主動區101b由隔離結構101a分開並相互電隔離。在一些實施例中，主動區101b沿一行方向排列。

在一些實施例中，主動區101b是半導體基底101中的摻雜區域。在一些實施例中，主動區101b在半導體基底101的頂面上或之下水平延伸。在一些實施例中，每個主動區101b包括相同類型的摻雜物。在一些實施例中，每個主動區101b包括的摻雜物類型與其他主動區101b的不同。在一些實施例中，每個主動區101b具有相同的導電類型。在一些實施例中，主動區101b包括N型摻雜物。

在一些實施例中，記憶體元件100包括配置在半導體基底101上的熔絲閘極結構102。在一些實施例中，熔絲閘極結構102配置在半導體基底101的主動區101b上。在一些實施例中，熔絲閘極結構102與一熔絲位元線電連接。在一些實施例中，當施加崩潰(breakdown)電壓時，熔絲閘極結構102可以被熔斷。在一些實施例中，熔絲閘極結構102配置在主動區101b上並與之交叉。在一些實施例中，從俯視圖看，熔絲閘極結構102實質上與主動區101b垂直。

在一些實施例中，熔絲閘極結構102包括熔絲閘極介電質102a和配置在熔絲閘極介電質102a上的熔絲閘極電極102b。在一些實施例中，熔絲閘極介電質102a配置在半導體基底101上。在一些實施例中，熔絲閘極介電質102a與主動區101b接觸。熔絲閘極介電質102a至少部分地配置在主動區101b上。在一些實施例中，熔絲閘極介電質102a包括氧化物或含有金屬的氧化物。在一些實施例中，熔絲閘極介電質102a包括氧化矽。在一些實施例中，熔絲閘極介電質102a在介電質崩潰過程中可以被打破或損壞。

在一些實施例中，熔絲閘極電極102b配置在熔絲閘極介電質102a上。在一些實施例中，熔絲閘極電極102b包括多晶矽、矽化物或類似物。在一些實施例中，在熔絲閘極介電質102a和熔絲閘極電極102b之間配置一遮罩層。在一些實施例中，該遮罩層包括氮化矽、氮氧化矽等或其組合。

在一些實施例中，記憶體元件100包括與熔絲閘極結構102相鄰的元件閘極結構103。元件閘極結構103設置在半導體基底101上。在一些實施例中，元件閘極結構103設置在半導體基底101的主動區101b上。在一些實施例中，元件閘極結構103與熔絲閘極結構102平行。在一些實施例中，元件閘極結構103設置在主動區101b上並與之交叉。在一些實施例中，從俯視圖看，元件閘極結構103實質上與主動區101b垂直。

在一些實施例中，元件閘極結構103包括元件閘極介電質103a和設置在元件閘極介電質103a上的元件閘極電極103b。在一些實施例中，元件閘極介電質103a設置在半導體基底101上。在一些實施例中，元件閘極介電質103a與主動區101b接觸。元件閘極介電質103a至少部分地配置在主動區101b上。在一些實施例中，元件閘極介電質103a包括氧化物或含有金屬的氧化物。在一些實施例中，元件閘極介電質103a包括氧化矽。

在一些實施例中，元件閘極電極103b配置在元件閘極介電質103a上。在一些實施例中，元件閘極電極310b包括多晶矽、矽化物或類似物。在一些實施例中，在元件閘極介電質310a和元件閘極電極310b之間配置一遮罩層。在一些實施例中，該遮罩層包括氮化矽、氮氧化矽等或其組合。

在一些實施例中，主動區101b配置在熔絲閘極結構102和元件閘極結構103之下並與之交叉。在一些實施例中，主動區101b配置在熔絲閘極結構102和元件閘極結構103之下，並且從俯視圖看，在熔絲閘極結構102和元件閘極結構103之間延伸。熔絲閘極結構102下的主動區101b的一部分和元件閘極結構103下的主動區101b的一部分合併。

在一些實施例中，熔絲閘極結構102和元件閘極結構103在主動區101b上垂直延伸。從俯視圖看，主動區101b實質上垂直於熔絲閘極結構102和元件閘極結構103。在一些實施例中，熔絲閘極結構102和元件閘極結構103平行，並與主動區101b交叉。每個主動區101b至少部分地配置在熔絲閘極結構102和元件閘極結構103之下。

在一些實施例中，記憶體元件100包括配置在半導體基底101上的接觸插塞104。在一些實施例中，接觸插塞104與半導體基底101的主動區101b耦合並與之接觸。在一些實施例中，記憶體元件100包括配置在主動區101b上並相應地與之耦合的一些接觸插塞104。

在一些實施例中，接觸插塞104從主動區101b延伸並遠離半導體基底101。在一些實施例中，從俯視圖看，主動區101b在接觸插塞104和熔絲閘極結構102之間或接觸插塞104和元件閘極結構103之間延伸。在一些實施例中，元件閘極結構103配置在熔絲閘極結構102和接觸插塞104之間。在一些實施例中，接觸插塞104相互對齊。在一些實施例中，接觸插塞104垂直排列。

在一些實施例中，接觸插塞104包括導電材料，如銅、銀、金或類似材料。在一些實施例中，接觸插塞104具有錐形的形狀。在一些實施例中，如圖3所示，兩個水平排列的接觸插塞之間的區域沒有元件閘極結構103。

在一些實施例中，沿主動區101b以及在接觸插塞104和熔絲閘極結構102之間形成一導電路徑。電流可以透過主動區101b，從接觸插塞104流向熔絲閘極結構102。在一些實施例中，訊號可以從接觸插塞104透過主動區101b傳輸到熔絲閘極結構102。在一些實施例中，當從接觸插塞104透過主動區101b向熔絲閘極結構102施加電壓時，該導電路徑在熔絲閘極介電質102a上形成。

在一些實施例中，如圖4和圖5所示，在半導體基底101上配置閘極介電質層105，閘極介電質層105圍繞熔絲閘極結構102、元件閘極結構103和接觸插塞104。在一些實施例中，閘極介電質層105覆蓋熔絲閘極結構102和元件閘極結構103。在一些實施例中，接觸插塞104的頂面透過閘極介電質層105曝露。

在一些實施例中，熔絲閘極結構102、元件閘極結構103和接觸插塞104透過閘極介電質層105相互隔離。在一些實施例中，接觸插塞104由閘極介電質層105相互隔開。在一些實施例中，閘極介電質層105包括一閘極介電質材料，如氧化物、聚合物或類似材料。

在一些實施例中，如圖4和圖5所示，金屬構件106配置在接觸插塞104上並與之耦合。在一些實施例中，金屬構件106配置在閘極介電質層105上。在一些實施例中，金屬構件106的一部分與閘極介電質層105接觸。在一些實施例中，金屬構件106透過主動區101b和接觸插塞104與熔絲閘極結構102電連接。在一些實施例中，熔絲閘極結構102上的空間沒有金屬構件106。在一些實施例中，金屬構件106包括導電材料，如銅、銀、金或類似材料。

圖6是流程圖，例示本揭露一些實施例之記憶體元件100的製備方法S200。圖7至圖20是剖視圖，例示本揭露一些實施例之記憶體元件100的製備中間階段。

圖7至圖20所示的階段也可參考圖6流程圖的說明。在下面的討論中，參照圖6所示的製程步驟討論圖7至圖20的製備階段。製備方法S200包括一些操作，描述和說明不應視為對操作順序的限制。製備方法S200包括一些步驟(S201、S202、S203和S204)。

參照圖7，根據圖6中的步驟S201提供半導體基底101。在一些實施例中，半導體基底101具有半導電性。在一些實施例中，半導體基底101是一矽基底。

參照圖8，半導體基底101包括隔離結構101a。在一些實施例中，隔離結構101a是透過微影(lithography)製程和蝕刻製程(例如，非等向性蝕刻製程)在半導體基底101的頂面形成凹槽而形成。隨後，透過沉積製程，如化學氣相沉積(CVD)製程，使一絕緣材料填充該凹槽。

此外，半導體基底101的頂面上的絕緣材料的一部分透過平面化製程被去除，絕緣材料的剩餘部分形成隔離結構101a。例如，該平面化製程可以包括研磨製程、蝕刻製程或其組合。

參照圖9，半導體基底101包括主動區101b。在一些實施例中，主動區101b在形成隔離結構101a之後形成。在一些實施例中，隔離結構101a定義了隨後形成的主動區101b的邊界。在一些實施例中，形成主動區101b並由隔離結構101a所包圍。

在一些實施例中，主動區101b是透過離子植入製程或離子摻雜製程形成。在離子植入製程中，隔離結構101a做為遮罩圖案。在另一個實施例中，離子植入製程在隔離結構101a的形成之前進行。在這樣的替代實施例中，透過離子植入製程形成井區，然後在井區形成隔離結構101a。由隔離結構101a橫向包圍的井區的部分形成主動區101b。在一些實施例中，如圖9所示的半導體基底101‑類似於上述半導體基底101或圖1至圖5中任何一個所示的設置。

參照圖10，根據圖6中的步驟S202，在半導體基底101的主動區101b上形成熔絲閘極結構102。在一些實施例中，熔絲閘極結構102是在主動區101b上形成熔絲閘極介電質102a，然後在熔絲閘極介電質102a上形成熔絲閘極電極102b而形成。

在一些實施例中，熔絲閘極介電質102a是透過氧化製程或沉積製程(如CVD製程)形成。在一些實施例中，熔絲閘極電極102b是透過沉積製程，例如CVD製程形成。在一些實施例中，如圖10所示的熔絲閘極結構102具有類似於上述熔絲閘極結構102或圖1至圖5中任何一個所示的設置。

參照圖11，根據圖6中的步驟S203，在半導體基底101的主動區101b上形成元件閘極結構103。在一些實施例中，元件閘極結構103是在主動區101b上形成元件閘極介電質103a，然後在元件閘極介電質103a上形成元件閘極電極103b而形成。

在一些實施例中，元件閘極介電質103a是透過氧化製程或沉積製程，如CVD製程形成。在一些實施例中，元件閘極電極103b是透過沉積製程，如CVD製程形成。在一些實施例中，如圖11所示的元件閘極電極結構103具有類似於上文所述的元件閘極電極結構103或圖1至圖5中任何一個所示的設置。

在一些實施例中，熔絲閘極結構102的形成(步驟S202)和元件閘極結構103的形成(步驟S203)是分別和依次進行。在如圖10和圖12所示的一些實施例中，在形成元件閘極結構103之前，形成熔絲閘極結構102。在如圖11和圖12所示的一些實施例中，元件閘極結構103是在形成熔絲閘極結構102之前形成。

在一些實施例中，如圖12所示，熔絲閘極結構102和元件閘極結構103是同時形成。在一些實施例中，熔絲閘極結構102與元件閘極結構103相鄰。在一些實施例中，熔絲閘極結構102和元件閘極結構103平行，並在主動區101b上形成。

參照圖13至圖17，根據圖6中的步驟S204形成接觸插塞104。在一些實施例中，接觸插塞104與主動區101b耦合，並遠離半導體基底101延伸。在一些實施例中，如圖13所示，透過沉積製程，如CVD製程，在半導體基底101上配置閘極介電質層105。

在一些實施例中，熔絲閘極結構102和元件閘極結構103由閘極介電質層105包圍。在一些實施例中，閘極介電質層105覆蓋半導體基底101的頂面。主動區101b也由閘極介電質層105覆蓋。

在將閘極介電質層105配置在半導體基底101上之後，如圖14所示，在閘極介電質層105上配置第一圖案化光阻107。在一些實施例中，第一圖案化光阻107包括第一開口107a，以曝露閘極介電質層105的一部分。

在一些實施例中，第一圖案化光阻107是透過在閘極介電質層105上配置一光阻材料，覆蓋該光阻材料的一些部分，然後去除該光阻材料的曝露部分，使該光阻材料形成第一圖案化光阻107。在如圖15所示的一些實施例中，透過第一圖案化光阻107曝露的閘極介電質層105的部分透過蝕刻或任何其他合適的製程以去除。

在去除閘極介電質層105的曝露部分後，如圖15所示，形成凹槽105a。在一些實施例中，凹槽105a具有矩形或錐形的形狀。在一些實施例中，凹槽105a延伸穿過閘極介電質層105，以曝露主動區101b的一部分。在形成凹槽105a後，如圖16所示，透過蝕刻、剝離或任何其他合適的製程去除第一圖案化光阻107。

在一些實施例中，接觸插塞104是在配置閘極介電質層105後形成。在形成凹槽105a之後，一導電材料填充凹槽105a以形成接觸插塞104，如圖17所示。在一些實施例中，接觸插塞104是透過電鍍或任何其他合適的製程形成。在一些實施例中，如圖17所示的接觸插塞104具有類似於上述接觸插塞104或圖1至圖5中任何一個所示的設置。

在形成接觸插塞104之後，如圖18所示，在閘極介電質層105上配置第二圖案化光阻108。在一些實施例中，第二圖案化光阻108包括第二開口108a，以曝露接觸插塞104和閘極介電質層105的一部分。

在一些實施例中，第二圖案化光阻108是透過在閘極介電質層105上配置一光阻材料，覆蓋該光阻材料的一些部分，然後去除該光阻材料的曝露部分，使該光阻材料形成第二圖案化光阻108。

在一些實施例中，如圖19所示，在接觸插塞104和閘極介電質層105上以及在第二開口108a內形成金屬構件106。在一些實施例中，金屬構件106是透過電鍍或任何其他合適的製程形成。在金屬構件106形成後，如圖20所示，透過蝕刻、剝離或任何其他合適的製程以去除第二圖案化光阻108。在一些實施例中，如圖20所示的金屬構件106具有類似於上述金屬構件106或圖4至圖5中任何一個所示的構件的設置。

在本揭露的一實施例中提供一種記憶體元件。該記憶體元件包括一半導體基底，該基底包括一隔離結構和由隔離結構包圍的一主動區；一熔絲閘極結構，配置在該主動區上；一元件閘極結構，配置在該主動區上並與該熔絲閘極結構相鄰；以及與一接觸插塞，與該主動區耦合並遠離該半導體基底延伸，其中該主動區配置在該熔絲閘極結構和該元件閘極結構之下並與之交叉。

在本揭露的另一實施例中提供一種記憶體元件。該記憶體元件包括一基底，該基底包括一隔離結構和由隔離結構包圍的複數個主動區；一熔絲閘極結構，配置在該複數個主動區上並與之交叉；一元件閘極結構，配置在該複數個主動區上並與之交叉且與該熔絲閘極結構相鄰；以及複數個接觸插塞，相應地與該複數個主動區耦合並遠離該基底延伸，其中該複數個主動區的每一個至少部分地配置在該熔絲閘極結構和該元件閘極結構之下。

在本揭露的另一個實施例中，提供一種記憶體元件的製備方法。該製備方法包括以下步驟：提供一基底，包括一隔離結構和由該隔離結構包圍的一主動區；在該主動區上形成一熔絲閘極結構；在該主動區上並與該熔絲閘極結構相鄰形成一元件閘極結構；以及形成與該主動區耦合並遠離該基底的一接觸插塞，其中該熔絲閘極結構和該元件閘極結構平行，並在該主動區上形成。

總之，由於訊號可以透過基底上的主動區而不是透過基底上的金屬互連來傳輸，所以金屬互連所佔用的面積可以顯著減少，甚至不再佔用。此外，由於元件閘極結構可以與熔絲閘極結構相鄰形成，元件閘極結構所佔用的面積也可以大大減少。因此，記憶體元件的整體尺寸可以更為降低。

雖然已詳述本揭露及其優點，然而應理解可以進行其他變化、取代與替代而不脫離揭露專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。

再者，本揭露案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解以根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包括於本揭露案之揭露專利範圍內。

100:記憶體元件 101:半導體基底 101a:隔離結構 101b:主動區(AA) 102:熔絲閘極結構 102a:熔絲閘極介電質 102b:熔絲閘極電極 103:元件閘極結構 103a:元件閘極介電質 103b:元件閘極電極 104:接觸插塞 105:閘極介電質層 105a:凹槽 106:金屬構件 107:第一圖案化光阻 107a:第一開口 108:第二圖案化光阻 108a:第二開口 S200:製備方法 S201:步驟 S202:步驟 S203:步驟 S204:步驟

參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1是剖視圖，例示本揭露一些實施例之記憶體元件的頂面。 圖2是剖視圖，例示一實施例沿在圖1中A-A'線拍攝的記憶體元件的側面。 圖3是剖視圖，例示一實施例沿在圖1中B-B'線拍攝的記憶體元件的側面。 圖4是剖視圖，例示另一實施例沿在圖1中A-A'線拍攝的記憶體元件的側面。 圖5是剖視圖，例示另一實施例沿在圖1中B-B'線拍攝的記憶體元件的側面。 圖6是流程圖，例示本揭露一些實施例之記憶體元件的製備方法。 圖7至圖20是剖視圖，例示本揭露一些實施例之記憶體元件的製備中間階段。

101:半導體基底

101a:隔離結構

101b:主動區(AA)

102:熔絲閘極結構

102a:熔絲閘極介電質

102b:熔絲閘極電極

103:元件閘極結構

103a:元件閘極介電質

103b:元件閘極電極

104:接觸插塞

105:閘極介電質層

106:金屬構件

Claims (31)

1. 一種記憶體元件，包括： 一半導體基底，包括一隔離結構和由該隔離結構包圍的一主動區； 一熔絲閘極結構，配置在該主動區上； 一元件閘極結構，配置在該主動區上並與該熔絲閘極結構相鄰；以及 一接觸插塞，與該主動區耦合並遠離該半導體基底延伸； 其中該主動區配置在該熔絲閘極結構和該元件閘極結構之下並與之交叉。
2. 如請求項1所述的記憶體元件，其中從俯視圖看，該主動區在該接觸插塞和該熔絲閘極結構之間延伸。
3. 如請求項1所述的記憶體元件，其中該熔絲閘極結構和該元件閘極結構平行。
4. 如請求項1所述的記憶體元件，其中該熔絲閘極結構和該元件閘極結構在該主動區上垂直延伸。
5. 如請求項1所述的記憶體元件，其中從俯視圖看，該主動區實質上垂直於該熔絲閘極結構和該元件閘極結構。
6. 如請求項1所述的記憶體元件，其中該元件閘極結構經配置在該熔絲閘極結構和該接觸插塞之間。
7. 如請求項1所述的記憶體元件，其中一電流可以從該接觸插塞透過該主動區流向該熔絲閘極結構。
8. 如請求項1所述的記憶體元件，其中該熔絲閘極結構包括配置在該半導體基底上的一熔絲閘極介電質，以及配置在該熔絲閘極介電質上的一熔絲閘極電極。
9. 如請求項8所述的記憶體元件，其中該熔絲閘極介電質至少部分地配置在該主動區上。
10. 如請求項1所述的記憶體元件，其中該元件閘極結構包括配置在該半導體基底上的一元件閘極介電質，以及配置在該元件閘極介電質上的一元件閘極電極。
11. 如請求項10所述的記憶體元件，其中該元件閘極介電質至少部分地配置在該主動區上。
12. 如請求項1所述的記憶體元件，還包括配置在該接觸插塞上並與之耦合的一金屬構件。
13. 如請求項12所述的記憶體元件，其中該熔絲閘極結構上的區域不含金屬構件。
14. 如請求項12所述的記憶體元件，其中該金屬構件透過該主動區和該接觸插塞與該熔絲閘極結構電連接。
15. 一種記憶體元件，包括： 一基底，包括一隔離結構和由該隔離結構包圍的複數個主動區； 一熔絲閘極結構，配置在該複數個主動區上並與之交叉； 一元件閘極結構，配置在該複數個主動區上並與之交叉，其中該元件閘極結構與該熔絲閘極結構相鄰；以及 複數個接觸插塞，相應地與該複數個主動區相連接，並遠離該基底延伸； 其中該複數個主動區中的每一個至少部分地配置在該熔絲閘極結構和該元件閘極結構之下。
16. 如請求項15所述的記憶體元件，其中該複數個主動區透過該隔離結構相互分開。
17. 如請求項15所述的記憶體元件，其中該複數個接觸插塞相互對齊。
18. 如請求項15所述的記憶體元件，其中該複數個接觸插塞透過配置在該基底上的一閘極介電質層相互分開。
19. 如請求項15所述的記憶體元件，其中該熔絲閘極結構和該元件閘極結構相互平行，並在該複數個主動區上交叉。
20. 如請求項15所述的記憶體元件，其中一訊號可以從該複數個接觸插塞中的一個透過該複數個主動區中的一個傳輸到該熔絲閘極結構。
21. 一種記憶體元件的製備方法，包括： 提供一基底，包括一隔離結構和由該隔離結構包圍的一主動區； 在該主動區上形成一熔絲閘極結構； 在該主動區上並與該熔絲閘極結構相鄰形成一元件閘極結構；以及 形成與該主動區耦合並遠離該基底延伸的一接觸插塞； 其中該熔絲閘極結構和該元件閘極結構平行，並在該主動區上形成。
22. 如請求項21所述的製備方法，其中該熔絲閘極結構的形成和該元件閘極結構的形成是分別和順序進行。
23. 如請求項21所述的製備方法，其中該熔絲閘極結構的形成是在該元件閘極結構的形成之前進行。
24. 如請求項21所述的製備方法，其中該元件閘極結構的形成是在熔絲閘極結構的形成之前進行。
25. 如請求項21所述的製備方法，其中該接觸插塞是透過電鍍形成。
26. 如請求項21所述的製備方法，還包括在該基底上配置一閘極介電質層。
27. 如請求項26所述的製備方法，其中該熔絲閘極結構和該元件閘極結構由該閘極介電質層包圍。
28. 如請求項26所述的製備方法，其中該接觸插塞是在配置該閘極介電質層之後形成。
29. 如請求項26所述的製備方法，其中該接觸插塞的形成是透過去除該閘極介電質層的一部分以形成一凹槽，並用一導電材料填充該凹槽。
30. 如請求項29所述的製備方法，其中該閘極介電質層的該部分是透過蝕刻去除。
31. 如請求項21所述的製備方法，還包括在該接觸插塞上形成一金屬構件。

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