TWI786947B - 一次性可程式化記憶體陣列及其製備方法 - Google Patents
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Abstract
本揭露提供一種具有一次性可程式化記憶體陣列及該一次性可程式化記憶體陣列的製備方法。該記憶體陣列具有多個主動區；多對程式化字元線與讀取字元線；以及多個虛擬字元線。該等主動區在一半導體基底中沿著一第一方向延伸，並沿著一第二方向分開地配置。該等程式化字元線、該等讀取字元線以及該等虛擬字元線在該半導體基底上沿著該第二方向延伸。在其中一個主動區與一對該程式化字元線以及該讀取字元線交叉中的一區域，界定出一單元胞在該記憶體陣列中。該等虛擬字元線分別設置在相鄰對的該等程式化字元線與該等讀取字元線之間。在其中一個主動區與其中一個虛擬字元線交叉中的一區域，界定出一絕緣電晶體。
Description
本申請案主張2021年3月26日申請之美國正式申請案第17/214,494號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露關於一種記憶體元件及其製備方法。特別是有關於一種具有一次性可程式化(OTP)記憶體陣列的半導體元件及該半導體元件的製備方法。
非揮發性記憶體元件即使在其關閉電源時仍能保留資料。依據可程式化次數，該等非揮發性記憶體元件還可區分成多次性可程式化(MTP)記憶體元件以及一次性可程式化(OTP)記憶體元件。使用者可以對一MTP記憶體元件進行多次的程式化，以修改儲存在該MTP記憶體元件中的資料。另一方面，一OTP記憶體元件僅能進行一次程式化，且不能修改儲存在該OTP記憶體元件中的資料。
再者，該OTP記憶體元件可依據該OTP記憶體元件的一程式化狀態而分類成一熔絲型(fuse type)以及一反熔絲型(anti-fuse type)。在被程式化之前，該熔絲型OTP記憶體元件呈短路(short)，且在被程式化之後而呈開路(open)。反之，在被程式化之前，該反熔絲型OTP記憶體元件呈開路，且在被程式化之後則呈短路。相較於該熔絲型OTP記憶體元件，該反熔絲型OTP記憶體元件更可相容於互補式金氧半導體電晶體(complementary metal-oxide-semiconductor，CMOS)製造流程。
在一反熔絲OTP記憶體陣列中的該等單元胞之間的絕緣，對於阻擋在該等單元胞之間的串擾(crosstalk)是重要的。然而，用於實現這種絕緣而在該等單元胞之間擴展的絕緣結構，可能對縮小該反熔絲 OTP記憶體陣列構成障礙。
上文之「先前技術」說明僅提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種反熔絲OTP記憶體陣列。該反熔絲OTP記憶體陣列包括多個主動區，在一半導體基底中沿著一第一方向延伸，並沿著一第二方向分開地配置；多對程式化字元線與讀取字元線，在該半導體基底上沿著該第二方向延伸，其中其中一個主動區與其中一對該程式化字元線以及該讀取字元線交叉的一區域，界定出在該反熔絲一次性可程式化記憶體陣列中的一單元胞；以及多個虛擬字元線，在該半導體基底上沿著該第二方向延伸，且分別設置在相鄰對的該等程式化字元線與該等讀取字元線之間，其中其中一個主動區與其中一虛擬字元線交叉的一區域界定出一絕緣電晶體。
本揭露之另一實施例提供一種反熔絲OTP記憶體陣列。該反熔絲OTP記憶體陣列包括多個單元胞，沿著多個行及多個列配置，且每一個單元胞包括一存取電晶體以及一反熔絲儲存元件，該反熔絲儲存元件電性耦接到該存取電晶體的一源極/汲極端子；以及多個絕緣電晶體，其每一個電性耦接到在相同列中的相鄰單元胞，並經配置以維持在一關閉狀態，以使相鄰的該等單元胞相互電性絕緣。
本揭露之再另一實施例提供一種反熔絲OTP記憶體陣列。該反熔絲OTP記憶體陣列包括一主動區，在一半導體基底中側向延伸；一第一讀取字元線以及一第一程式化字元線，在該主動區上延伸並與該主動區交叉，且相互分隔開，其中該反熔絲一次性可程式化記憶體陣列的一第一單元胞界定在該主動區與該第一讀取字元線及該第一程式化字元線交叉的一區域中；一對第一源極/汲極結構，設置在該主動區中並在該第一單元胞內，其中該第一讀取字元線設置在該對第一源極/汲極結構之間，且 第一程式化字元線與其中一個第一源極/汲極結構重疊；一第二讀取字元線與一第二程式化字元線，在該主動區上延伸並與該主動區交叉，且相互分隔開，其中該反熔絲一次性可程式化記憶體陣列的一第二單元胞界定在該主動區與該第二讀取字元線及該第二程式化字元線交叉的一區域中；一對第二源極/汲極結構，設置在該主動區中並在該第二單元胞內，其中該第二讀取字元線設置在該對第二源極/汲極結構之間，且該第一程式化字元線與其中一個第二源極/汲極結構重疊；以及一虛擬字元線，在該主動區上延伸並在該第一與第二單元胞之間中，其中一絕緣電晶體界定在該主動區與該虛擬字元線交叉的一區域中。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係 用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
圖1A是佈線示意圖，例示本揭露一實施例之反熔絲OTP記憶體陣列10。圖1B是電路示意圖，例示本揭露一實施例在如圖1A所示之反熔絲OTP記憶體陣列10中的相鄰單元胞100。
請參考圖1A，反熔絲OTP記憶體陣列10包括複數個單元胞100，其沿著多個列(rows)及多個行(columns)配置。在同列中的該等單元胞100沿著方向X配置，同時在同行中的該等單元胞100可沿著方向Y配置，而方向Y與方向X交叉。每一個單元胞100可耦接到一程式化字元線WP、一讀取字元線WR以及一位元線BL，並界定在一主動區AA與程式化字元線WP及讀取在元線WR交叉的一區域中。如將進一步參考圖1C所進行描述的，主動區AA可為在一半導體基底中的一摻雜區，同時程式化字元線WP、讀取字元線WR以及位元線BL可為在該半導體基底上的導電線。在一些實施例中，在同列中的該等單元胞100可分享相同的主動區AA以及相同的位元線BL，且在同行中的該等單元胞100可共享其中一個程式化字元線WP以及其中一個讀取字元線WR。在這些實施例中，多個問元線BL以及多個主動區AA可沿著方向X延伸，同時多個程式化字元線WP以及多個讀取字元線WR可沿著方向Y延伸。
請參考圖1A及圖1B，每一個單元胞100包括一存取電晶體AT以及一反熔絲儲存元件AF，而反熔絲儲存元件AF耦接到存取電晶體AT。在一些實施例中，存取電晶體AT為一個三端子元件，同時反熔絲儲存元件AF為一個雙端子元件。舉例來說，存取電晶體AT可為一場效電晶體(例如一N型場效電晶體)，而反熔絲儲存元件AF可為一電容器。耦接到單元胞100的其中一個讀取字元線WR當成在單元胞100中之存取電晶體AT的一閘極端子。存取電晶體AT的一源極/汲極端子耦接到其中一個位元線BL。存取電晶體AT的其他源極/汲極端子耦接到反熔絲儲存元件AF的一端子，並可表示成一共同節點(common node)CN(如圖1B所示)。再者，其中一個程式化字元線WP當成反熔絲儲存元件AF的其他端子。
據此，跨經反熔絲儲存元件AF的一電壓偏壓由提供到程式化字元線WP的一電壓以及在共同節點CN的一電壓所決定。若是選擇一單位胞100於程式化的話，該所選單元胞100的存取電晶體AT則開啟，且該所選單位胞100的共同節點CB處的電壓則推到一電壓(例如一接地電壓)，其由耦接到該所選單元胞100的一位元線BL所接收。此外，耦接到該所選單元胞100的程式化字元線WP可接收足夠高的一程式化電壓，在該程式化電壓與在該所選位元線BL之間的一差異可能造成反熔絲儲存元件AF的崩潰(breakdown)，以便對反熔絲儲存元件AF進行程式化。一旦反熔絲儲存元件AF程式化，則將反熔絲儲存元件AF的兩個端子進行短路，且反熔絲儲存元件AF的一電阻態則從一高電阻態轉成一低電阻態。此電阻的改變與一電子熔絲的一電阻改變是相反的，且這可能是「反熔絲」的由來。
另一方面，在程式化操作期間，在一非所選單元胞100中的反熔絲儲存元件AF可能不會被程式化。在該非所選單元胞100中的存取電晶體AT維持在一關閉(off)狀態，因此如共同節點CN之此存取電晶體AT的源極/汲極端子則電性浮接(floated)。因此，提供到耦接到該非所選單元胞100之程式化字元線WP的一電壓與在共同節點CN處的一電壓之間的一差異，並不足夠崩潰在該非所選單元胞100中的反熔絲儲存元件AF。因此，在非所選單元胞100中的反熔絲儲存元件AF可維持在一開啟(open)狀態(例如一高電阻態)。
在一讀取操作期間，開啟在一所選單元胞100中的存取電晶體AT。此外，耦接到所選單位胞100的程式化字元線WP可接收一讀取電壓，而該讀取電壓低於使用在一程式化操作中的程式化電壓，而耦接到所選單位胞100的位元線BL可為接地。若是在所選單位胞100中的反熔絲儲存元件AF已經被程式化(例如短路)的話，提供到程式化字元線WP的該讀取電壓與在位元線BL的該接地電壓之間的一差異可能導致經過反熔絲儲存元件AF的一讀取電流。另一方面，若是反熔絲儲存元件AF在一開啟(open)狀態的話，則幾乎沒有電流通過反熔絲儲存元件AF。藉由感測在位元線BL上之該讀取電流的存在，可確認反熔絲儲存元件AF的一電阻態(例如儲存在反熔絲儲存元件AF中的一位元資料)。
在一些實施例中，每一個主動區AA延伸經過一列單元胞100，並藉由在同列的這些單元胞100而共享。為了阻擋經過共享主動區A的相鄰單元胞100之間的串擾，該等絕緣電晶體DT分別設置在沿著列方向(例如方向X)配置的相鄰單元胞100之間。該等絕緣電晶體DT可為寄生場效電晶體，每一個寄生場效電晶體是由一虛擬字元線DW、一下層主動區AA的一重疊部分以及存取電晶體AT在虛擬字元線DW相對兩側並連接到主動區AA的多個源極/汲極端子所形成。如圖1A及圖1B所示的一例子，虛擬字元線DW、下層主動區AA的該重疊部分以及存取電晶體AT在虛擬字元線DW相對兩側並耦接到位元線BL的該等源極/汲極端子可形成該等絕緣電晶體。藉由控制該等虛擬字元線DW的一電壓，該等絕緣電晶體DT可維持在一關閉狀態。因此，多個電流路徑可能不會形成在主動區AA與該等虛擬字元線DW重疊的該等部分中。換言之，可阻擋經過該等主動區A的這些部分之相鄰單元胞100之間的串擾。舉例來說，該等絕緣電晶體DT為N型場效電晶體，且該等虛擬字元線DW耦接到一負電壓，以使該等絕緣電晶體DT可確保在一關閉狀態。或者是，該等N型絕緣電晶體DT的該等虛擬字元線DW可為接地，且該等N型絕緣電晶體DT亦可維持在一關閉狀態。
在一些實施例中，在一虛擬字元線DW之相對兩側處的相鄰單位胞100中的該等存取電晶體AT與該等反熔絲儲存元件AF相對於虛擬字元線DW而對稱設置。如圖1A所示的例子，該等存取電晶體AT的該等讀取字元線WR以及該等反熔絲儲存元件AF的該等程式化字元線WP相對於虛擬字元線DW而對稱設置，且每一個讀取字元線WR延伸在虛擬字元線DW與其中一個程式化字元線WP之間。在這些實施例中，雖然圖未示，其他虛擬字元線DW可延伸在兩個程式化字元線WP之間(例如如圖1A所示的最右邊程式化字元線WP以及在此程式化字元線WP之一右側處的一額外程式化字元線(圖未示))，該兩個程式化字元線WP分別設置在此虛擬字元線DW與一讀取字元線WR之間。如此，一存取電晶體AT的源極與汲極端子可分別當作其中一個絕緣電晶體DT的一源極/汲極端子。
相較於藉由一絕緣結構將每個主動區AA切割成分離的多個區段以阻擋相鄰單元胞100之間的串擾，採用該等絕緣電晶體DT來實現相鄰單位胞100之間的絕緣可減少一整體佔用面積(footprint)或增加反熔絲一次性程式化儲存陣列10的記憶體密度，因為虛擬字元線DW可以形成一寬度(例如20nm)，其遠小於相鄰單位胞100之間的該隔離結構之寬度(例如50nm)。再者，藉由避免使用阻擋沿著列方向(例如方向X)配置的相鄰單元胞100之間的串擾之該絕緣結構，即可有效地降低在該等單元胞100上的一可能的應力效應(在該絕緣結構形成期間所造成的)。
另一方面，依據本揭露的該等實施例，沿著行方向(例如方向Y)配置的該等主動曲AA藉由絕緣結構102(在圖1中的空白區(blank area))而相互絕緣且相互分隔開。絕緣結構102可側向圍繞該等主動區AA，但並未延伸在沿著列方向(例如方向X)配置的相鄰單元胞100之間中。如上所述，沿著列方向配置的相鄰單元胞100之間的絕緣藉由該等絕緣電晶體DT而實現。
圖2是剖視示意圖，例示本揭露一實施例如圖1A所示沿著列方向(例如方向X)配置的相鄰單元胞100。
請參考圖2，形成在一主動區AA之一邊緣部的兩個相鄰單元胞100為示意性描述。主動區AA可為在半導體基底200中的一井區，並可從半導體基底200的一上表面延伸進入半導體基底200中。此外，主動區AA側向被絕緣結構102所圍繞。絕緣結構102可為一溝槽隔離結構，且從半導體基底200的上表面延伸進入半導體基底200中，而其深度大於、等於或小於主動區AA的一深度。請參考如圖1A所述，絕緣結構102可能不延伸進入沿著列方向配置的相鄰單元胞100之間中。在一些實施例中，半導體基底200為一半導體晶圓(例如一矽晶圓)或是一絕緣體上覆半導體(SOI)晶圓(例如絕緣體上覆矽晶圓)，且絕緣結構102包含一隔離材料，例如氧化矽、氮化矽、氮氧化矽、類似物或其組合。
在每一個單元胞100中的存取電晶體AT包括一讀取字元線WR，設置在主動區AA上。讀取字元線WR經由一閘極介電層204而接觸主動區AA，以便電容性地耦接到主動區AA。在一些實施例中，包括讀取字元線WR與閘極介電層204的一堆疊結構側向被一閘極間隙子206所圍繞。依據一些實施例，讀取字元線WR包含多晶矽，同時閘極介電層204包含氧化矽。此外，閘極間隙子206可為一個單層或是一個多層結構，其包含氧化矽、氮化矽、氮氧化矽、類似物或其組合。然而，其他適合的材料可用於形成讀取字元線WR、閘極介電層204以及閘極間隙子206，本揭露並不限於這些元件的材料。
每一個存取電晶體AT還包括多個源極/汲極結構208，設置在讀取字元線WR的相對兩側處。該等源極/汲極結構208當作存取電晶體AT的源極與汲極端子。在一些實施例中，該等源極/汲極結構208為在半導體基底200中的多個摻雜區，並從半導體基底200的上表面延伸進入主動區AA中。在其他的實施例中，該等源極/汲極結構208為多個磊晶結構，其形成在半導體基底200之上表面處的多個凹陷中。該等源極/汲極結構208可能或可能不延伸到在閘極間隙子206下方的該等區域。該等源極/汲極結構208的一導電類型可與主動區AA的一導電類型為互補。舉例來說，主動區AA為P型，同時該等源極/汲極結構208為N型。再者，該等源極/汲極結構的尺寸可相互相同或是不同。
每一個存取電晶體AT的其中一個源極/汲極結構208可當成在相同單元胞100中之反熔絲儲存元件AF的一端子，並描述成請參考圖1B的共同節點CN。設置在源極/汲極結構208上方的一程式化字元線WP當成反熔絲儲存元件AF的另一端子。程式化字元線WP經由一電容器介電層210而接觸此源極/汲極結構208，以便電容性地耦接到此源極/汲極結構208。當選擇一反熔絲儲存元件AF進行程式化時，由於反熔絲儲存元件AF的兩個端子之間的一大偏壓，所以一崩潰可能發生在電容器介電層210中。崩潰的結果，反熔絲儲存元件AF的兩個端子可為短路，且反熔絲儲存元件AF可視為被程式化成一低電阻態。程式化字元線WP包含一導電材料，其可相同於或不同於形成讀取字元線WR的導電材料。舉例來說，讀取字元線WR包含多晶矽的那些實施例中，程式化字元線WP可包含鎢。再者，電容器介電層210可包含一介電材料，其相同於或不同於形成閘極介電層204的介電材料。舉例來說，在閘極介電層204包含氧化矽的那些實施例中，電容器介電層210可包含氧化矽或一高介電常數的介電材料。再者，程式化字元線WP與電容器介電層210的厚度可分別相同於或不同於讀取字元線WR與閘極介電層204的厚度。然而，程式化字元線WP與電容器介電層210的一總厚度可大致相同於讀取字元線WR與閘極介電層204的一總厚度。
在相鄰單元胞100之間的絕緣電晶體ST包括虛擬字元線DW，其當成一閘極端子。設置在與相鄰單位胞100中之存取電晶體AT的相對兩側處的虛擬字元線DW之該等源極/汲極結構208，可以用作絕緣電晶體DT的源與汲極端子。如圖1A所示，雖然圖未示，一些絕緣電晶體DT可分別設置在相鄰單元胞100的兩個反熔絲儲存元件AF之間，且當成這些反熔絲儲存元件SF之端子的該等源極/汲極結構208，可當成這些絕緣電晶體DT的源極與汲極端子。虛擬字元線DW經由一閘極介電層212而接觸主動區AA，以便電容性地耦接到主動區AA。此外，包括虛擬字元線DW與閘極介電層212的一堆疊結構可側向被一閘極間隙子214所圍繞。當成絕緣電晶體DT的源極與汲極端子的該等源極/汲極結構208可能或可能不延伸到在閘極間隙子214下方的該等區域。依據一些實施例，虛擬字元線DW包含用於形成讀取字元線WR的導電材料(例如多晶矽)；閘極介電層212包含用於形成閘極介電層204的介電材料(例如氧化矽)；以及閘極間隙子214包含用於形成閘極間隙子206的隔離材料(例如氧化矽、氮化矽、氮氧化矽、類似物或其組合)。然而，本揭露並不限於形成虛擬字元線DW、閘極介電層212以及閘極間隙子214的材料。再者，依據本揭露的一些實施例，虛擬字元線DW、閘極介電層212以及閘極間隙子214為結構上分別相同於讀取字元線WR、閘極介電層204以及閘極間隙子206。然而，虛擬字元線DW與閘極間隙子214可在尺寸及/或形狀方面不同於讀取字元線WR、閘極介電層204以及閘極間隙子206。
在一些實施例中，保證每一個絕緣電晶體DT的一通道長度(從絕緣電晶體DT之該等源極/汲極結構208的其中一個測量到另一個)足夠長，而絕緣電晶體DT可避免意外地開啟(turned on)。絕緣電晶體DT的通道長度可藉由包括下列方法進行調整：修改虛擬字元線DW的一寬度，及/或修改用於界定絕緣電晶體DT的該等源極/汲極結構208之閘極間隙子214的一厚度。
多個隔離層216的一堆疊可設置在半導體基底200上。該等存取電晶體AT、該等反熔絲儲存元件AF以及該等絕緣電晶體DT在半導體基底200之上表面上方的各元件，可側向被最下面的隔離層216所圍繞並被其他的隔離層216所覆蓋。舉例來說，該等隔離層216可包括一隔離層216a、一隔離層216b以及一隔離層216c。該等讀取字元線WR與下層的該等閘極介電層204以及存取電晶體AT之圍繞的該等閘極間隙子AT；該等程式化字元線WP與下層的該等反熔絲儲存元件AF之該等電容器介電層210；以及該等虛擬字元線DW以及下層的閘極介電層212與該等絕緣電晶體DT之圍繞的該等閘極間隙子214，可被隔離層216a所側向圍繞。此外，隔離緣層216b堆疊在隔離層216a上，並被隔離層216c所覆蓋。該等隔離層216每一個均包含一隔離材料，例如氧化矽、氮化矽、氮氧化矽或類似物。在一些實施例中，一接觸蝕刻終止層(圖未示)沿著最下面的隔離層216(例如隔離層216a)之一下表面設置，且相對於該等隔離層216具有一足夠的蝕刻選擇性。再者，額外的蝕刻終止層還可設置在相鄰的隔離層216之間，且相對於該等隔離層216也具有足夠的蝕刻選擇性。
多個佈線元件(routing elements)218形成在該等隔離層216的堆疊中，且經配置以配線(out-rout)該等存取電晶體AT、該等反熔絲儲存元件AF以及該等絕緣電晶體DT。該等佈線元件218可包括多個導電通孔218a以及多個導電線跡/墊218b。每一個導電通孔218a可沿著該等隔離層216的一堆疊方向而穿經一或多個隔離層216，以提供一垂直導電路徑在該等隔離層216中。另一方面，每一個導電線跡/墊218b可在其中一個隔離層216中側向延伸，以提供一水平導電路徑。如圖12所示，該等讀取字元線WR、該等程式化字元線WP以及該等虛擬字元線DW藉由該等導電通孔218a與該等導電線跡/墊218b而配線。雖然圖未示，但如圖1A所示，該等存取電晶體AT並未被該等反熔絲存取元件AF所共用的該等源極/汲極結構208，可藉由一些佈線元件218而佈線到多個位元線BL。
應當理解，雖然圖未示，但一完整的後段(BEOL)結構可包括沿著一垂直方向堆疊的多個隔離層216以及多個佈線元件218。再者，除了反熔絲一次性程式化記憶體陣列10之外，其他積體電路亦可形成在半導體基底200中/上，但佔據不同區域。
如上所述，每一個主動區AA可 由一列單元胞100而連續沿著列方向(例如方向X)延伸，而無須藉由絕緣結構102進行中斷。代替使用隔離結構102來阻擋沿列方向配置的相鄰單位胞100之間的串擾，該等隔離電晶體DT設置在這些相鄰單位胞100之間，以確保這些相鄰單位胞100之間的絕緣。因此，這接相鄰單元胞100之間的絕緣可藉由使用一較小佔用面積(footprint area)而實現，因而可增加一記憶體密度。再者，藉由避免藉由絕緣結構102而將每一個主動區AA分隔成都個區段，可有效地降低在該等單元胞100上的一可能應力效應(在絕緣結構1023形成期間所造成)。
另一方面，沿著行方向(例如方向Y)配置的該等單元胞100之間的絕緣仍可藉由絕緣結構102所實現。換言之，沿著行方向(例如方向Y)配置的該等主動區AA藉由絕緣結構102而相互分隔開。
圖3是流程示意圖，例示本揭露一實施例如圖2所示之結構的製備方法。圖4A到圖4M是剖視示意圖，例示本揭露一實施例在如圖3所示的製備方法期間在不同階段的各中間結構。
請參考圖3及圖4A，執行步驟S11，且絕緣結構102形成在半導體基底200中。如上所述，絕緣結構102界定形成在後續步驟中之該等主動區AA的邊界。在一些實施例中，絕緣結構102的製備方法包括藉由一微影製程以及一蝕刻製程(例如一非等向性蝕刻製程)而形成一凹陷在半導體基底200的上表面處。接下來，一隔離材料藉由一沉積製程而形成在凹陷的半導體基底200上，例如一化學氣相沉積(CVD)製程。再者，該隔離材料在半導體基底200之上表面上的該等部分可藉由一平坦化製程而被移除，且該隔離材料的剩餘部分形成絕緣結構102。舉例來說，平坦化製程可包括一拋光製程、一蝕刻製程或其組合。
之後，執行步驟S13，且多個主動區AA形成在半導體基底200被絕緣結構102側向圍繞的該等區域中。在一些實施例中，該等主動區AA的製備方法可包括離子植入製程。在該離子植入製程期間，絕緣結構102可當成一遮罩圖案。
在其他實施例中，在絕緣結構102形成之前，執行該離子植入製程。在這些其他實施例中，藉由該離子植入製程而形成一井區，且然後絕緣結構102形成在此井區。該井區被絕緣結構102側向圍繞的該等部分可形成該等主動區AA。
參考圖3及圖4B，執行步驟S15，且一閘極介電材料層400以及一閘極材料層402依序形成在半導體基底200上。閘極介電材料層400將被圖案化以形成閘極介電層204、212，同時閘極材料層402將被圖案化以形成該等讀取字元線WR與該等虛擬字元線DW。在一些實施例中，閘極介電材料層400的製作技術包含一氧化製程或一沉積製程(例如一CVD製程)，且閘極材料層402的製備方法包括一沉積製程(例如一CVD製程)。
請參考圖3及圖4C，執行步驟S17，以使閘極介電材料層400被圖案化以形成閘極介電層204、212，且閘極材料層402被圖案化以形成該等讀取字元線WR及該等虛擬字元線DW。在一些實施例中，閘極介電材料層400與閘極材料層402的圖案化方法包括一微影製程以及至少一個蝕刻製程(例如至少一個非等向性蝕刻製程)。在其他製程中，多個硬遮罩圖案(圖未示)形成在閘極材料層402上，然後藉由使用該等硬遮罩圖案當成遮蔽罩(shadow masks)而蝕刻閘極材料層402以及閘極介電材料層400以形成閘極介電層204、212、該等讀取字元線WR以及該等虛擬字元線DW。在這些其他實施例中，在該圖案化製程之後，該等讀取字元線WR與該等虛擬字元線DW可保持被該等硬遮罩圖案覆蓋。
請參考圖3及圖4D，執行步驟S19，且一間隙子材料層404形成在目前結構上。間隙子材料層404將被圖案化以形成多個閘極間隙子206、214。目前，間隙子材料層404可全面且共形地覆蓋如圖4C的結構。在一些實施例中，間隙子材料層404的製備方法包括一沉積製程，例如一CVD製程。
請參考圖3及圖4E，執行步驟S21，且間隙子材料層404被圖案化以形成該等閘極間隙子206、214。在一些實施例中，藉由一蝕刻製程而移除間隙子材料層404沿著半導體基底200的上表面、絕緣結構102的一上表面、該等讀取字元線WR的個上表面以及該等虛擬字元線DW的各上表面加襯的該等部分，該蝕刻製程例如一非等向性蝕刻製程。間隙子材料層404的該等餘留部分形成該等閘極間隙子206、214。由於在此圖案化期間可能不會使用一微影製程，該等閘極間隙子206、214的形成可視為一自對準製程。
請參考圖3及圖4F，執行步驟S23，且該等源極/汲極結構208形成在該等主動區AA中。在一些實施例中，該等源極/汲極結構208的製備方法包括一離子植入製程。該離子植入製程期間，該等讀取字元線WR、該等虛擬字元線DW以及該等閘極間隙子206、214可當成遮蔽罩。在該等讀取字元線WR與該等虛擬字元線DW保持被該等硬遮罩圖案覆蓋的那些實施例中，這些硬遮罩圖案可以在該離子植入製程期間與該等閘極間隙子206、214一起屏蔽掉多個入射離子。再者，在一些實施例中，如趨入製程(drive-in process)的一熱處理可接續該離子植入製程。由於一微影製程可能不會用於形成該等源極/汲極結構208，所以該等源極/汲極結構208可視為一自對準製程。
請參考圖3及圖4G，執行步驟S25，且隔離層216a形成在半導體基底200上。在一些實施例中，隔離層216a的製備方法包括藉由一沉積製程而形成一隔離材料層以全面覆蓋如圖4F的結構，例如一CVD製程。接下來，可藉由一平坦化製程(例如一拋光製程、一蝕刻製程或其組合)而移除隔離材料層在該等讀取字元線WR與該等虛擬字元線DW上方的該等部分，且隔離材料層的該等餘留部分形成隔離層216a。在該等讀取字元線WR與該等虛擬字元線WR被該等硬遮罩圖案所覆蓋的那些實施例中，在該平坦化製程期間可連同該隔離材料層的該等部分而移除該等硬遮罩圖案。或者是，可保留該等硬遮罩圖案，且該等硬遮罩圖案的各上表面可大致與隔離層216a的一上表面為共面。
請參考圖3及圖4H，執行步驟S27，且多個開孔H形成在隔離層216a中。該等開孔H經配置以容納在後續步驟中形成的該等電容器介電層210以及該等程式化字元線WP，並穿經隔離層216a以到達如圖1A及圖1B所描述之共同節點CN的該等源極/汲極結構208。依據一些實施例，該等開孔H的製備方法包括一微影製程以及一蝕刻製程(例如一非等向性蝕刻製程)。
請參考圖3及圖4I，執行步驟S29，且一介電材料層406形成在目前結構上。介電材料層406將被圖案化以在接下來步驟中形成該等電容器介電層210。目前，介電材料層406可沿著隔離層216a的上表面延伸，並可填滿該等開孔H。在一些實施例中，介電材料層406的製備方法包括一沉積製程，例如一CVD製程。
請參考圖3及圖4J，執行步驟S31，且介電材料層406被圖案化以形成該等電容器介電層210。在圖案化期間，藉由一平坦化製程可移除介電材料層406在隔離層216a上方的該等部分，舉例來說，平坦化製程例如一拋光製程、一蝕刻製程或其組合。再者，藉由一蝕刻製程而凹陷介電材料層406在該等開孔H中的該等部分，舉例來說，蝕刻製程例如一非等向性蝕刻製程。介電材料層406的該等所得部分形成該等電容器介電層210。
請參考圖3及圖4K，執行步驟S33，且一導電材料層408形成在目前結構上。導電材料層408將被圖案化以在接下來步驟中形成該等程式化字元線WP。目前，導電材料層408可沿著隔離層216a的上表面延伸，並可填滿該等開孔H。據此，該等電容器介電層210可被導電材料層408所覆蓋。在一些實施例中，導電材料層408的製備方法包括一沉積製程(例如一物理氣相沉積(PVD)製程)、一鍍覆製程或其組合。
請參考圖3及圖4L，執行步驟S35，且導電材料層408被圖案化以形成該等程式化字元線WP。該圖案化可包括導電材料層408在隔離層216a之上表面上方的該等部分的移除。在一些實施例中，此移除則藉由一平坦化製程而實現。舉例來說，該平坦化製程可包括一拋光製程、一蝕刻製程或其組合。
請參考圖3及圖4M，執行步驟S37，且該等隔離層216B、216c形成在隔離層216a上。在一些實施例中，每一個隔離層216b、216c的製備方法包括一沉積製程，例如一CVD製程。
在一些實施例中，雖然圖未示，但在該等隔離層216b、216c形成之前，一些導電通孔(或表示成多個接觸栓塞)可形成在隔離層216a中，以配線一些源極/汲極結構208。
請參考圖3及圖2，在該等隔離層216b、216c形成之後執行步驟S39，且多個佈線元件218形成在該等隔離層216b、216c中。在一些實施例中，至少一個鑲嵌製程用於形成該等佈線元件218。
到此為止，已經形成如圖2所示的結構。再者，還可在此結構上執行BEOL製程，以完成一元件晶圓(device wafer)的形成。此外，該元件晶圓可進行一封裝製程以形成多個元件晶粒(device dies)。
圖5是剖視示意圖，例示本揭露另外一些實施例沿著列方向(例如方向X)配置的相鄰單元胞100’。該等單元胞100’類似於如圖2所示的該等單元胞100，因此將僅描述該等單元胞100、100’之間的差異。在該等單元胞100、100’中相同或類似的部分則不再重複描述。
請參考圖5，在一些實施例中，多個電容器介電層210’再沿著該等程式化字元線WP延伸，以使該等程式化字元線WP經由該等電容器介電層210’再延伸的該等部分而側向接觸隔離層216a。在這些實施例中，該等程式化字元線WP可視為設置再由該等電容器介電層210’所界定的該等凹陷中。此外，該等電容器介電層210’之最上面的表面可大致與該等程式化字元線WP的各上表面為共面。
圖6A及圖6B是剖視示意圖，例示本揭露一些實施例在形成如圖5所示的結構期間的各結構。
請參考圖6A，關於如圖5所示之該等電容器介電層210’與該等程式化字元線WP的製備方法，如圖4H所示，在形成該等開孔H在隔離層216a中之後，一介電材料層600可共形地形成在所得的結構上。介電材料層600將被圖案化以形成該等電容器介電層210’。目前，介電材料層600可界定多個凹陷在相對應的該等開孔H中。在一些實施例中，介電材料層600的製備方法包括一沉積製程，例如一CVD製程。
接下來，一導電材料層602形成在介電材料層600上。導電材料層602可填滿由介電材料層600所界定的該等凹陷，並將被圖案化以形成該等程式化字元線WP。在一些實施例中，導電材料層602的製備方法包括一沉積製程(例如一PVD製程)、一鍍覆製程或其組合。
請參考圖6B，移除介電材料層600以及導電材料層602在隔離層216a之上表面上方的該等部分。介電材料層600的該等餘留部分形成該等電容器介電層210’，同時導電材料層602的該等餘留部分形成該等程式化字元線WP。在一些實施例中，執行一平坦化製程以移除介電材料層600與導電材料層602在隔離層216a之上表面上方的該等部分。舉例來說，該平坦化製程可包括一拋光製程、一蝕刻製程或其組合。
可執行如圖3、圖4M及圖2所示的更多製程以形成如圖5所示的該結構。
如上所述，提供一種反熔絲一次性程式化記憶體陣列。在該返熔絲一次性程式化記憶體陣列中的多個主動區沿著一列單元胞而連續延伸，而無需藉由一絕緣結構中斷。取代使用該絕緣結構以阻擋沿著列方向配置的相鄰單元胞之間的串擾，多個絕緣電晶體設置在這些相鄰單元胞之間中，以確保這些相鄰單元胞之間的絕緣。因此，這些相鄰單元胞之間的絕緣可藉由使用一較小的佔用面積而實現，因而可增加該返熔絲一次性程式化記憶體陣列的一記憶體密度。再者，藉由避免藉由該絕緣結構將每一個主動區分隔成多個區段，可有效地降低在該等單元胞上的一可能的應力效應(在該絕緣結構形成期間所造成)。
本揭露之一實施例提供一種反熔絲OTP記憶體陣列。該反熔絲OTP記憶體陣列包括多個主動區，在一半導體基底中沿著一第一方向延伸，並沿著一第二方向分開地配置；多對程式化字元線與讀取字元線，在該半導體基底上沿著該第二方向延伸，其中其中一個主動區與其中一對該程式化字元線以及該讀取字元線交叉的一區域，界定出在該反熔絲一次性可程式化記憶體陣列中的一單元胞；以及多個虛擬字元線，在該半導體基底上沿著該第二方向延伸，且分別設置在相鄰對的該等程式化字元線與該等讀取字元線之間，其中其中一個主動區與其中一虛擬字元線交叉的一區域界定出一絕緣電晶體。
本揭露之另一實施例提供一種反熔絲OTP記憶體陣列。該反熔絲OTP記憶體陣列包括多個單元胞，沿著多個行及多個列配置，且每一個單元胞包括一存取電晶體以及一反熔絲儲存元件，該反熔絲儲存元件電性耦接到該存取電晶體的一源極/汲極端子；以及多個絕緣電晶體，其每一個電性耦接到在相同列中的相鄰單元胞，並經配置以維持在一關閉狀態，以使相鄰的該等單元胞相互電性絕緣。
本揭露之再另一實施例提供一種反熔絲OTP記憶體陣列。該反熔絲OTP記憶體陣列包括一主動區，在一半導體基底中側向延伸；一第一讀取字元線以及一第一程式化字元線，在該主動區上延伸並與該主動區交叉，且相互分隔開，其中該反熔絲一次性可程式化記憶體陣列的一第一單元胞界定在該主動區與該第一讀取字元線及該第一程式化字元線交叉的一區域中；一對第一源極/汲極結構，設置在該主動區中並在該第一單元胞內，其中該第一讀取字元線設置在該對第一源極/汲極結構之間，且 第一程式化字元線與其中一個第一源極/汲極結構重疊；一第二讀取字元線與一第二程式化字元線，在該主動區上延伸並與該主動區交叉，且相互分隔開，其中該反熔絲一次性可程式化記憶體陣列的一第二單元胞界定在該主動區與該第二讀取字元線及該第二程式化字元線交叉的一區域中；一對第二源極/汲極結構，設置在該主動區中並在該第二單元胞內，其中該第二讀取字元線設置在該對第二源極/汲極結構之間，且該第一程式化字元線與其中一個第二源極/汲極結構重疊；以及一虛擬字元線，在該主動區上延伸並在該第一與第二單元胞之間中，其中一絕緣電晶體界定在該主動區與該虛擬字元線交叉的一區域中。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟包含於本申請案之申請專利範圍內。
10:反熔絲OTP記憶體陣列
100:單元胞
100’:單元胞
102:絕緣結構
200:半導體基底
204:閘極介電層
206:閘極間隙子
208:源極/汲極結構
210:電容器介電層
210’:電容器介電層
212:閘極介電層
214:閘極間隙子
216:隔離層
216a:隔離層
216b:隔離層
216c:隔離層
218:佈線元件
218a:導電通孔
218b:導電線跡/墊
400:閘極介電材料層
402:閘極材料層
404:間隙子材料層
406:介電材料層
408:導電材料層
600:介電材料層
602:導電材料層
AA:主動區
AF:反熔絲儲存元件
AT:存取電晶體
BL:位元線
CN:共同節點
DT:絕緣電晶體
DW:虛擬字元線
H:開孔
S11:步驟
S13:步驟
S15:步驟
S17:步驟
S19:步驟
S21:步驟
S23:步驟
S25:步驟
S27:步驟
S29:步驟
S31:步驟
S33:步驟
S35:步驟
S37:步驟
S39:步驟
WP:程式化字元線
WR:讀取字元線
X:方向
Y:方向
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號指相同的元件。
圖1A是佈線示意圖，例示本揭露一實施例之反熔絲OTP記憶體陣列。
圖1B是電路示意圖，例示本揭露一實施例在如圖1A所示之反熔絲OTP記憶體陣列中的相鄰單元胞。
圖2是剖視示意圖，例示本揭露一實施例如圖1A所示沿著列(row)方向配置的相鄰單元胞。
圖3是流程示意圖，例示本揭露一實施例如圖2所示之結構的製備方法。
圖4A到圖4M是剖視示意圖，例示本揭露一實施例在如圖3所示的製備方法期間在不同階段的各中間結構。
圖5是剖視示意圖，例示本揭露另外一些實施例沿著列方向配置的相鄰單元胞。
圖6A及圖6B是剖視示意圖，例示本揭露一些實施例在形成如圖5所示的結構期間的各結構。
10:反熔絲OTP記憶體陣列
100:單元胞
102:絕緣結構
AA:主動區
AF:反熔絲儲存元件
AT:存取電晶體
BL:位元線
DT:絕緣電晶體
DW:虛擬字元線
WP:程式化字元線
WR:讀取字元線
X:方向
Y:方向
Claims (20)
- 一種反熔絲一次性可程式化記憶體陣列，包括：多個主動區，在一半導體基底中沿著一第一方向延伸，並沿著一第二方向分開地配置；多對程式化字元線與讀取字元線，在該半導體基底上沿著該第二方向延伸，其中其中一個主動區與其中一對該程式化字元線以及該讀取字元線交叉的一區域，界定出在該反熔絲一次性可程式化記憶體陣列中的一單元胞；以及多個虛擬字元線，在該半導體基底上沿著該第二方向延伸，且分別設置在相鄰對的該等程式化字元線與該等讀取字元線之間，其中其中一個主動區與其中一虛擬字元線交叉的一區域界定出一絕緣電晶體，且該絕緣電晶體夾在兩個單元胞的各別讀取字元線之間。
- 如請求項1所述之反熔絲一次性可程式化記憶體陣列，其中該絕緣電晶體經配置以維持在一關閉狀態。
- 如請求項1所述之反熔絲一次性可程式化記憶體陣列，其中多個存取電晶體分別界定在其中一個讀取字元線與其中一個主動區的交叉處。
- 如請求項1所述之反熔絲一次性可程式化記憶體陣列，其中多個反熔絲儲存元件分別界定在其中一個程式化字元線與其中一個主動區的交叉處。
- 如請求項1所述之反熔絲一次性可程式化記憶體陣列，其中每一個主動區連續延伸經過一列的該等單位胞以及該列的該等單位胞之間的該等絕緣電晶體。
- 如請求項1所述之反熔絲一次性可程式化記憶體陣列，還包括一絕緣結構，嵌入該半導體基底中並側向圍繞每一個主動區。
- 如請求項1所述之反熔絲一次性可程式化記憶體陣列，其中相鄰對的該等程式化字元線與該等讀取字元線對應對稱於在延伸該相鄰對的該等程式化字元線與該等讀取字元線之間的該虛擬字元線。
- 一種反熔絲一次性可程式化記憶體陣列，包括：多個單元胞，沿著多個行及多個列配置，且每一個單元胞包括一存取電晶體以及一反熔絲儲存元件，該反熔絲儲存元件電性耦接到該存取電晶體的一源極/汲極端子；以及多個絕緣電晶體，其每一個電性耦接到在相同列中的相鄰單元胞，並經配置以維持在一關閉狀態，以使相鄰的該等單元胞相互電性絕緣，且該等絕緣電晶體之各者夾在相鄰的兩個單元胞的各別存取電晶體之間。
- 如請求項8所述之反熔絲一次性可程式化記憶體陣列，其中該等絕緣電晶體為N型場效電晶體。
- 如請求項9所述之反熔絲一次性可程式化記憶體陣列，其中等絕緣電晶體的的各閘極端子經配置以接收一負電壓。
- 如請求項8所述之反熔絲一次性可程式化記憶體陣列，其中該等反熔絲儲存元件為雙端子元件。
- 如請求項11所述之反熔絲一次性可程式化記憶體陣列，其中該反熔絲儲存元件為電容器。
- 如請求項8所述之反熔絲一次性可程式化記憶體陣列，其中在一第一單元胞中之該存取電晶體的一源極/汲極端子與在一第二單元胞中之該存取電晶體的一源極/汲極端子，當成是耦接在該第一與第二單元胞之間之其中一個絕緣電晶體的各源極/汲極端子。
- 一種反熔絲一次性可程式化記憶體陣列，包括：一主動區，在一半導體基底中側向延伸；一第一讀取字元線以及一第一程式化字元線，在該主動區上延伸並與該主動區交叉，且相互分隔開，其中該反熔絲一次性可程式化記憶體陣列的一第一單元胞界定在該主動區與該第一讀取字元線及該第一程式化字元線交叉的一區域中；一對第一源極/汲極結構，設置在該主動區中並在該第一單元胞內，其中該第一讀取字元線設置在該對第一源極/汲極結構之間，且該第一程式化字元線與其中一個第一源極/汲極結構重疊； 一第二讀取字元線與一第二程式化字元線，在該主動區上延伸並與該主動區交叉，且相互分隔開，其中該反熔絲一次性可程式化記憶體陣列的一第二單元胞界定在該主動區與該第二讀取字元線及該第二程式化字元線交叉的一區域中；一對第二源極/汲極結構，設置在該主動區中並在該第二單元胞內，其中該第二讀取字元線設置在該對第二源極/汲極結構之間，且該第一程式化字元線與其中一個第二源極/汲極結構重疊；以及一虛擬字元線，在該主動區上延伸並在該第一與第二單元胞之間中，其中一絕緣電晶體界定在該主動區與該虛擬字元線交叉的一區域中，且該絕緣電晶體夾在該第一單元胞的該第一讀取字元線及該第二單元胞的該第二讀取字元線之間。
- 如請求項14所述之反熔絲一次性可程式化記憶體陣列，其中其中一個第一源極/汲極結構與其中一個第二源極/汲極結構當作是該絕緣電晶體的各源極/汲極端子。
- 如請求項14所述之反熔絲一次性可程式化記憶體陣列，其中該主動區連接延伸經過該第一單元胞、該第二單元胞以及在該第一與第二單元胞之間的該絕緣電晶體。
- 如請求項14所述之反熔絲一次性可程式化記憶體陣列，還包括多個閘極間隙子，側向分別圍繞該第一讀取字元線、該第二讀取字元線以及該虛擬字元線。
- 如請求項14所述之反熔絲一次性可程式化記憶體陣列，還包括：多個閘極介電層，分別將該第一讀取字元線、該第二讀取字元線以及該虛擬字元線從該半導體基底分隔開；以及多個電容器介電層，分別將該第一與第二程式化字元線從該半導體基底分隔開。
- 如請求項14所述之反熔絲一次性可程式化記憶體陣列，其中該第一與第二讀取字元線以及該虛擬字元線包含一第一導電材料，其不同於形成該第一與第二程式化字元線的一第二導電材料。
- 如請求項19所述之反熔絲一次性可程式化記憶體陣列，其中該第一導電材料包括多晶矽，而該第二導電材料包括一金屬。
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