KR20160090212A - 싱글 폴리 비휘발성 메모리 소자 및 그 제조방법 - Google Patents

싱글 폴리 비휘발성 메모리 소자 및 그 제조방법 Download PDF

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Abstract

불휘발성 메모리소자는, 제1 방향을 따라 길게 배치되며 양 단부에 각각 소스영역 및 드레인영역이 배치되는 액티브영역과, 소스영역 및 드레인영역 사이의 액티브영역에 교차되도록 제2 방향을 따라 길게 배치되는 게이트전극패턴과, 게이트전극패턴 및 액티브영역 사이에 배치되는 게이트절연층패턴과, 소스영역 및 드레인영역 위에 각각 배치되는 소스컨택 및 드레인컨택과, 그리고 게이트전극패턴 위에 절연층을 개재하여 배치되는 커플링컨택을 포함한다.

Description

싱글 폴리 비휘발성 메모리 소자 및 그 제조방법{Single poly non-volatile memory device and method of fabricating the same}
본 개시의 여러 실시예들은 비휘발성 메모리 소자 및 그 제조방법에 관한 것으로서, 특히 싱글 폴리 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
전원공급이 중단되어도 메모리 셀에 저장된 데이터가 지워지지 않고 그대로 유지되는 불휘발성 메모리 소자 중 데이터를 전기적으로 프로그램 및 소거할 수 있는 불휘발성 메모리소자에 대한 다양한 구조가 제안되었다. 불휘발성 메모리소자의 단위 메모리 셀 구조로서 종래에는 데이터를 저장하기 위한 플로팅게이트와, 유전막을 사이에 두고 플로팅게이트 위에 형성되는 컨트롤게이트가 순차적으로 적층되는 적층게이트(stacked gate) 구조가 주로 채택되었다. 최근 전자장치의 크기가 소형화되고 반도체소자의 제조기술이 발달함에 따라, 하나의 반도체칩 내에 여러가지 기능을 수행하는 다양한 반도체소자들, 즉 로직소자들 및 메모리소자들이 함께 포함되는 시스템온칩(SOC; System On Chip)이 첨단 디지털제품의 핵심부품으로 떠오르고 있으며, 이에 따라 시스템온칩(SOC)에 내장되는 내장형 불휘발성 메모리소자(embedded non-volatile memory device)의 제조기술이 요구되고 있다.
내장형 불휘발성 메모리소자를 제조하기 위해서는 로직소자들과 불휘발성 메모리소자를 동일한 공정단계로 제조하게 된다. 로직소자들, 예컨대 모스(MOS) 소자들은 통상적으로 싱글 게이트 구조의 트랜지스터를 채용하며, 따라서 적층게이트 구조를 채용하는 불휘발성 메모리소자를 로직소자들과 함께 동일한 기판에 집적하는 경우 그 제조과정이 매우 복잡해지게 된다. 이와 같은 문제를 해결하기 이해 적층게이트 구조가 아닌 싱글 게이트 구조인 싱글 폴리 불휘발성 메모리소자가 내장형 불휘발성 메모리소자로서의 적용범위를 점점 넓히고 있는 실정이다. 싱글 폴리 불휘발성 메모리소자를 채용하면 로직소자를 제조하는데 적용되는 일반적인 상보형 모스(CMOS; Complementary Metal Oxide Semiconductor)의 제조공정을 적용하여 용이하게 시스템온칩(SOC)을 구현할 수 있다.
본 출원이 해결하고자 하는 과제는, 씨모스(CMOS) 공정에 대한 부합성(compatibility)를 확보할 수 있도록 하는 불휘발성 메모리소자를 제공하는 것이다.
본 출원이 해결하고자 하는 다른 과제는, 플로팅게이트에 대한 전압커플링이 효율적으로 이루어지도록 할 수 있는 불휘발성 메모리소자를 제공하는 것이다.
본 출원이 해결하고자 하는 또 다른 과제는, 위와 같은 불휘발성 메모리소자를 제조하는 방법을 제공하는 것이다.
일 예에 따른 불휘발성 메모리소자는, 제1 방향을 따라 길게 배치되며 양 단부에 각각 소스영역 및 드레인영역이 배치되는 액티브영역과, 소스영역 및 드레인영역 사이의 액티브영역에 교차되도록 제2 방향을 따라 길게 배치되는 게이트전극패턴과, 게이트전극패턴 및 액티브영역 사이에 배치되는 게이트절연층패턴과, 소스영역 및 드레인영역 위에 각각 배치되는 소스컨택 및 드레인컨택과, 그리고 게이트전극패턴 위에 절연층을 개재하여 배치되는 커플링컨택을 포함한다.
일 예에 따른 불휘발성 메모리소자는, 기판 상부에서 상호 이격되도록 배치되는 소스영역 및 드레인영역과, 소스영역 및 드레인영역 각각의 상부에 배치되는 제1 실리사이드층 및 제2 실리사이드층과, 소스영역 및 드레인영역 사이의 채널영역 위에 배치되는 게이트절연층패턴과, 게이트절연층패턴 위에 배치되는 게이트전극패턴과, 게이트전극패턴 및 게이트절연층패턴의 측벽에 배치되는 절연스페이서와, 절연스페이서 및 게이트전극패턴 위에 배치되는 다층 구조의 실리사이드보호층과, 실리사이드보호층, 제1 실리사이드층, 및 제2 실리사이드층 위에 배치되는 식각버퍼층과, 식각버퍼층 위에 배치되는 층간절연층과, 층간절연층 및 식각버퍼층을 관통하여 제1 실리사이드층 및 제2 실리사이드층에 각각 접촉되도록 배치되는 소스컨택플러그 및 드레인컨택플러그와, 그리고 층간절연층, 식각버퍼층, 및 실리사이드보호층의 일부를 관통하여 실리사이드보호층 내부에 접촉되도록 배치되는 커플링컨택플러그를 포함한다.
일 예에 따른 불휘발성 메모리소자는, 복수개의 행들 및 복수개의 열들의 교차점들에 각각 위치하는 복수개의 셀들을 포함하는 불휘발성 메모리소자에 있어서, 복수개의 열들에 각각 배치되는 복수개의 액티브영역들과, 교차점들의 각각에 배치되는 복수개의 게이트전극패턴들과, 게이트전극패턴들 사이의 액티브영역 내에 배치되는 소스영역들 및 드레인영역들과, 소스영역들 및 드레인영역들의 각각에 배치되는 소스컨택들 및 드레인컨택들과, 복수개의 열들에 각각 배치되되, 각각은 동일한 열의 게이트전극패턴들에 공통적으로 중첩되도록 배치되는 커플링컨택들과, 그리고 커플링컨택 및 게이트전극패턴 사이에 배치되는 절연층을 포함한다.
일 예에 따른 불휘발성 메모리소자는, 제1 방향을 따라 길게 배치되는 액티브영역과, 액티브영역과 교차하도록 배치되며, 액티브영역과의 사이에 제1 게이트절연층을 개재하여 배치되는 저장게이트와, 저장게이트에 나란하면서 액티브영역과 교차하도록 배치되며, 액티브영역과의 사이에 제2 게이트절연층을 개재하여 배치되는 선택게이트와, 저장게이트 및 선택게이트에 의해 구분되는 영역들의 액티브영역 내에 배치되는 접합영역들과, 접합영역들 중 액티브영역의 양 가장자리 영역들의 접합영역들 각각에 배치되는 제1 컨택 및 제2 컨택과, 액티브영역과는 중첩되지 않으면서 저장게이트와 중첩되는 영역에 배치되는 제3 컨택과, 선택게이트에 배치되는 제4 컨택과, 그리고 제3 컨택과 제4 컨택을 전기적으로 연결시키는 배선라인을 포함한다.
일 예에 따른 불휘발성 메모리소자는, 기판 상부에서 상호 이격되도록 배치되는 제1 접합영역 및 제2 접합영역과, 기판 상부에서 소스영역 및 드레인영역 사이에 배치되는 제3 접합영역과, 제1 접합영역 및 제3 접합영역 사이의 기판 위에 배치되는 제1 게이트절연층패턴 및 저장게이트와, 제2 접합영역 및 제3 접합영역 사이의 기판 위에 배치되는 제2 게이트절연층패턴 및 선택게이트와, 저장게이트 및 선택게이트를 덮도록 기판 위에 배치되는 층간절연층과, 층간절연층을 관통하여 제1 접합영역에 접촉되도록 배치되는 소스컨택플러그와, 층간절연층을 관통하여 제2 접합영역에 접촉되도록 배치되는 드레인컨택플러그와, 저장게이트와 중첩되는 영역의 층간절연층 내에서 저장게이트와는 층간절연층에 의해 상호 격리되도록 배치되는 커플링컨택플러그와, 층간절연층을 관통하여 선택게이트에 접촉되도록 배치되는 선택게이트컨택플러그와, 그리고 층간절연층 위에서 커플링컨택플러그 및 선택게이트컨택플러그를 연결시키는 금속배선층을 포함한다.
일 예에 따른 불휘발성 메모리소자의 제조방법은, 기판 위에 게이트절연층패턴 및 게이트전극패턴을 형성하는 단계와, 게이트절연층패턴 및 게이트전극패턴 측벽에 절연스페이서를 형성하는 단계와, 기판의 상부 영역에 소스영역 및 드레인영역을 형성하는 단계와, 소스영역 및 드레인영역의 일부가 노출되도록 절연스페이서 및 게이트전극패턴 위에 다층 구조의 실리사이드보호층을 형성하는 단계와, 실리사이드보호층에 의해 노출된 소스영역 및 드레인영역 상부에 각각 제1 실리사이드층 및 제2 실리사이드층을 형성하는 단계와, 제1 실리사이드층, 제2 실리사이드층, 및 실리사이드보호층 위에 식각버퍼층을 형성하는 단계와, 식각버퍼층 위에 층간절연층을 형성하는 단계와, 층간절연층을 식각하여, 제1 실리사이드층, 제2 실리사이드층, 및 실리사이드보호층 내부를 각각 노출시키는 소스컨택홀, 드레인컨택홀, 및 커플링컨택홀을 형성하는 단계와, 그리고 소스컨택홀, 드레인컨택홀, 및 커플링컨택홀을 금속층으로 매립하여 각각 소스컨택플러그, 드레인컨택플러그, 및 커플링컨택플러그를 형성하는 단계를 포함한다.
여러 실시예들에 따르면, 소스컨택플러그 및 드레인컨택플러그 형성시 커플링컨택플러그를 함께 형성함으로써, 폴리실리콘층으로 이루어진 컨트롤게이트를 채용하는 경우에 비하여 커플링컨택플러그 형성을 위한 별도의 독립적인 프로세스가 불필요하며, 따라서 씨모스(CMOS) 공정에 대한 부합성을 확보할 수 있다는 이점이 제공된다.
도 1은 일 예에 따른 불휘발성 메모리소자를 나타내 보인 평면도이다.
도 2는 도 1의 선 I-I'를 따라 절단하여 나타내 보인 단면도이다.
도 3은 일 예에 따른 불휘발성 메모리소자의 셀어레이를 나타내 보인 평면도이다.
도 4 내지 도 12는 일 예에 따른 불휘발성 메모리소자의 제조방법을 설명하기 위해 나타내 보인 단면도들이다.
도 13은 다른 예에 따른 불휘발성 메모리소자를 나타내 보인 평면도이다.
도 14는 도 13의 선 I-I'를 따라 절단하여 나타내 보인 단면도이다.
도 15는 도 13의 선 II-II'를 따라 절단하여 나타내 보인 단면도이다.
도 16은 도 13의 선 III-III'를 따라 절단하여 나타내 보인 단면도이다.
도 17은 도 13의 선 IV-IV'를 따라 절단하여 나타내 보인 단면도이다.
도 18은 도 13 내지 도 17의 불휘발성 메모리소자의 등가회로도이다.
본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", 또는 "측면"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다.
도 1은 일 예에 따른 불휘발성 메모리소자를 나타내 보인 평면도이다. 그리고 도 2는 도 1의 선 I-I'를 따라 절단하여 나타내 보인 단면도이다. 도 1에 나타낸 바와 같이, 불휘발성 메모리소자(100)는, 제1 방향(도면에서 가로 방향)을 따라 연장되는 액티브영역(103)을 포함한다. 액티브영역(103)은 소자분리영역(104)에 의해 한정된다. 소자분리영역(104)에는 소자분리층이 배치될 수 있다. 액티브영역(103) 및 소자분리영역(104) 위에는 게이트전극패턴(122)이 배치된다. 게이트전극패턴(122)은 제2 방향(도면에서 세로 방향)을 따라 연장되도록 배치될 수 있다. 이에 따라 게이트전극패턴(122)은 액티브영역(103)과 상호 교차한다.
게이트전극패턴(122)에 의해 액티브영역(103)은, 평면 구조상으로 세 개의 영역들로 구분될 수 있다. 게이트전극패턴(122)과 중첩되는 액티브영역(103)은 채널영역으로 정의할 수 있다. 게이트전극패턴(122)에 의해 구분되는 액티브영역(103)의 양 측면 영역들은 각각 소스영역(111) 및 드레인영역(112)으로 정의할 수 있다. 소스영역(111) 및 드레인영역(112)은 편의상 구분된 명칭을 사용할 뿐이며, 따라서 소스영역(111) 및 드레인영역(112)은, 각각 드레인영역 및 소스영역으로 정의할 수도 있다. 소스영역(111) 및 드레인영역(112)에는 각각 소스컨택(131) 및 드레인컨택(132)이 배치된다.
게이트전극패턴(122) 위에는 커플링컨택(133)이 배치된다. 커플링컨택(133)은 제2 방향(도면에서 세로 방향)을 따라 연장되도록 배치될 수 있다. 이에 따라 게이트전극패턴(122)은 액티브영역(103)과 상호 교차하면서 게이트전극패턴(122)과는 중첩된다. 커플링컨택(133)의 폭, 즉 제1 방향(도면에서 가로방향)을 따라 측정되는 길이는 게이트전극패턴(122)의 폭과 실질적으로 동일할 수 있다. 커플링컨택(133)의 길이, 즉 제2 방향(도면에서 세로방향)을 따라 측정되는 길이는 게이트전극패턴(122)의 길이보다 실질적으로 클 수 있다. 이에 따라 게이트전극패턴(122)의 전체 면적의 평면은 커플링컨택(133)의 전체 평면 내에 배치된다.
도 2를 참조하면, 소자분리영역(104)의 기판(101) 상부에는 소자분리층(102)이 배치된다. 소자분리층(102)은 트랜치 소자분리층이지만, 이에 한정되지는 않는다. 소자분리층(102)에 의해 기판(101)의 액티브영역(103)이 한정된다. 즉 소자분리층(102)으로 둘러싸여지는 기판(101) 상부영역을 액티브영역(103)으로 정의할 수 있다. 액티브영역(103)에는, 채널영역(113)과, 채널영역(113)의 양 측면에 각각 인접하게 배치되는 소스영역(111) 및 드레인영역(112)이 배치된다. 소스영역(111) 및 드레인영역(112)은 엘디디(LDD; Lightly Doped Drain) 구조로 이루어질 수 있다. 즉 소스영역(111)은 소스연장영역(source extention region)(111a)과 딥소스영역(deep source region)(111b)을 포함할 수 있다. 또한 드레인영역(112)은 드레인연장영역(drain extention region)(111a)과 딥드레인영역(deep drain region)(111b)을 포함할 수 있다. 딥소스영역(111b)의 상부 표면에는 제1 실리사이드층(115)이 배치될 수 있다. 딥드레인영역(112b)의 상부 표면에는 제2 실리사이드층(116)이 배치될 수 있다.
채널영역(113)의 기판(101) 위에는 게이트절연층패턴(121)이 배치된다. 일 예에서 게이트절연층패턴(121)은 옥사이드층을 포함하여 구성될 수 있다. 게이트절연층패턴(121)은 터널절연층으로 이용된다. 게이트절연층패턴(121) 위에는 게이트전극패턴(122)이 배치된다. 일 예에서 게이트전극패턴(122)은 단일의 폴리실리콘층으로 이루어질 수 있다. 다른 예에서 게이트전극패턴(122)은 폴리실리콘층 외의 다른 도전층으로 이루어질 수도 있다. 게이트절연층패턴(121) 및 게이트전극패턴(122)은 상호 정렬되며, 따라서 양 측면은 실질적으로 동일한 수직 레벨상에 배치될 수 있다. 게이트전극패턴(122)은 플로팅게이트로 이용된다.
게이트절연층패턴(121) 및 게이트전극패턴(122)의 양 측면에는 절연스페이서(140)가 배치된다. 절연스페이서(140)는, 게이트절연층패턴(121) 및 게이트전극패턴(122)의 측벽과 소스연장영역(111a)(또는 드레인연장영역(112a) 표면 위에 배치되는 옥사이드층(141)과, 옥사이드층(141)의 측벽 및 바닥면 위에 배치되는 나이트라이드층(142)을 포함하여 구성될 수 있다. 다른 예에서 절연스페이서(140)는, 나이트라이드층만으로 구성될 수도 있다. 절연스페이서(140)는 제1 실리사이드층(115) 및 제2 실리사이드층(116)과 일정 간격 이격되며, 그 사이로 소스영역(111) 및 드레인영역(112)이 노출된다.
절연스페이서(140)와 게이트전극패턴(122) 위에는 실리사이드보호층(150)이 배치된다. 실리사이드보호층(150)은, 제1 실리사이드층(115) 및 제2 실리사이드층(116)을 형성하는 과정에서, 소자의 나머지 부분이 실리사이드화되지 않도록 하기 위한 층이다. 실리사이드보호층(150)은, 제1 절연층(151), 제2 절연층(152), 및 제3 절연층(153)이 순차적으로 적층되는 다층 구조로 이루어질 수 있다. 일 예에서 제1 절연층(151) 및 제3 절연층(153)은 옥사이드층으로 이루어질 수 있다. 제2 절연층(152)은, 제3 절연층(153)과 충분한 식각선택비를 갖는 물질로 이루어진다. 일 예에서 제3 절연층(153)이 옥사이드층으로 이루어질 경우 제2 절연층(152)은 나이트라이드층으로 이루어질 수 있다. 다른 예에서 제2 절연층(152)은 금속산화물질, 예컨대 알루미늄옥사이드(Al2O3), 탄탈륨옥사이드(Ta2O5), 및 하프늄옥사이드(HfO2) 중 적어도 어느 하나를 포함할 수 있다. 본 예에서는 실리사이드보호층(150)이 3개의 절연층들의 다층 구조를 갖지만, 다른 예에서 실리사이드보호층(150)은 4개 이상의 절연층들의 다층 구조를 가질 수도 있다.
제1 실리사이드층(115), 제2 실리사이드층(116), 및 실리사이드보호층(150) 위에는 식각버퍼층(160)이 배치된다. 식각버퍼층(160) 위에는 층간절연층(170)이 배치된다. 일 예에서 층간절연층(170)은 옥사이드 계열의 물질층으로 이루어질 수 있다. 식각버퍼층(160)은 층간절연층(170)보다 식각이 늦게 이루어지는 물질로 구성된다. 일 예에서 층간절연층(170)이 옥사이드층인 경우 식각버퍼층(160)은 나이트라이드층으로 이루어질 수 있다.
층간절연층(170)은, 제1 컨택홀(181), 제2 컨택홀(182), 및 제3 컨택홀(183)을 갖는다. 제1 컨택홀(181), 제2 컨택홀(182), 및 제3 컨택홀(183)은, 각각 도 1의 소스컨택(131), 드레인컨택(132), 및 커플링컨택(133)에 대응된다. 제1 컨택홀(181)은 식각버퍼층(160)의 일부를 관통하도록 연장되며, 그에 따라 제1 컨택홀(181) 내에서 제1 실리사이드층(115)의 일부 표면이 노출된다. 제2 컨택홀(182)도 식각버퍼층(160)의 일부를 관통하도록 연장되며, 따라서 제2 컨택홀(182) 내에서 제2 실리사이드층(116)의 일부 표면이 노출된다. 제3 컨택홀(183)은 식각버퍼층(160)과 실리사이드보호층(150)을 구성하는 제3 절연층(153)의 일부를 관통하도록 연장된다. 이에 따라 제3 컨택홀(183) 내에서 실리사이드보호층(150)을 구성하는 제2 절연층(152)의 일부 표면이 노출된다.
제1 컨택홀(181), 제2 컨택홀(182), 및 제3 컨택홀(183)은, 각각 소스컨택플러그(191), 드레인컨택플러그(192), 및 커플링컨택플러그(193)로 채워진다. 소스컨택플러그(191)의 하부면 및 드레인컨택플러그(192)의 하부면은, 각각 제1 실리사이드층(115)의 표면 및 제2 실리사이드층(116)의 표면과 접한다. 커플링컨택플러그(193)의 하부면은 실리사이드보호층(150)을 구성하는 제2 절연층(152)의 표면과 접한다. 소스컨택플러그(191), 드레인컨택플러그(192), 및 커플링컨택플러그(193)의 상부면들은 층간절연층(170) 상부면에서 노출되며, 실질적으로 동일한 수평 레벨상에 배치될 수 있다. 소스컨택플러그(191), 드레인컨택플러그(192), 및 커플링컨택플러그(193)는 동일한 도전성 물질층으로 이루어진다. 일 예에서 소스컨택플러그(191), 드레인컨택플러그(192), 및 커플링컨택플러그(193)는 텅스텐(W)을 포함할 수 있다. 비록 도면에 나타내지는 않았지만, 소스컨택플러그(191), 드레인컨택플러그(192), 및 커플링컨택플러그(193)의 노출면 위에는 배선층들이 배치될 수 있다.
게이트전극패턴(122)과 커플링컨택플러그(193) 사이에는 실리사이드보호층(150)을 구성하는 제1 절연층(151) 및 제2 절연층(152)이 배치된다. 이 제1 절연층(151) 및 제2 절연층(152)은 게이트간절연층(inter-gate insulating layer)으로서 기능할 수 있다. 게이트전극패턴(122)과, 제1 절연층(151) 및 제2 절연층(152)과, 그리고 커플링컨택플러그(193)는 수직 구조의 커플링 커패시터를 구성한다. 커플링컨택플러그(193)에 일정 크기의 바이어스가 인가되면, 커플링 커패시터의 커플링 동작에 의해 게이트전극패턴(122)에는 일정 비율, 즉 커플링비만큼의 커플링 바이어스가 유도된다. 게이트전극패턴(122)에 커플링 바이어스가 유도되면, 커플링 바이어스의 크기 등에 따라 프로그램 동작 및 리드 동작이 수행될 수 있다.
게이트전극패턴(122)과, 소스컨택플러그(191)와, 그 사이의 절연층들은 수평 구조의 커플링 커패시터를 구성한다. 마찬가지로 게이트전극패턴(122)과, 드레인컨택플러그(192)와, 그 사이의 절연층들 또한 수평 구조의 커플링 커패시터를 구성한다. 이 커플링 커패시터들 또한 소스컨택플러그(192) 및 드레인컨택플러그(192)에 바이어스가 인가되면 커플링 동작을 수행할 수 있다. 따라서 게이트전극패턴(122)에는, 소스컨택플러그(192) 및 드레인컨택플러그(192)로부터의 수평 커플링 동작에 의한 커플링 바이어스와, 커플링컨택플러그(193)로부터의 수직 커플링 동작에 의한 커플링 바이어스가 함께 유도될 수 있다.
본 예에 따른 불휘발성 메모리소자(100)에 있어서, 게이트전극패턴(122)에 커플링 바이어스가 유도되도록 하는 커플링컨택플러그(193)가 소스컨택플러그(191) 및 드레인컨택플러그(192)와 동일한 물질층, 예컨대 텅스텐(W)층으로 형성된다. 폴리실리콘층으로 이루어지는 컨트롤게이트가 배치되는 구조의 경우, 컨트롤게이트 형성을 위한 별도의 폴리실리콘 증착 및 패터닝 공정을 수행하여야 한다. 반면에 본 예에서는 소스컨택플러그(191) 및 드레인컨택플러그(192) 형성시 커플링컨택플러그(193)도 함께 만들어질 수 있으며, 이에 따라 커플링컨택플러그(193)를 형성하기 위한 별도의 독립적인 프로세스가 불필요하다. 따라서 씨모스(CMOS) 공정에 대한 부합성(compatibility)을 확보할 수 있다.
도 3은 일 예에 따른 불휘발성 메모리소자의 셀어레이를 나타내 보인 평면도이다. 도 3을 참조하면, 불휘발성 메모리소자의 셀어레이(200)는, 복수개의 행들 및 복수개의 열들의 교차점들에 각각 위치하는 복수개의 셀들을 포함한다. 셀어레이(200)는, 복수개의 열들에 각각 배치되는 복수개의 액티브영역들(203a, 203b, 203c)과, 교차점들의 각각에 배치되는 복수개의 게이트전극패턴들을 포함하여 구성된다. 복수개의 액티브영역들(203a, 203b, 203c)은 제1 방향(도면에서 가로 방향)을 따라 연장되도록 배치된다. 액티브영역들(203a, 203b, 203c)의 각각은 제2 방향(도면에서 세로 방향)을 따라 상호 이격되도록 배치된다. 액티브영역들(203a, 203b, 203c)의 각각은 소자분리영역(204)에 의해 한정된다. 소자분리영역(204)에는 소자분리층이 배치될 수 있다. 액티브영역들(203a, 203b, 203c)의 각각은, 불휘발성 메모리소자의 셀어레이(200)의 각각의 행을 구성한다. 예컨대 액티브영역(203a)은 셀어레이(200)를 구성하는 복수개의 셀들 중 제1 행의 셀들을 구성한다. 액티브영역(203b)은 셀어레이(200)를 구성하는 복수개의 셀들 중 제2 행의 셀들을 구성한다. 액티브영역(203c)은 셀어레이(200)를 구성하는 복수개의 셀들 중 제3 행의 셀들을 구성한다. 행들의 개수 및 각 행을 구성하는 셀들의 개수는 다양하게 변할 수 있다.
제1 행의 액티브영역(203a) 및 소자분리영역(204) 위에는 복수개의 게이트전극패턴들(222-11, 222-12, 222-13, 222-14)이 배치된다. 게이트전극패턴들(222-11, 222-12, 222-13, 222-14)의 각각은, 액티브영역(203a)과 교차하도록 제2 방향을 따라 연장되도록 배치된다. 게이트전극패턴들(222-11, 222-12, 222-13, 222-14)은 제1 방향을 따라서는 상호 이격되도록 배치된다. 게이트전극패턴들(222-11, 222-12, 222-13, 222-14) 각각의 양 측면의 액티브영역(203a)에는 소스영역(211a) 및 드레인영역(212a)이 배치된다.
게이트전극패턴들(222-11, 222-12, 222-13, 222-14)의 각각은, 불휘발성 메모리소자의 셀어레이(200)의 각각의 열을 구성한다. 예컨대 게이트전극패턴(222-11)은 셀어레이(200)의 제1 행을 구성하는 복수개의 셀들 중 제1 열의 셀을 구성한다. 게이트전극패턴(222-12)은 셀어레이(200)의 제1 행을 구성하는 복수개의 셀들 중 제2 열의 셀을 구성한다. 게이트전극패턴(222-13)은 셀어레이(200)의 제1 행을 구성하는 복수개의 셀들 중 제3 열의 셀을 구성한다. 그리고 게이트전극패턴(222-14)은 셀어레이(200)의 제1 행을 구성하는 복수개의 셀들 중 제4 열의 셀을 구성한다. 열들의 개수는 다양하게 변할 수 있다.
제2 행의 액티브영역(203b) 및 소자분리영역(204) 위에는 복수개의 게이트전극패턴들(222-21, 222-22, 222-23, 222-24)이 배치된다. 게이트전극패턴들(222-21, 222-22, 222-23, 222-24)의 각각은, 액티브영역(203b)과 교차하도록 제2 방향을 따라 연장되도록 배치된다. 게이트전극패턴들(222-21, 222-22, 222-23, 222-24)은 제1 방향을 따라서는 상호 이격되도록 배치된다. 또한 게이트전극패턴들(222-21, 222-22, 222-23, 222-24)의 각각은 제1 행에 배치되는 게이트전극패턴들(222-11, 222-12, 222-13, 222-14) 중 동일한 열에서 인접하는 게이트전극패턴과는 제2 방향을 따라 상호 이격되도록 배치된다. 게이트전극패턴들(222-21, 222-22, 222-23, 222-24) 각각의 양 측면의 액티브영역(203b)에는 소스영역(211b) 및 드레인영역(212b)이 배치된다.
게이트전극패턴들(222-21, 222-22, 222-23, 222-24)의 각각은, 불휘발성 메모리소자의 셀어레이(200)의 각각의 열을 구성한다. 예컨대 게이트전극패턴(222-21)은 셀어레이(200)의 제2 행을 구성하는 복수개의 셀들 중 제1 열의 셀을 구성한다. 게이트전극패턴(222-22)은 셀어레이(200)의 제2 행을 구성하는 복수개의 셀들 중 제2 열의 셀을 구성한다. 게이트전극패턴(222-23)은 셀어레이(200)의 제2 행을 구성하는 복수개의 셀들 중 제3 열의 셀을 구성한다. 그리고 게이트전극패턴(222-24)은 셀어레이(200)의 제2 행을 구성하는 복수개의 셀들 중 제4 열의 셀을 구성한다. 열들의 개수는 다양하게 변할 수 있다.
제3 행의 액티브영역(203c) 및 소자분리영역(204) 위에는 복수개의 게이트전극패턴들(222-31, 222-32, 222-33, 222-34)이 배치된다. 게이트전극패턴들(222-31, 222-32, 222-33, 222-34)의 각각은, 액티브영역(203c)과 교차하도록 제2 방향을 따라 연장되도록 배치된다. 게이트전극패턴들(222-31, 222-32, 222-33, 222-34)은 제1 방향을 따라서는 상호 이격되도록 배치된다. 또한 게이트전극패턴들(222-31, 222-32, 222-33, 222-34)의 각각은 제2 행에 배치되는 게이트전극패턴들(222-21, 222-22, 222-23, 222-24) 중 동일한 열에서 인접하는 게이트전극패턴과는 제2 방향을 따라 상호 이격되도록 배치된다. 게이트전극패턴들(222-31, 222-32, 222-33, 222-34) 각각의 양 측면의 액티브영역(203c)에는 소스영역(211c) 및 드레인영역(212c)이 배치된다.
게이트전극패턴들(222-31, 222-32, 222-33, 222-34)의 각각은, 불휘발성 메모리소자의 셀어레이(200)의 각각의 열을 구성한다. 예컨대 게이트전극패턴(222-31)은 셀어레이(200)의 제3 행을 구성하는 복수개의 셀들 중 제1 열의 셀을 구성한다. 게이트전극패턴(222-32)은 셀어레이(200)의 제3 행을 구성하는 복수개의 셀들 중 제2 열의 셀을 구성한다. 게이트전극패턴(222-33)은 셀어레이(200)의 제3 행을 구성하는 복수개의 셀들 중 제3 열의 셀을 구성한다. 그리고 게이트전극패턴(222-34)은 셀어레이(200)의 제3 행을 구성하는 복수개의 셀들 중 제4 열의 셀을 구성한다. 열들의 개수는 다양하게 변할 수 있다.
제1 열의 셀들을 구성하는 게이트전극패턴들(222-11, 222-21, 222-31) 위에는 제1 커플링컨택(233-1)이 배치된다. 즉 제1 커플링컨택(233-1)은 제2 방향을 따라 연장되도록 배치되며, 제1 열의 셀들을 구성하는 게이트전극패턴들(222-11, 222-21, 222-31)의 각각과 중첩된다. 제1 커플링컨택(233-1)의 폭, 즉 제1 방향을 따라 측정되는 길이는 게이트전극패턴들(222-11, 222-21, 222-31)의 각각의 폭과 실질적으로 동일할 수 있다. 게이트전극패턴들(222-11, 222-21, 222-31) 각각의 전체 면적의 평면은 제1 커플링컨택(233-1)의 전체 평면 내에 배치된다. 제1 커플링컨택(233-1)은, 도 2를 참조하여 설명한 바와 같이, 커플링컨택플러그로 구성된다.
제2 열의 셀들을 구성하는 게이트전극패턴들(222-12, 222-22, 222-32) 위에는 제2 커플링컨택(233-2)이 배치된다. 즉 제2 커플링컨택(233-2)은 제2 방향을 따라 연장되도록 배치되며, 제2 열의 셀들을 구성하는 게이트전극패턴들(222-12, 222-22 222-32)의 각각과 중첩된다. 제2 커플링컨택(233-2)의 폭, 즉 제1 방향을 따라 측정되는 길이는 게이트전극패턴들(222-12, 222-22 222-32)의 각각의 폭과 실질적으로 동일할 수 있다. 게이트전극패턴들(222-12, 222-22, 222-32) 각각의 전체 면적의 평면은 제2 커플링컨택(233-2)의 전체 평면 내에 배치된다. 제2 커플링컨택(233-2)은, 도 2를 참조하여 설명한 바와 같이, 커플링컨택플러그로 구성된다.
제3 열의 셀들을 구성하는 게이트전극패턴들(222-13, 222-23, 222-33) 위에는 제3 커플링컨택(233-3)이 배치된다. 즉 제3 커플링컨택(233-3)은 제2 방향을 따라 연장되도록 배치되며, 제3 열의 셀들을 구성하는 게이트전극패턴들(222-13, 222-23 222-33)의 각각과 중첩된다. 제3 커플링컨택(233-3)의 폭, 즉 제1 방향을 따라 측정되는 길이는 게이트전극패턴들(222-13, 222-23 222-33)의 각각의 폭과 실질적으로 동일할 수 있다. 게이트전극패턴들(222-13, 222-23, 222-33) 각각의 전체 면적의 평면은 제3 커플링컨택(233-3)의 전체 평면 내에 배치된다. 제3 커플링컨택(233-3)은, 도 2를 참조하여 설명한 바와 같이, 커플링컨택플러그로 구성된다. 이에 따라 커플링컨택플러그와 게이트전극패턴 사이에는 다층 구조의 절연층, 예컨대 다층 구조의 실리사이드보호층이 배치될 수 있다.
제1 행의 셀들을 구성하는 액티브영역(203a) 내에 배치되는 소스영역(211a) 및 드레인영역(212a)에는 각각 소스컨택(231a) 및 드레인컨택(232a)이 배치된다. 제2 행의 셀들을 구성하는 액티브영역(203b) 내에 배치되는 소스영역(211b) 및 드레인영역(212b)에는 각각 소스컨택(231b) 및 드레인컨택(232b)이 배치된다. 제3 행의 셀들을 구성하는 액티브영역(203c) 내에 배치되는 소스영역(211c) 및 드레인영역(212c)에는 각각 소스컨택(231c) 및 드레인컨택(232c)이 배치된다. 소스컨택들(231a, 231b, 231c)의 각각 및 드레인컨택들(232a, 232b, 232c)의 각각은, 도 2를 참조하여 설명한 바와 같이, 소스컨택플러그 및 드레인컨택플러그로 구성된다.
상호 인접하는 홀수번째 열 및 짝수번째 열의 셀들의 각각의 소스컨택(231a, 231b, 231c)은 하나의 소스라인에 전기적으로 결합된다. 즉 제1 열 및 제2 열의 셀들의 각각의 소스컨택(231a, 231b, 231c)은 제1 소스라인(SL1)에 전기적으로 결합된다. 제3 열 및 제4 열의 셀들의 각각의 소스컨택(231a, 231b, 231c)은 제2 소스라인(SL2)에 전기적으로 결합된다. 동일한 행의 셀들의 각각의 드레인컨택은 하나의 비트라인에 전기적으로 결합된다. 즉 제1 행의 드레인컨택(232a)들 모두는 제1 비트라인(BL1)에 전기적으로 결합된다. 제2 행의 드레인컨택(232b)들 모두는 제2 비트라인(BL2)에 전기적으로 결합된다. 제3 행의 드레인컨택(232c)들 모두는 제3 비트라인(BL3)에 전기적으로 결합된다. 동일한 열의 셀들의 각각의 커플링컨택은 하나의 워드라인에 전기적으로 결합된다. 즉 제1 열의 커플링컨택(233-1)은 제1 워드라인(WL1)에 전기적으로 결합된다. 제2 열의 커플링컨택(233-2)은 제2 워드라인(WL2)에 전기적으로 결합된다. 제3 열의 커플링컨택(233-3)은 제3 워드라인(WL3)에 전기적으로 결합된다.
본 예에서는 3X4의 어레이 형태의 셀어레이(200)를 하나의 예시로 제공한다. 3개의 행들 중 각각의 행을 구성하는 셀들은 액티브영역(203a, 203b, 203c)을 공유한다. 4개의 열들 중 각각의 열을 구성하는 셀들은 커플링컨택(233-1, 233-2, 233-3)을 공유한다. 각각의 셀의 단면 구조는 도 2를 참조하여 설명한 바와 동일하다. 이에 따라 제1 행 및 제1 열의 셀의 경우, 커플링컨택(233-1)과 게이트전극패턴(222-11) 사이에는 실리사이드보호층을 구성하는 제1 절연층 및 제2 절연층이 배치된다. 본 예에 따른 셀어레이(200)의 프로그램 및 리드 동작을 위해, 행 단위의 셀 선택은 비트라인을 통해 이루어지며, 열 단위의 셀 선택은 워드라인을 통하거나, 또는 워드라인 및 소스라인을 통해 이루어질 수 있다.
도 4 내지 도 12는 일 예에 따른 불휘발성 메모리소자의 제조방법을 설명하기 위해 나타내 보인 단면도들이다. 도 4에 나타낸 바와 같이, 기판(301)의 소자분리영역(304)에 소자분리층(302)을 형성하여 액티브영역(303)을 한정한다. 소자분리층(302)을 트랜치 소자분리층일 수 있다. 일 예에서 기판(301)은 p형 도전형을 가질 수 있다. 소자분리층(302)을 형성한 후에, 필요한 경우 웰영역 형성을 위한 이온주입공정을 수행할 수 있다. 기판(301) 위에 게이트절연층 및 게이트전극층을 순차적으로 형성한다. 일 예에서 게이트절연층은 옥사이드층으로 형성할 수 있으며, 게이트전극층은 폴리실리콘층으로 형성할 수 있다. 폴리실리콘층 형성시 또는 형성 후에 폴리실리콘층에 적절한 농도의 불순물이온을 주입할 수 있다. 소정의 마스크패턴을 이용하여 게이트전극층 및 게이트절연층을 선택적으로 제거한다. 이에 따라 기판(301)의 액티브영역(303) 일부 표면 위에는 게이트절연층패턴(321) 및 게이트전극패턴(322)이 형성된다. 비록 본 단면 구조에서는 나타나지 않지만, 도 1을 참조하여 설명한 바와 같이, 액티브영역(303)은 일 방향을 따라 길게 연장되는 평면 구조로 형성할 수 있다. 또한 게이트절연층패턴(321) 및 게이트전극패턴(322)은 액티브영역(303)과 교차하는 방향을 따라 길게 연장되는 평면 구조로 형성할 수 있다. 게이트절연층패턴(321) 및 게이트전극패턴(322)을 형성한 후에는 마스크패턴을 제거한다. 이와 같은 게이트절연층패턴(321) 및 게이트전극패턴(322)의 형성은, 기판(301)의 다른 영역에 형성되는 다른 소자, 예컨대 모스 트랜지스터의 게이트절연층패턴 및 게이트전극패턴 형성 프로세스시에 함께 수행될 수 있다.
도 5를 참조하면, 게이트전극패턴(322)을 이온주입마스크로 이온주입을 수행하여 소스연장영역(311a) 및 드레인연장영역(312a)을 형성한다. 이온주입은 n형 도전형의 불순물이온을 사용하여 수행할 수 있다. 이에 따라 소스연장영역(311a) 및 드레인연장영역(312a)은 게이트전극패턴(322)과 자기정렬될 수 있다. 소스연장영역(311a) 및 드레인연장영역(312a)은 얕은 접합깊이를 갖는다. 전면에 절연스페이서(340) 형성을 위한 절연층을 형성한다. 일 예에서 절연층은 옥사이드층 및 나이트라이드층의 적층 구조로 형성할 수 있다. 통상의 이방성 식각을 수행하여, 게이트절연층패턴(321) 및 게이트전극패턴(322)의 측벽과 소스연장영역(311a)(또는 드레인연장영역(312a) 표면 위에 배치되는 옥사이드층(341)과, 옥사이드층(341)의 측벽 및 바닥면 위에 배치되는 나이트라이드층(342)으로 이루어지는 절연스페이서(340)를 형성한다.
절연스페이서(340)를 형성한 후에 게이트전극패턴(322) 및 절연스페이서(340)를 이온주입마스크로 이온주입을 수행하여 딥소스영역(311b) 및 딥드레인영역(312b)을 형성한다. 이에 따라 딥소스영역(311b) 및 딥드레인영역(312b)은 절연스페이서(340)와 자기정렬될 수 있다. 딥소스영역(311b) 및 딥드레인영역(312b)은 깊은 접합깊이를 갖는다. 소스연장영역(311a) 및 딥소스영역(311b)은 엘디디(LDD) 형태의 소스영역(311)을 구성한다. 드레인연장영역(312a) 및 딥드레인영역(312b)은 엘디디(LDD) 형태의 드레인영역(312)을 구성한다.
도 6을 참조하면, 절연스페이서(340)와 게이트전극패턴(322) 위에 실리사이드보호층(350)을 형성한다. 실리사이드보호층(350)은 절연스페이서(340)의 측면으로부터 수평 방향으로 연장되어 소스영역(311) 및 드레인영역(312)의 일부 영역을 덮을 수 있다. 실리사이드보호층(350)에 의해 실리사이드층이 형성될 영역의 소스영역(311) 표면과 드레인영역(312) 표면이 노출된다. 일 예에서 실리사이드보호층(350)은, 제1 절연층(351), 제2 절연층(352), 및 제3 절연층(353)이 순차적으로 적층되는 다층 구조로 형성할 수 있다. 일 예에서 제1 절연층(351) 및 제3 절연층(353)은 옥사이드층으로 형성할 수 있다. 제2 절연층(352)은, 제3 절연층(353)과 충분한 식각선택비를 갖는 물질로 이루어진다. 일 예에서 제3 절연층(353)이 옥사이드층으로 이형성할 경우 제2 절연층(352)은 나이트라이드층으로 형성할 수 있다. 다른 예에서 제2 절연층(352)은 금속산화물질, 예컨대 알루미늄옥사이드(Al2O3), 탄탈륨옥사이드(Ta2O5), 및 하프늄옥사이드(HfO2) 중 적어도 어느 하나를 포함할 수 있다. 본 예에서는 실리사이드보호층(350)이 3개의 절연층들의 다층 구조를 갖도록 하지만, 다른 예에서 실리사이드보호층(350)은 4개 이상의 절연층들의 다층 구조를 가질 수도 있다.
도 7을 참조하면, 소스영역(311) 및 드레인영역(312)의 노출 표면에 각각 제1 실리사이드층(315) 및 제2 실리사이드층(316)을 형성한다. 제1 실리사이드층(315) 및 제2 실리사이드층(316)을 형성하는 과정에서, 실리사이드층이 형성되기를 원하지 않는 영역, 예컨대 게이트전극패턴(322)의 상부 표면 등은 실리사이드보호층(350)에 의해 실리사이드 공정으로부터 보호될 수 있다. 제1 실리사이드층(315) 및 제2 실리사이드층(316)을 형성하기 위해서는, 먼저 전면에 금속층을 형성한다. 금속층은 텅스텐(W), 몰리브데늄(Mo), 티타늄(Ti), 코발트(Co)와 같은 금속물질층으로 형성할 수 있다. 일 예에서 금속층 형성은 스퍼터링(sputtering) 방법을 사용하여 수행할 수 있다. 금속층을 형성한 후, 일정 온도의 열처리를 수행하여 금속층의 금속성분과 소스영역(311) 및 드레인영역(312)의 반도체성분, 예컨대 실리콘(Si)을 반응시킨다. 이 반응에 의해 자기정렬된 제1 실리사이드층(315) 및 제2 실리사이드층(316)이 형성된다. 제1 실리사이드층(315) 및 제2 실리사이드층(316)을 형성한 후에는 남은 금속층을 제거한다.
비록 도면에 나타내지는 않았지만, 기판(301)의 다른 영역에 다른 능동소자, 예컨대 모스(MOS) 트랜지스터가 함께 형성되는 경우, 제1 실리사이드층(315) 및 제2 실리사이드층(316)을 형성하는 과정에서 모스(MOS) 트랜지스터를 구성하는 소스영역, 드레인영역, 및 게이트전극패턴 표면에도 각각 실리사이드층이 형성될 수 있다. 모스 트랜지스터의 경우 게이트전극패턴에 게이트전압을 인가하기 위한 배선구조가 물리적으로 컨택됨에 따라 게이트전극패턴의 표면에도 실리사이드층을 형성하여 컨택저항을 감소시킬 필요가 있다. 반면에 본 예에 따른 불휘발성 메모리소자의 경우, 게이트전극패턴(322)이 전기적으로 플로팅 상태를 유지하여야 함에 따라 게이트전극패턴(322) 표면에 실리사이드층이 형성되는 것을 방지하기 위한 실리사이드보호층(350)을 미리 형성한 후에 실리사이드공정을 수행한다. 통상적으로 실리사이드보호층(350)은 단일의 절연층 구조로 형성하지만, 본 예에서는 후속의 컨택플러그 형성을 위한 컨택홀 형성시 식각에 의한 컨택홀 깊이를 제어하기 위해 식각선택비가 다른 복수의 절연층 구조로 형성한다.
제1 실리사이드층(315) 및 제2 실리사이드층(316)을 형성한 후에는, 제1 실리사이드층(315), 제2 실리사이드층(316), 및 실리사이드보호층(350) 위에 식각버퍼층(360)을 형성한다. 식각버퍼층(360)은, 후속의 층간절연층을 구성하는 물질보다 식각율이 낮은 물질층으로 형성한다. 일 예에서 식각버퍼층(360)은, 후속의 층간절연층에 대한 식각이 이루어지는 동안 거의 식각되지 않을 정도의 식각선택비를 가질 수 있다. 일 예에서 층간절연층을 옥사이드계 물질로 형성하는 경우 식각버퍼층(360)은 나이트라이드계 물질로 형성할 수 있다.
도 8을 참조하면, 식각버퍼층(360) 위에 층간절연층(370)을 형성한다. 도 7을 참조하여 설명한 바와 같이, 층간절연층(370)과 식각버퍼층(360) 사이에는 충분한 식각선택비가 확보되어야 한다. 따라서 층간절연층(370) 및 식각버퍼층(360)을 구성하는 물질은 이와 같은 식각선택비를 고려하여 결정할 수 있다. 일 예에서 층간절연층(370)은 옥사이드 계열의 절연물질층으로 형성할 수 있다. 일 예에서 층간절연층(370)은 복수개의 절연물질층들로 구성되는 다층 구조로 형성될 수도 있다. 층간절연층(370)을 형성한 후에는 층간절연층(370) 위에 식각마스크층패턴(372)을 형성한다. 일 예에서 식각마스크층패턴(372)은 포토레지스트로 형성할 수 있다. 식각마스크층패턴(372)은 컨택홀들이 형성될 영역의 층간절연층(370) 표면을 노출시키는 개구부들(373, 374, 375)을 갖는다.
도 9를 참조하면, 식각마스크층패턴(372)의 개구부들(373, 374, 375)에 의해 노출된 층간절연층(370)에 대한 식각공정을 수행한다. 이 식각공정에 의해 층간절연층(370)의 노출부분은 제거된다. 개구부(375)에 의해 노출되는 영역에서 식각버퍼층(360) 표면이 노출되도록 식각이 이루어지면, 개구부(375)에 의해 노출되는 영역에서 층간절연층(370)이 제거되는 깊이(D1)는, 개구부들(373, 374) 각각에 의해 노출되는 영역에서 층간절연층(370)이 제거되는 깊이(D2, D3)와 실질적으로 동일하며, 차이가 나더라도 그 차이는 미미한 정도가 된다.
도 10을 참조하면, 식각공정을 계속 진행하여 개구부들(373, 374) 각각에 의해 노출되는 영역에서 층간절연층(370)이 모두 제거되도록 한다. 이 과정에서 개구부(375)에 의해 노출되는 영역에서는 식각버퍼층(360)의 노출부분에 대한 추가적인 식각이 억제된다. 비록 도면에 나타내지는 않았지만, 개구부들(373, 374) 각각에 의해 노출되는 영역에서 층간절연층(370)이 모두 제거되는 동안, 개구부(375)에 의해 노출되는 영역에서 식각버퍼층(360)도 일정 두께 제거될 수도 있다. 이 두께는, 주로 식각버퍼층(360)과 층간절연층(370) 사이의 식각선택비에 따라 결정될 수 있다. 따라서 이 식각선택비를 조절함으로써 개구부(375)에 의해 노출되는 영역에서 식각버퍼층(360)이 충분한 두께로 남아 있도록 할 수 있다.
도 11을 참조하면, 식각공정을 계속 진행하여 개구부들(373, 374, 375)에 의해 노출되는 영역들에서 식각버퍼층(360)의 노출부분이 제거되도록 한다. 본 예에서 개구부(375)에 의해 노출되는 영역에서는 식각버퍼층(360)의 노출부분이 모두 제거되고, 또한 실리사이드보호층(350)을 구성하는 제3 절연층(353)도 제거되어 제2 절연층(352)이 노출될 수 있다. 이에 따라 개구부(375)에 의해 노출되는 영역에는 실리사이드보호층(350)을 구성하는 제2 절연층(352)을 노출시키는 커플링컨택홀(383)이 형성된다. 비록 도면에 나타내지는 않았지만, 다른 예에서 개구부(375)에 의해 노출되는 영역에서 제3 절연층(353)이 일정 두께 남을 수도 있으며, 이 경우 커플링컨택홀(383)은 제3 절연층(353)을 노출시킬 수도 있다. 개구부(373)에 의해 노출되는 영역에는 제1 실리사이드층(315) 표면을 노출시키는 소스컨택홀(381)이 형성된다. 개구부(374)에 의해 노출되는 영역에는 제2 실리사이드층(316) 표면을 노출시키는 드레인컨택홀(382)이 형성된다.
도 12를 참조하면, 소스컨택홀(381), 드레인컨택홀(382), 및 커플링컨택홀(383) 내부를 금속층으로 매립하여, 각각 소스컨택플러그(391), 드레인컨택플러그(392), 및 커플링컨택플러그(393)을 형성한다. 일 예에서 소스컨택플러그(391), 드레인컨택플러그(392), 및 커플링컨택플러그(393)는 텅스텐(W)층으로 형성할 수 있다. 소스컨택플러그(391)의 하부면은 제1 실리사이드층(315)과 접촉한다. 이에 따라 소스컨택플러그(391)는 제1 실리사이드층(315)을 통해 소스영역(311)에 전기적으로 결합된다. 드레인컨택플러그(392)의 하부면은 제2 실리사이드층(316)과 접촉한다. 이에 따라 드레인컨택플러그(392)는 제2 실리사이드층(316)을 통해 드레인영역(312)에 전기적으로 결합된다. 커플링컨택플러그(393)는, 실리사이드보호층(350)을 구성하는 제1 절연층(351) 및 제2 절연층(352)에 의해 게이트전극패턴(322)과 이격된다. 이에 따라 게이트전극패턴(322)은 전기적으로 고립되는 플로팅 상태를 유지할 수 있다. 커플링컨택플러그(393)를 통해 일정 크기의 전압이 인가되면, 게이트전극패턴(322)에는 일정 커플링비에 따른 커플링전압이 유도될 수 있다.
도 13은 다른 예에 따른 불휘발성 메모리소자를 나타내 보인 평면도이다. 도 13을 참조하면, 본 예에 따른 불휘발성 메모리소자(400)는, 저장게이트(422)를 갖는 저장트랜지스터와 선택게이트(424)를 갖는 선택트랜지스터를 포함하는 구조를 갖는다. 구체적으로 액티브영역(403)이 제1 방향(도면에서 가로방향)을 따라 길게 배치된다. 액티브영역(403)은 소자분리영역(404)에 의해 한정될 수 있다. 저장게이트(422)는 제2 방향(도면에서 세로방향)을 따라 길게 배치된다. 저장게이트(422)는 액티브영역(403)과 상호 교차한다. 이에 따라 액티브영역(403)은, 저장게이트(422)에 의해 제1 방향을 따라 두 개의 영역들, 즉 도면에서 저장게이트(422)의 좌측 및 우측에 각각 위치하는 좌측영역(411') 및 우측영역(414')으로 구분될 수 있다. 선택게이트(424)는 제2 방향을 따라 길게 배치된다. 선택게이트(424)는 액티브영역(403) 중 저장게이트(422)의 우측영역(414')과 교차한다. 이에 따라 저장게이트(422)의 우측영역(414')은, 선택게이트(424)에 의해 제1 방향을 따라 두 개의 영역들, 즉 도면에서 선택게이트(424)와 저장게이트(424) 사이의 중간영역(413')과, 도면에서 선택게이트(424)의 우측에 위치하는 우측영역(412')으로 구분될 수 있다.
선택게이트(424)의 양 측면들 중 중간영역(413')에 인접하는 측면은, 저장게이트(422)의 양 측면들 중 중간영역(413')에 인접하는 측면과 상호 대향한다. 비록 도면에 나타내지는 않았지만, 상호 대향하는 저장게이트(422)의 측면과 선택게이트(424)의 측면 사이에는 일정 크기의 유전율을 갖는 절연층이 배치된다. 이 절연층은, 저장게이트(422) 및 선택게이트(424)와 함께 수평 방향으로의 제1 커플링 커패시터(C1)를 구성한다. 선택게이트(424)에 전압이 인가되면, 제1 커플링 커패시터(C1)의 커플링 동작에 의해, 제1 커플링 커패시터(C1)의 커플링비에 의한 일정 크기의 커플링 전압이 저장게이트(422)에 유도될 수 있다.
좌측영역(411')의 액티브영역(403)에는 제1 접합영역(411)이 배치된다. 우측영역(414')의 액티브영역(403)에는 제2 접합영역(412)이 배치된다. 중간영역(413')의 액티브영역(403)에는 제3 접합영역(413)이 배치된다. 일 예에서 제1 접합영역(411), 제2 접합영역(412), 및 제3 접합영역(413)은 n+형의 도전형을 가질 수 있다. 제1 접합영역(411) 및 제3 접합영역(413)은, 각각 저장트랜지스터의 소스영역 및 드레인영역일 수 있다. 제3 접합영역(413) 및 제2 접합영역(412)은, 각각 선택트랜지스터의 소스영역 및 드레인영역일 수 있다. 제3 접합영역(413)은 저장트랜지스터 및 선택트랜지스터에 서로 공유되며, 저장트랜지스터에서는 드레인영역으로 사용되고 선택트랜지스터에서는 소스영역으로 사용될 수 있다. 선택트랜지스터가 턴 온 될 경우 제2 접합영역(412)에 인가되는 전압은 제3 접합영역(413)으로 전달될 수 있다.
제1 접합영역(411)에는 제1 컨택(431)이 배치된다. 제1 컨택(431)은 소스컨택플러그로 이루어질 수 있다. 소스컨택플러그는 제1 접합영역(411)에 직접 접촉하거나, 또는 실리사이드층과 같은 도전층을 통해 전기적으로 연결될 수 있다. 제1 컨택(431)은 배선라인(494')을 통해 소스라인(SL)에 연결될 수 있다. 제2 접합영역(412)에는 제2 컨택(432)이 배치된다. 제2 컨택(432)은 드레인컨택플러그로 이루어질 수 있다. 드레인컨택플러그는 제2 접합영역(412)에 직접 접촉하거나, 또는 실리사이드층과 같은 도전층을 통해 전기적으로 연결될 수 있다. 제2 컨택(432)은 배선라인(495')을 통해 비트라인(BL)에 연결될 수 있다. 액티브영역(403)과는 중첩되지 않으면서 저장게이트(422)와 중첩되는 영역에는 제3 컨택(433)이 배치된다. 제3 컨택(433)은 커플링컨택플러그로 이루어질 수 있다. 커플링컨택플러그는 저장게이트(422)와 물리적으로 접촉되지 않으며, 따라서 저장게이트(422)의 전기적 고립 구조인 플로팅 구조는 커플링컨택플러그에 의해 영향받지 않는다. 선택게이트(424)에는 제4 컨택(434)이 배치된다. 제4 컨택(434)은 배선라인(496')을 통해 워드라인(WL)에 연결될 수 있다. 배선라인(496')은, 다른 배선라인(497')을 통해 제3 컨택(433) 및 제4 컨택(434)을 전기적으로 결합시킨다.
비록 도면에 나타내지는 않았지만, 제1 컨택(431)을 구성하는 소스컨택플러그와 저장게이트(422) 사이에는 수평 방향으로 일정 크기의 유전율을 갖는 절연층이 배치된다. 이 절연층은, 소스컨택플러그 및 저장게이트(422)와 함께 수평 방향으로의 제2 커플링 커패시터(C2)를 구성한다. 소스컨택플러그에 전압이 인가되면, 제2 커플링 커패시터(C2)의 커플링 동작에 의해, 제2 커플링 커패시터(C2)의 커플링비에 의한 일정 크기의 커플링 전압이 저장게이트(422)에 유도될 수 있다. 또한 본 평면도에는 나타나지 않지만, 제3 컨택(433)을 구성하는 커플링컨택플러그와 저장게이트(422) 사이에는 수직 방향으로 일정 크기의 유전율을 갖는 절연층이 배치된다. 이 절연층은, 커플링컨택플러그 및 저장게이트(422)와 함께 수직 방향으로의 제3 커패시터를 구성한다. 제3 커패시터에 대한 구체적인 설명은 아래의 단면 구조에 대한 설명에서 상세하게 하기로 한다.
도 14는 도 13의 선 I-I'를 따라 절단하여 나타내 보인 단면도이다. 도 15는 도 13의 선 II-II'를 따라 절단하여 나타내 보인 단면도이다. 도 16은 도 13의 선 III-III'를 따라 절단하여 나타내 보인 단면도이다. 그리고 도 17은 도 13의 선 IV-IV'를 따라 절단하여 나타내 보인 단면도이다. 도 14 내지 도 17을 참조하면, 소자분리영역(404)의 기판(401) 상부 영역에는 소자분리층(402)이 배치된다. 소자분리층(402)은 트랜치 소자분리층이지만, 이에 한정되지는 않는다. 소자분리층(402)에 의해 기판(401)의 액티브영역(403)이 한정된다. 즉 소자분리층(402)으로 둘러싸여지는 기판(401) 상부영역을 액티브영역(403)으로 정의할 수 있다. 액티브영역(403)에는, 제1 접합영역(411), 제2 접합영역(412), 및 제3 접합영역(413)이 배치된다. 제3 접합영역(413)은 제1 접합영역(411)과 제2 접합영역(412) 사이에 배치된다. 제1 접합영역(411)과 제3 접합영역(413) 사이의 액티브영역(403)은 제1 채널영역(414)으로 정의할 수 있다. 제2 접합영역(412)과 제3 접합영역(413) 사이의 액티브영역(403)은 제2 채널영역(415)으로 정의할 수 있다. 본 단면 구조들에는 나타내지 않았지만, 제1 접합영역(411), 제2 접합영역(412), 및 제3 접합영역(413)은, 도 2에 나타낸 바와 같이 엘디디(LDD) 구조로 배치될 수 있으며, 이 경우 저장게이트(422) 및 선택게이트(424)의 측면에는 절연스페이서가 배치될 수 있다.
제1 채널영역(414) 위에는 제1 게이트절연층패턴(421) 및 저장게이트(422)가 배치된다. 제2 채널영역(415) 위에는 제2 게이트절연층패턴(423) 및 선택게이트(424)가 배치된다. 일 예에서 저장게이트(422) 및 선택게이트(424)는 단일의 폴리실리콘층으로 이루어질 수 있다. 다른 예에서 저장게이트(422) 및 선택게이트(424)는 폴리실리콘층 외의 다른 도전층으로 이루어질 수도 있다.
기판(401) 위에는 층간절연층(470)이 배치된다. 층간절연층(470)은, 제1 컨택홀(481), 제2 컨택홀(482), 제3 컨택홀(483), 및 제4 컨택홀(484)을 갖는다. 제1 컨택홀(481) 및 제2 컨택홀(482)은 각각 제1 접합영역(411) 및 제2 접합영역(412)과 중첩된다. 제3 컨택홀(483)은 저장게이트(422)의 일부와 중첩된다. 제4 컨택홀(484)은 선택게이트(422)의 일부와 중첩된다. 도 14에 나타낸 바와 같이, 제1 컨택홀(481), 및 제2 컨택홀(482)은, 각각 제1 접합영역(411) 및 제2 접합영역(412)을 노출시킨다. 또한 도 16에 나타낸 바와 같이, 제4 컨택홀(484)은 선택게이트(424)를 노출시킨다. 반면에 도 15에 나타낸 바와 같이, 제3 컨택홀(483)은 저장게이트(422)의 상부면을 노출시키지 않는다.
소스컨택플러그(491)는 제1 컨택홀(481)을 채우면서 제1 접합영역(411)에 접촉된다. 도면에 나타내지는 않았지만, 제1 접합영역(411) 상부에 실리사이드층이 배치될 수 있으며, 이 경우 소스컨택플러그(491)는 실리사이드층에 접촉될 수 있다. 드레인컨택플러그(492)는 제2 컨택홀(482)을 채우면서 제2 접합영역(412)에 접촉된다. 도면에 나타내지는 않았지만, 제2 접합영역(412) 상부에 실리사이드층이 배치될 수 있으며, 이 경우 드레인컨택플러그(492)는 실리사이드층에 접촉될 수 있다. 커플링컨택플러그(493)는 제3 컨택홀을(483)을 채우면서 저장게이트(422)와는 층간절연층(470)에 의해 상호 격리되도록 배치된다. 선택게이트컨택플러그(494)는 제4 컨택홀(484)을 채우면서 선택게이트(424)에 접촉된다. 도면에 나타내지는 않았지만, 선택게이트(424) 상부에는 실리사이드층이 배치될 수 있으며, 이 경우 선택게이트컨택플러그(494)는 실리사이드층에 접촉될 수 있다. 소스컨택플러그(491), 드레인컨택플러그(492), 커플링컨택플러그(493), 및 선택게이트컨택플러그(494)는, 각각 도 13을 참조하여 설명한 제1 컨택(431), 제2 컨택(432), 제3 컨택(433), 및 제4 컨택(434)을 구성한다.
도 16 및 도 17에 나타낸 바와 같이, 커플링컨택플러그(493) 및 선택게이트컨택플러그(494)는 금속배선층(497)에 의해 전기적으로 결합된다. 이 금속배선층(497)은 도 13을 참조하여 설명한 배선라인(497')에 대응된다. 금속배선층(497)은, 커플링컨택플러그(493) 및 선택게이트컨택플러그(494)와 접촉되도록 층간절연층(470) 위에 배치된다. 도 13의 선 III-III'의 단면 구조인 도 16에서는 소스컨택플러그(491) 및 커플링컨택플러그(493)가 나타나지 않지만, 이해의 편의를 위해 도면에서 점선으로 나타내었다. 금속배선층(497) 및 선택게이트컨택플러그(494)를 통해 선택게이트(424)에 일정 크기의 전압이 인가되는 경우, 이 전압은 금속배선층(497)을 통해 커플링컨택플러그(493)에도 인가된다.
본 예에 따른 불휘발성 메모리소자(400)에 있어서, 저장게이트(422)는 적어도 3개의 커플링 커패시터 동작에 의해 일정 크기의 커플링 전압이 유도될 수 있다. 이 커플링 커패시터는 기판(401)과는 무관하게 컨택플러그들 및 선택게이트를 통해 이루어짐에 따라, 저장게이트(422)로의 커플링 전압 유도를 위해 기판(401)에 일정 면적의 모스 커패시터(MOS capacitor) 영역이 불필요하며, 그 결과 소자의 평면 면적을 감소시킬 수 있다. 더욱이 저장트랜지스터 및 선택트랜지스터 모두 단일의 폴리실리콘층으로 이루어지는 게이트 구조를 유지함으로써 씨모스(CMOS) 고정에 대한 부합성을 확보할 수 있다.
구체적으로 도 14에 나타낸 바와 같이, 저장게이트(422)와, 선택게이트(424)와, 그 사이의 층간절연층(470)은 수평 방향으로의 제1 커플링 커패시터(C1)를 구성한다. 저장게이트(422) 및 선택게이트(424)의 측면에 절연스페이서가 배치될 수도 있다. 이 경우 절연스페이서는, 층간절연층(470)과 함께 제1 커플링 커패시터(C1)의 유전층을 구성할 수 있다. 저장게이트(422)와, 소스컨택플러그(491)와, 그 사이의 층간절연층(470)은 수평 방향으로의 제2 커플링 커패시터(C2)를 구성한다. 저장게이트(422)의 측면에 절연스페이서가 배치될 수도 있다. 이 경우 절연스페이서는, 층간절연층(470)과 함께 제2 커플링 커패시터(C2)의 유전층을 구성할 수 있다. 도 15에 나타낸 바와 같이, 저장게이트(422)와, 커플링컨택플러그(493)와, 그 사이의 층간절연층(470)은 수직 방향으로의 제3 커플링 커패시터(C3)를 구성한다. 이에 따라 저장게이트(422)에는, 제1 커플링 커패시터(C1)의 커플링동작에 의한 커플링전압과, 제2 커플링 커패시터(C2)의 커플링동작에 의한 커플링전압과, 그리고 제3 커플링 커패시터(C3)의 커플링동작에 의한 커플링전압이 유도될 수 있다.
도 18은 도 13 내지 도 17을 참조하여 설명한 불휘발성 메모리소자의 등가회로도이다. 도 18을 참조하면, 불휘발성 메모리소자는, 저장트랜지스터(501) 및 선택트랜지스터(502)가 연결단자(J)를 통해 연결되는 등가회로구조를 갖는다. 저장트랜지스터(501)는 플로팅게이트단자(FG), 소스단자(S), 및 연결단자(J)를 갖는다. 플로팅게이트단자(FG), 소스단자(S), 및 연결단자(J)는, 각각 도 13 내지 도 17의 저장게이트(422), 제1 접합영역(411), 및 제3 접합영역(413)에 대응된다. 선택트랜지스터(502)는 선택게이트단자(SG), 연결단자(J), 및 드레인단자(D)를 갖는다. 선택게이트단자(SG), 연결단자(J), 및 드레인단자(D)는, 각각 도 13 내지 도 17의 선택게이트(424), 제3 접합영역(413), 및 제2 접합영역(412)에 대응된다. 저장트랜지스터(501)의 소스단자(S)는 소스컨택플러그(도 14의 491)를 통해 소스라인(SL)에 연결된다. 선택트랜지스터(502)의 드레인단자(D)는 드레인컨택플러그(도 14의 492)를 통해 비트라인(BL)에 연결된다. 선택트랜지스터(502)의 선택게이트단자(SG)는 선택게이트컨택플러그(도 16의 494)를 통해 워드라인(WL)에 연결되는 동시에 커플링컨택플러그(도 15의 493)와도 연결된다.
도 14를 참조하여 설명한 바와 같이, 선택게이트(424)와, 저장게이트(422)와, 그 사이의 층간절연층(470)에 의해 수평 방향으로의 제1 커플링 커패시터(C1)가 구성되며, 이는 도면에서 선택게이트단자(SG)와 플로팅게이트단자(FG) 사이의 제1 커플링 커패시터(C1)로 표시될 수 있다. 마찬가지로 소스컨택플러그(491)와, 저장게이트(422)와, 그 사이의 층간절연층(470)에 의해 수평 방향으로의 제2 커플링 커패시터(C2)가 구성되며, 이는 도면에서 소스단자(S)와 플로팅게이트단자(FG) 사이의 제2 커플링 커패시터(C2)로 표시될 수 있다. 도 15를 참도하여 설명한 바와 같이, 커플링컨택플러그(493)와, 저장게이트(422)와, 그 사이의 층간절연층(470)에 의해 수직 방향으로의 제3 커플링 커패시터(C3)가 구성되며, 이는 도면에서 소스단자(SG)와 워드라인(WL)의 연결라인과 플로팅게이트단자(FG) 사이의 제3 커플링 커패시터(C3)로 표시될 수 있다. 제1 커플링 커패시터(C1), 제2 커플링 커패시터(C2), 제3 커플링 커패시터(C3)는, 별도로 집적된 커패시터 수동 소자가 아니라, 일종의 기생 성분이며, 이에 따라 도면에서는 점선으로 표시하였다.
프로그램 동작을 위해, 비트라인(BL)에는 0V를 인가하고, 워드라인(WL) 및 소스라인(SL)에는 각각 선택전압(Vsel) 및 소스전압(Vsl)을 인가한다. 선택전압(Vsel) 및 소스전압(Vsl)은 모두 포지티브 값을 갖는다. 선택전압(Vsel)은 선택트랜지스터(502)의 문턱전압값보다 큰 값을 갖는다. 워드라인(WL)에 선택전압(Vsel)이 인가됨에 따라 선택트랜지스터(502)는 턴 온 되며, 따라서 비트라인(BL)에 인가된 0V는 연결단자(J)로 전달된다. 전압강하를 무시하면, 소스라인(SL)으로부터 소스단자(S)에 소스전압(Vsl)이 인가됨에 따라 소스단자(S)와 연결단자(J) 사이에는 소스전압(Vsl) 만큼의 전위차가 발생되며, 이로 인해 수평 전계가 형성된다. 한편 워드라인(WL)으로부터 선택전압(Vsel)이 인가됨에 따라, 제1 커플링 커패시터(C1)의 커플링 동작 및 제3 커플링 커패시터(C3)의 커플링 동작에 의해 동일한 크기의 커플링 전압들이 플로팅게이트단자(FG)에 유도된다. 또한 소스단자(S)로 소스전압(Vsl)이 인가됨에 따라, 제2 커플링 커패시터(C2)의 커플링 동작에 의해 일정 크기의 커플링 전압이 플로팅게이트단자(FG)에 유도된다. 플로팅게이트단자(FG)에 유도된 커플링 전압들에 의해 플로팅게이트단자(FG)와 소스단자(S) 사이에는 강한 수직 전계가 형성된다. 수평 전계 및 수직 전계에 의해 소스단자(S) 근방에서 핫 캐리어들이 생성되고, 생성된 핫 캐리어들은 플로팅게이트단자(FG)로 터널링된다.
소거 동작을 위해, 비트라인(BL)에는 0V를 인가하고, 워드라인(WL) 및 소스라인(SL)에는 각각 선택전압(Vsel) 및 소스전압(Vsl)을 인가한다. 선택전압(Vsel)은 네가티브 값을 갖는 반면, 소스전압(Vsl)은 포지티브 값을 갖는다. 이와 같은 전압 조건에서 워드라인(WL)으로부터 네가티브 값의 선택전압(Vsel)이 인가됨에 따라, 제1 커플링 커패시터(C1)의 커플링 동작 및 제3 커플링 커패시터(C3)의 커플링 동작에 의해 동일한 크기의 커플링 전압들이 플로팅게이트단자(FG)에 유도된다. 이때 플로팅게이트단자(FG)에 유도되는 커플링 전압들은 네가티브 값을 갖는다. 또한 소스단자(S)로 소스전압(Vsl)이 인가됨에 따라, 제2 커플링 커패시터(C2)의 커플링 동작에 의해 일정 크기의 커플링 전압이 플로팅게이트단자(FG)에 유도된다. 이때 플로팅게이트단자(FG)에 유도되는 커플링 전압은 포지티브 값을 갖는다. 플로팅게이트단자(FG)에 유도되는 커플링 전압의 총 값은 네가티브 값의 커플링 전압들 및 포지티브 값의 커플링 전압을 합한 값이 된다. 따라서 선택전압(Vsel) 및 소스전압(Vsl) 각각의 절대값과, 커플링 커패시터들이 갖는 커플링 비에 따라 플로팅게이트단자(FG)에 유도되는 커플링 전압의 총 값의 부호가 결정될 수 있다. 본 예에서는 플로팅게이트단자(FG)에 유도되는 커플링 전압이 네가티브 값이 되도록 하며, 이와 같은 조건하에서 밴드투밴드터널링(BTBT; Band To Band Tuneling) 메카니즘에 따라 소거 동작이 이루어진다.
리드 동작을 위해, 비트라인(BL)에는 0V를 인가하고, 워드라인(WL) 및 소스라인(SL)에는 각각 선택전압(Vsel) 및 소스전압(Vsl)을 인가한다. 선택전압(Vsel) 및 소스전압(Vsl)은 모두 포지티브 값을 갖는다. 선택전압(Vsel)은 선택트랜지스터(502)의 문턱전압값보다 큰 값을 갖는다. 리드 동작시 인가되는 소스전압(Vsl)은 프로그램 동작시 인가되는 소스전압(Vsl)보다 작은 값을 가질 수 있다. 워드라인(WL)으로부터 선택전압(Vsel)이 인가됨에 따라, 제1 커플링 커패시터(C1)의 커플링 동작 및 제3 커플링 커패시터(C3)의 커플링 동작에 의해 동일한 크기의 커플링 전압들이 플로팅게이트단자(FG)에 유도된다. 또한 소스단자(S)로 소스전압(Vsl)이 인가됨에 따라, 제2 커플링 커패시터(C2)의 커플링 동작에 의해 일정 크기의 커플링 전압이 플로팅게이트단자(FG)에 유도된다. 플로팅게이트단자(FG)에 유도된 커플링 전압들은, 저장트랜지스터(501)의 문턱전압값의 크기에 따라 저장트랜지스터(501)를 턴 온 시키거나, 턴 오프 상태를 유지할 수 있다. 일 예로 문턱전압이 높아진 상태, 예컨대 프로그램 상태의 경우 저장트랜지스터(501)는 턴 오프되며, 이에 따라 소스라인(SL)과 비트라인(BL) 사이에는 전류가 흐르지 않는다. 반면에 문턱전압이 높아지지 않은 상태, 예컨대 소거 상태의 경우 저장 트랜지스터(501)는 턴 온되며, 이에 따라 소스라인(SL)과 비트라인(BL) 사이에는 전류가 흐른다. 이와 같이 전류 흐름의 유무, 또는 전류량의 크기 감지를 통해 상태를 판별하는 리드 동작이 이루어질 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다.
100...불휘발성 메모리소자 103...액티브영역
104...소자분리영역 111...소스영역
112...드레인영역 122...게이트전극패턴
131...소스컨택 132...드레인컨택
133...커플링컨택

Claims (41)

  1. 제1 방향을 따라 길게 배치되며 양 단부에 각각 소스영역 및 드레인영역이 배치되는 액티브영역;
    상기 소스영역 및 드레인영역 사이의 액티브영역에 교차되도록 제2 방향을 따라 길게 배치되는 게이트전극패턴;
    상기 게이트전극패턴 및 액티브영역 사이에 배치되는 게이트절연층패턴;
    상기 소스영역 및 드레인영역 위에 각각 배치되는 소스컨택 및 드레인컨택; 및
    상기 게이트전극패턴 위에 절연층을 개재하여 배치되는 커플링컨택을 포함하는 불휘발성 메모리소자.
  2. 제1항에 있어서,
    상기 게이트전극패턴은 단일층의 폴리실리콘층으로 이루어지는 불휘발성 메모리소자.
  3. 제1항에 있어서,
    상기 소스컨택, 드레인컨택, 및 커플링컨택은, 동일한 도전성 물질층의 컨택플러그로 구성되는 불휘발성 메모리소자.
  4. 제3항에 있어서,
    상기 도전성 물질층은 텅스텐층을 포함하는 불휘발성 메모리소자.
  5. 제1항에 있어서,
    상기 커플링컨택은, 상기 액티브영역과 상호 교차하면서 상기 게이트전극패턴과는 중첩되도록 배치되는 불휘발성 메모리소자.
  6. 제5항에 있어서,
    상기 커플링컨택의 폭은 상기 게이트전극패턴의 폭과 실질적으로 동일하며, 상기 커플링컨택의 길이는 상기 게이트전극패턴의 길이보다 긴 불휘발성 메모리소자.
  7. 제6항에 있어서,
    상기 게이트전극패턴의 전체 평면적은 상기 커플링컨택의 전체 평면적 내에 포함되는 불휘발성 메모리소자.
  8. 제1항에 있어서,
    상기 소스영역과 소스컨택 사이에 배치되는 제1 실리사이드층; 및
    상기 드레인영역과 드레인컨택 사이에 배치되는 제2 실리사이드층을 더 포함하고,
    상기 게이트절연층패턴 및 커플링컨택 사이의 절연층은 다층 구조의 실리사이드보호층인 불휘발성 메모리소자.
  9. 제8항에 있어서,
    상기 다층 구조의 실리사이드보호층은, 제1 절연층, 제2 절연층, 및 제3 절연층이 순차적으로 적층되는 구조로 이루어지는 불휘발성 메모리소자.
  10. 제9항에 있어서,
    상기 제2 절연층 및 제3 절연층은 식각선택비를 갖는 물질층으로 이루어지는 불휘발성 메모리소자.
  11. 제10항에 있어서,
    상기 제2 절연층은 나이트라이드층으로 이루어지고, 상기 제3 절연층은 옥사이드층으로 이루어지는 불휘발성 메모리소자.
  12. 기판 상부에서 상호 이격되도록 배치되는 소스영역 및 드레인영역;
    상기 소스영역 및 드레인영역 각각의 상부에 배치되는 제1 실리사이드층 및 제2 실리사이드층;
    상기 소스영역 및 드레인영역 사이의 채널영역 위에 배치되는 게이트절연층패턴;
    상기 게이트절연층패턴 위에 배치되는 게이트전극패턴;
    상기 게이트전극패턴 및 게이트절연층패턴의 측벽에 배치되는 절연스페이서;
    상기 절연스페이서 및 게이트전극패턴 위에 배치되는 다층 구조의 실리사이드보호층;
    상기 실리사이드보호층, 제1 실리사이드층, 및 제2 실리사이드층 위에 배치되는 식각버퍼층;
    상기 식각버퍼층 위에 배치되는 층간절연층;
    상기 층간절연층 및 식각버퍼층을 관통하여 상기 제1 실리사이드층 및 제2 실리사이드층에 각각 접촉되도록 배치되는 소스컨택플러그 및 드레인컨택플러그; 및
    상기 층간절연층, 식각버퍼층, 및 실리사이드보호층의 일부를 관통하여 실리사이드보호층 내부에 접촉되도록 배치되는 커플링컨택플러그를 포함하는 불휘발성 메모리소자.
  13. 제12항에 있어서,
    상기 게이트전극패턴은 단일층의 폴리실리콘층으로 이루어지는 불휘발성 메모리소자.
  14. 제12항에 있어서,
    상기 실리사이드보호층은, 제1 절연층, 제2 절연층, 및 제3 절연층이 순차적으로 적층되는 다층 구조로 이루어지는 불휘발성 메모리소자.
  15. 제14항에 있어서,
    상기 제2 절연층 및 제3 절연층은 식각선택비를 갖는 물질층으로 이루어지는 불휘발성 메모리소자.
  16. 제15항에 있어서,
    상기 제2 절연층은 나이트라이드층으로 이루어지고, 상기 제3 절연층은 옥사이드층으로 이루어지는 불휘발성 메모리소자.
  17. 제12항에 있어서,
    상기 식각버퍼층은 상기 층간절연층보다 식각이 늦게 이루어지는 물질로 구성되는 불휘발성 메모리소자.
  18. 제17항에 있어서,
    상기 식각버퍼층은 상기 층간절연층에 대한 식각시 식각이 정지될 수 있는 물질로 이루어지는 불휘발성 메모리소자.
  19. 제18항에 있어서,
    상기 층간절연층은 옥사이드층으로 이루어지고, 상기 식각버퍼층은 나이트라이드층으로 이루어지는 불휘발성 메모리소자.
  20. 제12항에 있어서,
    상기 소스컨택플러그, 드레인컨택플러그, 및 커플링컨택플러그는, 동일한 도전성 물질층의 컨택플러그로 구성되는 불휘발성 메모리소자.
  21. 제20항에 있어서,
    상기 도전성 물질층은 텅스텐층을 포함하는 불휘발성 메모리소자.
  22. 복수개의 행들 및 복수개의 열들의 교차점들에 각각 위치하는 복수개의 셀들을 포함하는 불휘발성 메모리소자에 있어서,
    상기 복수개의 행들에 각각 배치되는 복수개의 액티브영역들;
    상기 교차점들의 각각에 배치되는 복수개의 게이트전극패턴들;
    상기 게이트전극패턴들 사이의 액티브영역 내에 배치되는 소스영역들 및 드레인영역들;
    상기 소스영역들 및 드레인영역들의 각각에 배치되는 소스컨택들 및 드레인컨택들;
    상기 복수개의 열들에 각각 배치되되, 각각은 동일한 열의 게이트전극패턴들에 공통적으로 중첩되도록 배치되는 커플링컨택들; 및
    상기 커플링컨택 및 게이트전극패턴 사이에 배치되는 절연층을 포함하는 불휘발성 메모리소자.
  23. 제22항에 있어서,
    상기 게이트전극패턴들의 각각은 단일층의 폴리실리콘층으로 이루어지는 불휘발성 메모리소자.
  24. 제22항에 있어서,
    상기 소스컨택들, 드레인컨택들, 및 커플링컨택들은, 동일한 도전성 물질층의 컨택플러그로 구성되는 불휘발성 메모리소자.
  25. 제24항에 있어서,
    상기 도전성 물질층은 텅스텐층을 포함하는 불휘발성 메모리소자.
  26. 제22항에 있어서,
    상기 절연층은 다층 구조의 실리사이드 보호층인 불휘발성 메모리소자.
  27. 제26항에 있어서,
    상기 다층 구조의 실리사이드보호층은, 제1 절연층, 제2 절연층, 및 제3 절연층이 순차적으로 적층되는 구조로 이루어지는 불휘발성 메모리소자.
  28. 제22항에 있어서,
    상호 인접하는 홀수번째 열 및 짝수번째 열의 셀들의 각각의 소스컨택은 소스라인에 공통적으로 연결되고, 동일한 행의 셀들의 각각의 드레인컨택은 비트라인에 공통으로 연결되며, 그리고 동일한 열의 셀들의 각각의 커플링컨택은 워드라인에 공통으로 연결되는 불휘발성 메모리소자.
  29. 제1 방향을 따라 길게 배치되는 액티브영역;
    상기 액티브영역과 교차하도록 배치되며, 상기 액티브영역과의 사이에 제1 게이트절연층을 개재하여 배치되는 저장게이트;
    상기 저장게이트에 나란하면서 상기 액티브영역과 교차하도록 배치되며, 상기 액티브영역과의 사이에 제2 게이트절연층을 개재하여 배치되는 선택게이트;
    상기 저장게이트 및 선택게이트에 의해 구분되는 영역들의 액티브영역 내에 배치되는 접합영역들;
    상기 접합영역들 중 상기 액티브영역의 양 가장자리 영역들의 접합영역들 각각에 배치되는 제1 컨택 및 제2 컨택;
    상기 액티브영역과는 중첩되지 않으면서 상기 저장게이트와 중첩되는 영역에 배치되는 제3 컨택;
    상기 선택게이트에 배치되는 제4 컨택; 및
    상기 제3 컨택과 제4 컨택을 전기적으로 연결시키는 배선라인을 포함하는 불휘발성 메모리소자.
  30. 제29항에 있어서,
    상기 저장게이트 및 선택게이트는 단일층의 폴리실리콘층으로 이루어지는 불휘발성 메모리소자.
  31. 제29항에 있어서,
    상기 제1 컨택, 제2 컨택, 제3 컨택, 및 제4 컨택은, 각각 소스컨택플러그, 드레인컨택플러그, 커플링컨택플러그, 및 선택게이트컨택플러그에 의해 구성되는 불휘발성 메모리소자.
  32. 제31항에 있어서,
    상기 커플링컨택플러그와 상기 저장게이트 사이에 배치되는 절연층을 더 포함하는 불휘발성 메모리소자.
  33. 제29항에 있어서,
    상기 제1 컨택, 제2 컨택, 및 제4 컨택은, 각각 소스라인, 비트라인, 및 워드라인에 연결되는 불휘발성 메모리소자.
  34. 기판 상부에서 상호 이격되도록 배치되는 제1 접합영역 및 제2 접합영역;
    상기 기판 상부에서 상기 소스영역 및 드레인영역 사이에 배치되는 제3 접합영역;
    상기 제1 접합영역 및 제3 접합영역 사이의 기판 위에 배치되는 제1 게이트절연층패턴 및 저장게이트;
    상기 제2 접합영역 및 제3 접합영역 사이의 기판 위에 배치되는 제2 게이트절연층패턴 및 선택게이트;
    상기 저장게이트 및 선택게이트를 덮도록 상기 기판 위에 배치되는 층간절연층;
    상기 층간절연층을 관통하여 상기 제1 접합영역에 접촉되도록 배치되는 소스컨택플러그;
    상기 층간절연층을 관통하여 상기 제2 접합영역에 접촉되도록 배치되는 드레인컨택플러그;
    상기 저장게이트와 중첩되는 영역의 층간절연층 내에서 상기 저장게이트와는 상기 층간절연층에 의해 상호 격리되도록 배치되는 커플링컨택플러그;
    상기 층간절연층을 관통하여 상기 선택게이트에 접촉되도록 배치되는 선택게이트컨택플러그; 및
    상기 층간절연층 위에서 상기 커플링컨택플러그 및 선택게이트컨택플러그를 연결시키는 금속배선층을 포함하는 불휘발성 메모리소자.
  35. 제34항에 있어서,
    상기 저장게이트 및 선택게이트는 단일의 폴리실리콘층으로 이루어지는 불휘발성 메모리소자.
  36. 기판 위에 게이트절연층패턴 및 게이트전극패턴을 형성하는 단계;
    상기 게이트절연층패턴 및 게이트전극패턴 측벽에 절연스페이서를 형성하는 단계;
    상기 기판의 상부 영역에 소스영역 및 드레인영역을 형성하는 단계;
    상기 소스영역 및 드레인영역의 일부가 노출되도록 상기 절연스페이서 및 게이트전극패턴 위에 다층 구조의 실리사이드보호층을 형성하는 단계;
    상기 실리사이드보호층에 의해 노출된 소스영역 및 드레인영역 상부에 각각 제1 실리사이드층 및 제2 실리사이드층을 형성하는 단계;
    상기 제1 실리사이드층, 제2 실리사이드층, 및 실리사이드보호층 위에 식각버퍼층을 형성하는 단계;
    상기 식각버퍼층 위에 층간절연층을 형성하는 단계;
    상기 층간절연층을 식각하여, 상기 제1 실리사이드층, 제2 실리사이드층, 및 실리사이드보호층 내부를 각각 노출시키는 소스컨택홀, 드레인컨택홀, 및 커플링컨택홀을 형성하는 단계; 및
    상기 소스컨택홀, 드레인컨택홀, 및 커플링컨택홀을 금속층으로 매립하여 각각 소스컨택플러그, 드레인컨택플러그, 및 커플링컨택플러그를 형성하는 단계를 포함하는 불휘발성 메모리소자의 제조방법.
  37. 제36항에 있어서,
    상기 게이트전극패턴은 단일의 폴리실리콘층으로 형성하는 불휘발성 메모리소자의 제조방법.
  38. 제36항에 있어서,
    상기 실리사이드보호층은, 제1 절연층, 제2 절연층, 및 제3 절연층이 순차적으로 적층되는 다층 구조로 형성하는 불휘발성 메모리소자의 제조방법.
  39. 제38항에 있어서,
    상기 제2 절연층은 상기 제3 절연층과 식각선택비를 갖는 물질로 형성하는 불휘발성 메모리소자의 제조방법.
  40. 제36항에 있어서,
    상기 식각버퍼층은 상기 층간절연층보다 식각율이 낮은 물질층으로 형성하는 불휘발성 메모리소자의 제조방법.
  41. 제36항에 있어서, 상기 층간절연층을 식각하는 단계는,
    상기 층간절연층을 노출시키는 제1 개구부, 제2 개구부, 및 제3 개구부를 갖는 마스크층패턴을 상기 층간절연층 위에 형성하는 단계;
    상기 층간절연층의 노출부분에 대한 식각을 수행하면서 상기 제3 개구부에 의해 노출되는 영역에서 상기 식각버퍼층에서 식각이 정지되도록 하는 단계;
    상기 식각버퍼층에서 식각이 정지된 후 상기 층간절연층에 대한 식각을 계속 수행하여 상기 제1 개구부 및 제2 개구부에 의해 노출되는 영역들에서 상기 식각버퍼층이 노출되도록 하는 단계; 및
    상기 제1 개구부 내지 제3 개구부에 의해 노출되는 영역들에서 상기 식각버퍼층에 대한 식각을 수행하여 상기 제1 실리사이드층, 제2 실리사이드층, 및 상기 실리사이드보호층 내부가 각각 노출되도록 하는 단계를 포함하는 불휘발성 메모리소자의 제조방법.
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