CN105810685A - 具有单层栅极的非易失性存储器件及其制造方法 - Google Patents

具有单层栅极的非易失性存储器件及其制造方法 Download PDF

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Abstract

一种非易失性存储器件包括：有源区，有源区沿第一方向延伸并且包括分别设置在有源区的两端的源极区和漏极区；栅电极图案，栅电极图案沿第二方向延伸并且设置在源极区与漏极区之间，其中，第二方向与第一方向交叉地延伸；栅极绝缘图案，栅极绝缘图案设置在栅电极图案与有源区之间；源极接触插塞和漏极接触插塞，源极接触插塞和漏极接触插塞分别耦接至源极区与漏极区；以及耦合接触插塞，耦合接触插塞设置在栅电极图案之上，并且与栅电极图案绝缘。

Description

具有单层栅极的非易失性存储器件及其制造方法
相关申请的交叉引用
本申请案要求2015年1月21日向韩国知识产权局申请的韩国专利申请案号10-2015-0010246的优先权，韩国专利申请案的全部内容通过引用合并于此。
技术领域
本公开的各种实施例涉及一种非易失性存储器件及其制造方法，且更具体地，涉及一种具有单层栅极的非易失性存储器件及其制造方法。
背景技术
电可擦除可编程只读存储(EEPROM)器件和快闪存储器件是即使当其电源供应中断时，仍然保持其所储存的数据的非易失性存储器件。已经提出非易失性存储器件的各种存储单元结构以改善其性能。非易失性存储器件的典型的单位存储单元采用层叠栅极结构，其包括顺序层叠在半导体衬底上的浮栅、栅极间电介质层和控制栅极。由于电子系统随着半导体器件的制造技术的发展而变得更小，因此片上系统(SOC)产品已经被揭露而且被利用作为高性能的数字系统的重要设备。每个SOC产品可以包括在单个芯片中执行各种功能的多个半导体器件。例如，SOC产品可以包括被集成在单个芯片中的至少一个逻辑器件和至少一个存储器件。因此，可能需要嵌入式非易失性存储器件的制造技术以将非易失性存储器件嵌入在SOC产品中。
为了将非易失性存储器件嵌入在SOC产品中，非易失性存储器件的工艺技术必须与包括在SOC产品中的逻辑器件的工艺技术兼容。一般而言，逻辑器件采用具有单个栅极结构的晶体管，而非易失性存储器件采用具有层叠栅极结构(即，双栅极结构)的单元晶体管。因此，包括非易失性存储器件和逻辑器件的SOC产品可能需要复杂的工艺技术。因此，采用单层栅极单元结构的单层栅极非易失性存储器件作为嵌入式非易失性存储器件的候选者是非常有吸引力的。即，逻辑器件的互补金属氧化物半导体(CMOS)电路可以轻易地使用单层栅极非易失性存储器件的工艺技术来实现。结果，单层栅极非易失性存储器件的工艺技术可以广泛地用在包括嵌入式非易失性存储器件的SOC产品的制造中。
发明内容
各种实施例是针对于一种具有单层多晶硅栅极的非易失性存储器件及其制造方法。
根据实施例，提供一种非易失性存储器件。非易失性存储器件包括：有源区，其沿第一方向延伸并且包括分别设置在有源区的两端的源极区和漏极区；栅电极图案，其沿第二方向延伸并且设置在源极区与漏极区之间，其中，第二方向与第一方向交叉地延伸；栅极绝缘图案，其设置在栅电极图案与有源区之间；源极接触插塞和漏极接触插塞，其分别耦接至源极区和漏极区；以及耦合接触插塞，其设置在栅电极图案之上并且与栅电极图案绝缘。
根据另一个实施例，提供一种非易失性存储器件。非易失性存储器件包括：源极区和漏极区，其设置在衬底中并且彼此间隔开；第一硅化物层和第二硅化物层，其分别设置在源极区和漏极区之上；栅极绝缘图案，其设置在沟道区之上并且介于源极区与漏极区之间；栅电极图案，其设置在栅极绝缘图案之上；绝缘间隔件(spacer)，其设置在栅电极图案的侧壁和栅极绝缘图案的侧壁之上；硅化物阻挡层，其覆盖绝缘间隔件和栅电极图案并且具有多层结构；刻蚀缓冲层，其设置在硅化物阻挡层、第一硅化物层和第二硅化物层之上；层间绝缘层，其设置在刻蚀缓冲层之上；源极接触插塞和漏极接触插塞，其贯穿层间绝缘层以分别接触第一硅化物层和第二硅化物层；以及耦合接触插塞，其贯穿层间绝缘层和刻蚀缓冲层并且延伸至硅化物阻挡层。
根据另一个实施例，提供一种非易失性存储器件，该非易失性存储器件包括：多个有源区，其分别沿多个行延伸；多个栅电极图案，其分别设置在多个行和多个列的交叉点并且与有源区交叉地延伸；源极区与漏极区，其设置在有源区中并且位于每个栅电极图案的两侧；源极接触插塞，其分别设置在源极区之上；漏极接触插塞，其分别设置在漏极区之上；多个耦合接触插塞，其分别沿多个列延伸，每个耦合接触插塞与栅电极图案重叠；以及绝缘层，其设置在耦合接触插塞与栅电极图案之间。
根据另一个实施例，提供一种非易失性存储器件。非易失性存储器件包括：有源区，其沿第一方向延伸；储存栅极，其与有源区的第一区交叉地延伸并且通过第一栅极绝缘层而与有源区绝缘；选择栅极，其与有源区的第二区交叉地延伸并且通过第二栅极绝缘层而与有源区绝缘；第一结区，其设置在有源区的与储存栅极的侧壁相邻的第一端中；第二结区，其设置在有源区的与选择栅极的侧壁相邻的第二端中，其中，第二端在第一方向上位于与储存栅极相对；第一接触和第二接触，其分别设置在第一结区和第二结区之上；第三接触，其设置在储存栅极之上并且位于与有源区相邻的隔离区中；第四接触，其设置在选择栅极之上；以及互连线，其将第三接触电连接至第四接触。
根据另一个实施例，提供一种非易失性存储器件。非易失性存储器件包括：第一结区和第二结区，其设置在衬底中并且彼此间隔开；第三结区，其设置在介于第一结区及第二结区之间的衬底中；第一栅极绝缘图案和储存栅极，其顺序层叠在介于第一结区与第三结区之间的衬底之上；第二栅极绝缘图案和选择栅极，其顺序层叠在介于第二结区与第三结区之间的衬底之上；层间绝缘层，其设置在衬底之上以覆盖储存栅极和选择栅极；源极接触插塞，其贯穿层间绝缘层以接触第一结区；漏极接触插塞，其贯穿层间绝缘层以接触第二结区；耦合接触插塞，其设置在层间绝缘层中以和储存栅极重叠，并且通过使层间绝缘层的一部分被插置在耦合接触插塞与储存栅极之间而与储存栅极绝缘；选择栅极接触插塞，其贯穿层间绝缘层以接触选择栅极；以及金属互连线，其将耦合接触插塞电连接至选择栅极接触插塞。
根据另一个实施例，提供一种制造非易失性存储器件的方法。该方法包括：在衬底之上形成栅极绝缘图案和栅电极图案；在栅极绝缘图案的侧壁和栅电极图案的侧壁之上形成绝缘间隔件；在衬底中形成与栅电极图案的两个侧壁相邻的源极区和漏极区；在栅极绝缘图案和绝缘间隔件之上形成具有多层结构的硅化物阻挡层，以露出源极区和漏极区；分别在露出的源极区和露出的漏极区之上形成第一硅化物层和第二硅化物层；在第一硅化物层、第二硅化物层和硅化物阻挡层之上形成刻蚀缓冲层；在刻蚀缓冲层之上形成层间绝缘层；图案化层间绝缘层以形成露出第一硅化物层的源极接触孔、露出第二硅化物层的漏极接触孔、以及露出硅化物阻挡层的耦合接触孔；以及分别在源极接触孔、漏极接触孔和耦合接触孔中形成源极接触插塞、漏极接触插塞和耦合接触插塞，其中，源极接触插塞、漏极接触插塞和耦合接触插塞中的每个包括金属层。
附图说明
本公开的实施例在考虑到所附附图和所附详细说明下将会变得更明显，其中：
图1是图示根据实施例的非易失性存储器件的平面图；
图2是沿图1的线I-I’所取的剖面图；
图3是图示根据实施例的非易失性存储器件的单元阵列部分的平面图；
图4至图12是图示根据实施例的制造非易失性存储器件的方法的剖面图；
图13是图示根据另一个实施例的非易失性存储器件的平面图；
图14是沿图13的线Ⅱ-Ⅱ’所取的剖面图；
图15是沿图13的线Ⅲ-Ⅲ’所取的剖面图；
图16是沿图13的线Ⅳ-Ⅳ'所取的剖面图；
图17是沿图13的线Ⅴ-Ⅴ'所取的剖面图；以及
图18是图示在图13至图17中所示的非易失性存储器件的等效电路图。
具体实施方式
将会了解到的是，尽管在本文中可以使用第一、第二、第三等的术语来描述各种元件，但是这些元件不应该局限于这些术语。这些术语只是用来区别一个元件与另一个元件而已。因此，在某些实施例中的第一元件可能在其它实施例中被称为第二元件，而不脱离本公开的教示。
同样将会理解到的是，当元件被称为位于另一元件“上”、“之上”、“上面”、“下”、“之下”或是“下面”时，其可以直接接触另一元件、或是至少一个介于中间的元件可以存在于两者之间。因此，在此所用的诸如“上”、“之上”、“上面”、“下”、“之下”和“下面”等的术语只是出于描述特定实施例的目的，而非意在限制本公开的范围。
还将会理解到的是，当元件被称为“连接”或“耦接”至另一元件时，其可以直接连接或耦接至另一元件、或是可以存在介于中间的元件。相对地，当元件被称为“直接连接”或是“直接耦接”至另一元件时，则不存在介于中间的元件。
图1是图示根据实施例的非易失性存储器件100的平面图，并且图2是沿图1的线I-I’所取的剖面图。如图1中所示，非易失性存储器件100可以包括沿第一方向延伸的有源区103，第一方向对应于图中的水平方向。有源区103可以由隔离区104定义。隔离层可以设置在隔离区104中。栅电极图案122可以设置在有源区103和隔离区104上。栅电极图案122可以设置为沿第二方向延伸，第二方向与第一方向交叉(即，穿过)。因此，栅电极图案122可以与有源区103交叉，并且可以延伸到隔离区104上。
有源区103可以因栅电极图案122而在平面图中被分成三个区。即，与栅电极图案122重叠的有源区103的中部可以对应于沟道区，并且位于沟道区的两侧的有源区103的两端可以分别对应于源极区111和漏极区112。源极区111与漏极区112可以是可互换的。因此，在某些实施例中，源极区111可以被称为漏极区，并且漏极区112可以被称为源极区。源极接触孔131可以设置在源极区111上，并且漏极接触孔132可以设置在漏极区112上。
耦合接触孔133可以设置在栅电极图案122上。耦合接触孔133可以沿第二方向延伸，第二方向对应于在图中的垂直方向。结果，耦合接触孔133可以与有源区103交叉，并且可以与栅电极图案122重叠。耦合接触孔133沿第一方向的宽度可以基本上等于栅电极图案122沿第一方向的宽度。耦合接触孔133沿第二方向的长度可以基本上大于栅电极图案122沿第二方向的长度。因此，当在平面图中查看时，栅电极图案122的整个部分可以与耦合接触孔133的一部分重叠。
参照图2，隔离层102可以设置在隔离区104的衬底101中。隔离层102可以是沟槽隔离层。然而，在某些实施例中，隔离层102可以不限于沟槽隔离层。隔离层102可以定义在衬底101中的有源区103。即，由隔离层102所围绕的衬底101的上部可以被定义为有源区103。源极区111与漏极区112可以分别设置在有源区103的两端中，并且沟道区113可以设置在介于源极区111与漏极区112之间的有源区中。源极区111与漏极区112的每个可以具有轻掺杂漏极(LDD)结构。即，源极区111可以包括源极延伸区111a和深源极区111b，并且漏极区112可以包括漏极延伸区112a和深漏极区112b。第一硅化物层115可以设置在深源极区111b上，并且第二硅化物层116可设置在深漏极区112b上。
栅极绝缘图案121可以设置在有源区103的沟道区113上。在某些实施例中，栅极绝缘图案121可以包括氧化物材料。栅极绝缘图案121可以作为隧道绝缘层。栅电极图案122可以设置在栅极绝缘图案121上。在某些实施例中，栅电极图案122可以包括单个多晶硅层。或者是，栅电极图案122可以包括除了多晶硅层之外的导电层。栅极绝缘图案121与栅电极图案122可以彼此垂直地对准。即，栅电极图案122的侧壁可以与栅极绝缘图案121的侧壁垂直地对准。栅电极图案122可以作用为浮栅。
绝缘间隔件140可以分别设置在栅电极图案122的侧壁上。绝缘间隔件140可以垂直地延伸，以覆盖栅极绝缘图案121的侧壁。绝缘间隔件140可以包括氧化物层141，氧化物层141设置在栅极绝缘图案121的侧壁与栅电极图案122的侧壁上并且具有“L”形。氮化物层142可以设置在氧化物层141的侧壁上。即，氧化物层141可以设置为覆盖栅极绝缘图案121的侧壁与栅电极图案122的侧壁，并且延伸到源极延伸区111a与漏极延伸区112a上。氮化物层142可以设置为覆盖氧化物层141的外侧壁。在某些实施例中，绝缘间隔件140可以只包括氮化物层142。绝缘间隔件140可以与第一硅化物层115和第二硅化物层116间隔开。因此，源极区111的一部分可以在深源极区111b上的第一硅化物层115与在源极延伸区111a上的绝缘间隔件140之间被露出，并且漏极区112的一部分可以在深漏极区112b上的第二硅化物层116与在漏极延伸区112a上的绝缘间隔件140之间被露出。
硅化物阻挡层150可以设置在绝缘间隔件140与栅电极图案122上。硅化物阻挡层150可以被设置为避免非易失性存储器件100的特定部分(例如，栅电极图案122)在第一硅化物层115和第二硅化物层116形成时的硅化。硅化物阻挡层150可以具有多层结构，其包括顺序层叠的第一绝缘层151、第二绝缘层152和第三绝缘层153。在某些实施例中，第一绝缘层151和第三绝缘层153中的每个可以包括氧化物材料，第二绝缘层152可以包括具有相对第三绝缘层153的刻蚀选择性的材料。例如，如果第三绝缘层153包括氧化物材料，则第二绝缘层152可以包括氮化物材料。在某些其它实施例中，第二绝缘层152可以包括金属氧化物材料。例如，第二绝缘层152可以包括铝氧化物(Al2O3)材料、钽氧化物(Ta2O5)材料、铪氧化物(HfO2)材料、或是它们的组合。尽管图2图示其中硅化物阻挡层150包括三个绝缘层的示例，但是构成硅化物阻挡层150的绝缘层数目并不限于三个。例如，在某些实施例中，硅化物阻挡层150可以包括四个或更多个绝缘层。
刻蚀缓冲层160可以设置在第一硅化物层115、第二硅化物层116和硅化物阻挡层150上。刻蚀缓冲层160可以延伸以覆盖隔离层102。层间绝缘层170可以设置在刻蚀缓冲层160上。在某些实施例中，层间绝缘层170可以包括氧化物材料。刻蚀缓冲层160可以包括具有相对层间绝缘层170的刻蚀选择性的材料。例如，如果层间绝缘层170是氧化物层，则刻蚀缓冲层160可以包括氮化物层。
第一硅化物层115可以由贯穿层间绝缘层170和刻蚀缓冲层160的第一接触孔181而被露出，并且第二硅化物层116可以由贯穿层间绝缘层170和刻蚀缓冲层160的第二接触孔182而被露出。此外，硅化物阻挡层150的第二绝缘层152可以由贯穿层间绝缘层170、刻蚀缓冲层160和第三绝缘层153的第三接触孔183而被露出。第三接触孔183可以设置在栅电极图案122之上。第一接触孔181、第二接触孔182和第三接触孔183可以分别对应于在图1中所示的源极接触孔131、漏极接触孔132和耦合接触孔133。
第一接触孔181、第二接触孔182和第三接触孔183可以分别填充有源极接触插塞191、漏极接触插塞192和耦合接触插塞193。因此，源极接触插塞191的底表面和漏极接触插塞192的底表面可以分别接触第一硅化物层115和第二硅化物层116。此外，耦合接触插塞193的底表面可以接触硅化物阻挡层150的第二绝缘层152。源极接触插塞191的顶表面、漏极接触插塞192的顶表面和耦合接触插塞193的顶表面可以在层间绝缘层170的顶表面被露出。更具体地，源极接触插塞191的顶表面、漏极接触插塞192的顶表面和耦合接触插塞193的顶表面可以与层间绝缘层170的顶表面共平面。源极接触插塞191、漏极接触插塞192和耦合接触插塞193可以包括相同的导电材料。在某些实施例中，源极接触插塞191、漏极接触插塞192和耦合接触插塞193的每个可以包括钨材料。尽管未显示在附图中，互连线可以设置在源极接触插塞191的顶表面、漏极接触插塞192的顶表面和耦合接触插塞193的顶表面上。
硅化物阻挡层150的第一绝缘层151和第二绝缘层152可以设置在栅电极图案122与耦合接触插塞193之间。第一绝缘层151和第二绝缘层152的组合层可以作为栅极间绝缘层。垂直层叠的栅电极图案122、第一绝缘层151和第二绝缘层152、以及耦合接触插塞193可以构成垂直耦合电容器。如果偏压电压被施加至耦合接触插塞193，则可以由于在图2中所示的单元的耦合比例而在栅电极图案122处感应到耦合偏压。在图2中所示的单元的耦合比例可以使用各种耦合电容值来表示。如果在栅电极图案122处感应到耦合偏压，则可以根据耦合偏压来执行编程操作、擦除操作或读取操作。
栅电极图案122、源极接触插塞191以及在栅电极图案122与源极接触插塞191之间的绝缘层可以构成水平耦合电容器。类似地，栅电极图案122、漏极接触插塞192、以及在栅电极图案122与漏极接触插塞192之间的绝缘层可以构成另一水平耦合电容器。因此，如果偏压电压被施加至源极接触插塞191和漏极接触插塞192，则水平耦合电容器也可以影响到栅电极图案122处感应到的耦合偏压。结果，在栅电极图案122处感应到的耦合偏压可以由包括源极接触插塞191和漏极接触插塞192的水平耦合电容器的耦合电容值、以及包括耦合接触插塞193的垂直耦合电容器的耦合电容值来确定。
在根据本实施例的非易失性存储器件100中，源极接触插塞191和漏极接触插塞192以及耦合接触插塞193可以在相同的工艺步骤中同时形成。例如，源极接触插塞191、漏极接触插塞192和耦合接触插塞193可以形成为包括种钨材料。在本实施例中，耦合接触插塞193可以作为控制栅电极，并且栅电极图案122可以作为浮栅。因此，因为在源极接触插塞191和漏极接触插塞192形成时形成了耦合接触插塞193，所以用于形成作为控制栅电极的耦合接触插塞193的额外的工艺步骤可以不是必要的。例如，用于形成多晶硅层并且图案化多晶硅层来形成控制栅电极的额外的工艺步骤可以不是必要的。因此，在图2中所示的非易失性存储器件100可以使用互补金属氧化物半导体(CMOS)兼容工艺来制造。
图3是图示根据实施例的非易失性存储器件的单元阵列部分200的平面图。参照图3，单元阵列部分200可以包括位于多个列和多个行的交叉点的多个单元。单元阵列部分200可以被配置以包括分别设置在多个行中的多个有源区203a、203b及203c、和分别位于多个列和多个行的交叉点的多个栅电极图案。多个有源区203a、203b及203c可以设置为沿第一方向延伸，第一方向对应于图中的水平方向。多个有源区203a、203b及203c可以布置为沿第二方向彼此间隔开，第二方向对应于在图中的垂直方向。有源区203a、203b及203c可以由隔离区204定义。隔离层可以设置在隔离区204中。有源区203a、203b及203c中的每个可以设置在单元阵列部分200的多个行的任一行中。例如，有源区203a可以设置在单元阵列部分200的第一行中，并且有源区203b可以设置在单元阵列部分200的第二行中。此外，有源区203c可以设置在单元阵列部分200的第三行中。有源区(即，行)的数目、以及设置在每个有源区中的单元的数目可以根据实施例而变化。
多个栅电极图案222-11、222-12、222-13及222-14可以设置在第一行中的有源区203a上，并且可以延伸到相邻于有源区203a的隔离区204之上。即，栅电极图案222-11、222-12、222-13及222-14中的每个可以沿第二方向延伸，以与有源区203a交叉。栅电极图案222-11、222-12、222-13及222-14可以布置为在第一方向上彼此间隔开。漏极区212a和源极区211a可以交替地设置在有源区203a的位于栅电极图案222-11、222-12、222-13及222-14中的每个的两侧的部分中。
栅电极图案222-11、222-12、222-13及222-14中的每个可以设置在单元阵列部分200的多个列的任一列中。例如，栅电极图案222-11可以位于单元阵列部分200的第一列和第一行的交叉点，并且栅电极图案222-12可以位于单元阵列部分200的第一行和第二列的交叉点。再者，栅电极图案222-13可以位于单元阵列部分200的第一行和第三列的交叉点，并且栅电极图案222-14可以位于单元阵列部分200的第一行和第四列的交叉点。单元阵列部分200的列的数目可以根据实施例而变化。
多个栅电极图案222-21、222-22、222-23及222-24可以设置在第二行中的有源区203b上，并且可以延伸到相邻于有源区203b的隔离区204上。即，栅电极图案222-21、222-22、222-23及222-24中的每个可以沿第二方向延伸，以与有源区203b交叉。栅电极图案222-21、222-22、222-23及222-24可以沿第一方向彼此间隔开。栅电极图案222-21与栅电极图案222-11可以沿第二方向彼此间隔开，并且可设置在第一列中。栅电极图案222-22与栅电极图案222-12可以沿第二方向彼此间隔开，并且可设置在第二列中。栅电极图案222-23与栅电极图案222-13可以沿第二方向彼此间隔开，并且可以设置在第三列中。栅电极图案222-24与栅电极图案222-14可以沿第二方向彼此间隔开，并且可以设置在第四列中。漏极区212b和源极区211b可以交替设置在有源区203b的位于栅电极图案222-21、222-22、222-23及222-24中的每个的两侧的部分中。
栅电极图案222-21、222-22、222-23及222-24中的每个可以设置在单元阵列部分200的多个列的任一列中。例如，栅电极图案222-21可以位于单元阵列部分200的第二行和第一列的交叉点，并且栅电极图案222-22可以位于单元阵列部分200的第二列和第二行的交叉点。再者，栅电极图案222-23可以位于单元阵列部分200的第二行和第三列的交叉点，并且栅电极图案222-24可以位于单元阵列部分200的第二行和第四列的交叉点。
多个栅电极图案222-31、222-32、222-33及222-34可以设置在第三行中的有源区203c上，并且可以延伸到相邻于有源区203c的隔离区204上。即，栅电极图案222-31、222-32、222-33及222-34中的每个可以沿第二方向延伸，以与有源区203c交叉。栅电极图案222-31、222-32、222-33及222-34可以沿第一方向彼此间隔开。栅电极图案222-11、222-21及222-31可以沿第二方向彼此间隔开，并且可以设置在第一列中。栅电极图案222-12、222-22及222-32可以沿第二方向彼此间隔开，并且可设置在第二列中。栅电极图案222-13、222-23及222-33可以沿第二方向彼此间隔开，并且可设置在第三列中。栅电极图案222-14、222-24及222-34可以沿第二方向彼此间隔开，并且可设置在第四列中。漏极区212c和源极区211c可以交替设置在有源区203c的位于栅电极图案222-31、222-32、222-33及222-34中的每个的两侧的部分中。
栅电极图案222-31、222-32、222-33及222-34中的每个可以设置在单元阵列部分200的多个列的任一列中。例如，栅电极图案222-31可以位于单元阵列部分200的第三行和第一列的交叉点，并且栅电极图案222-32可以位于单元阵列部分200的第三行和第二列的交叉点。再者，栅电极图案222-33可以位于单元阵列部分200的第三列和第三行的交叉点，并且栅电极图案222-34可以位于单元阵列部分200的第三行和第四列的交叉点。
第一耦合接触孔233-1可以设置在被布置于第一列中的栅电极图案222-11、222-21及222-31上。即，第一耦合接触孔233-1可以沿第二方向延伸，以露出构成被布置在第一列中的单元的栅电极图案222-11、222-21及222-31。第一耦合接触孔233-1沿第一方向的宽度可以基本上等于栅电极图案222-11、222-21及222-31沿第一方向的宽度。在平面图中，每个栅电极图案222-11、222-21或222-31的整个部分可以和第一耦合接触孔233-1的一部分重叠。如参考图2所述，第一耦合接触孔233-1可以填充有耦合接触插塞。
第二耦合接触孔233-2可以设置在被布置于第二列中的栅电极图案222-12、222-22及222-32上。即，第二耦合接触孔233-2可以沿第二方向延伸，以露出构成被布置在第二列中的单元的栅电极图案222-12、222-22及222-32。第二耦合接触孔233-2沿第一方向的宽度可以基本上等于栅电极图案222-12、222-22及222-32沿第一方向的宽度。在平面图中，每个栅电极图案222-12、222-22或222-32的整个部分可以和第二耦合接触孔233-2的一部分重叠。如参考图2所述，第二耦合接触孔233-2可以填充有耦合接触插塞。
第三耦合接触孔233-3可以设置在被布置于第三列中的栅电极图案222-13、222-23及222-33上。即，第三耦合接触孔233-3可以沿第二方向延伸，以露出构成被布置在第三列中的单元的栅电极图案222-13、222-23及222-33。第三耦合接触孔233-3沿第一方向的宽度可以基本上等于栅电极图案222-13、222-23及222-33沿第一方向的宽度。在平面图中，每个栅电极图案222-13、222-23或222-33的整个部分可以和第三耦合接触孔233-3的一部分重叠。如参考图2所述，第三耦合接触孔233-3可以填充有耦合接触插塞。
源极接触孔231a可以分别设置在被布置于有源区203a(其设置在第一行)中的源极区211a上，并且漏极接触孔232a可以分别设置在被布置于有源区203a(其设置在第一行)中的漏极区212a上。此外，源极接触孔231b可以分别设置在被布置于有源区203b(其设置在第二行)中的源极区211b上，并且漏极接触孔232b可以分别设置在被布置于有源区203b(其设置在第二行)中的漏极区212b上。再者，源极接触孔231c可以分别设置在被布置于有源区203c(其设置在第三行)中的源极区211c上，并且漏极接触孔232c可以分别设置在被布置于有源区203c(其设置在第三行)中的漏极区212c上。如参考图2所述，源极接触孔231a、231b及231c中的每个可以填充有源极接触插塞。类似地，如参考图2所述，漏极接触孔232a、232b及232c中的每个可以填充有漏极接触插塞。
填充被设置在两个相邻的列之间的源极接触孔231a、231b及231c的源极接触插塞可以电连接至单个源极线。即，填充被设置在第一列及第二列之间的源极接触孔231a、231b及231c的源极接触插塞可以电连接至第一源极线SL1，并且填充被设置在第三列及第四列之间的源极接触孔231a、231b及231c的源极接触插塞可以电连接至第二源极线SL2。填充被设置在同一行中的漏极接触孔232a、232b或232c的漏极接触插塞可以电连接至单个位线。即，填充被设置在第一行中的漏极接触孔232a的漏极接触插塞可以电连接至第一位线BL1，并且填充被设置在第二行中的漏极接触孔232b的漏极接触插塞可以电连接至第二位线BL2。此外，填充被设置在第三行中的漏极接触孔232c的漏极接触插塞可以电连接至第三位线BL3。填充被设置在同一列中的耦合接触孔233-1、233-2或233-3的耦合接触插塞可以电连接至单个字线。即，填充被设置在第一列中的第一耦合接触孔233-1的耦合接触插塞可以电连接至第一字线WL1，并且填充被设置在第二列中的第二耦合接触孔233-2的耦合接触插塞可以电连接至第二字线WL2。类似地，填充被设置在第三列中的第三耦合接触孔233-3的耦合接触插塞可以电连接至第三字线WL3，并且填充被设置在第四列中的第四耦合接触孔233-4的耦合接触插塞可以电连接至第四字线WL4。
在实施例中，如图3中所示，提供具有“3×4”矩阵形式的单元阵列部分200。布置于每个行中的单元可以彼此共享有源区203a、203b或203c。布置于每个列中的单元可以彼此共享第一耦合接触孔233-1、第二耦合接触孔233-2、第三耦合接触孔233-3或第四耦合接触孔233-4。每个单元的剖面图可以与图2的剖面图相同。因此，在单元位于第一列和第一行的交叉点的情形中，硅化物阻挡层(图2的150)的第一绝缘层及第二绝缘层(图2的151及152)可以设置在第一耦合接触孔233-1中的耦合接触插塞与栅电极图案222-11之间。在编程操作或是读取操作期间，单元阵列部分200的行中的一个行可以通过将预定位线电压施加至位线BL1～BL3中的一个位线而被选中，并且被布置于选中行中的单元中的一个单元可以通过将预定字线电压施加至字线WL1～WL4中的一个和/或将预定源极线电压施加至源极线SL1及SL2中的一个而被选中。
图4至图12是图示根据实施例的制造非易失性存储器件的方法的剖面图。在图4至图12中，相同的参考标记或相同的参考指示符表示相同的元件。如图4中所示，可以在隔离区304中的衬底301中形成隔离层302，以定义有源区303。隔离层302可以使用沟槽隔离工艺来形成。在某些实施例中，衬底301可以是P型衬底。如果必要的话，在隔离层302形成之后，可以使用离子植入工艺来在衬底301中额外地形成阱区(未显示)。可以在衬底301和隔离层302上顺序地形成栅极绝缘层和栅电极层。在某些实施例中，栅极绝缘层可以由氧化物层形成，并且栅电极层可以由多晶硅层形成。如果栅电极层由多晶硅层形成，则多晶硅层可以在多晶硅层的形成期间或之后被掺杂杂质。可以使用掩模图案(未显示)来图案化栅电极层与栅极绝缘层，以选择性地去除栅电极层与栅极绝缘层的部分。结果，栅极绝缘图案321和栅电极图案322可以形成在有源区303的一部分上。尽管未显示在图4的剖面图中，如参考图1所述，当从平面图查看时，有源区303可以沿例如图4的第一方向的方向延伸。此外，当从平面图查看时，栅极绝缘图案321与栅电极图案322可以与有源区303交叉。在栅极绝缘图案321与栅电极图案322形成之后，可以去除用于形成栅极绝缘图案321与栅电极图案322的掩模图案。在构成CMOS电路的MOS晶体管的其它栅极绝缘图案和其它栅电极图案形成在外围电路区中的衬底301上时可以形成栅极绝缘图案321与栅电极图案322。
参照图5，可以使用栅电极图案322作为离子植入掩模来将杂质离子植入有源区303中，从而形成源极延伸区311a和漏极延伸区312a。用于形成源极延伸区311a和漏极延伸区312a的杂质离子可以是N型杂质离子。源极延伸区311a和漏极延伸区312a可以与栅电极图案322自对准。源极延伸区311a和漏极延伸区312a可以具有相对浅的结深度。然后，可以在包括源极延伸区311a和漏极延伸区312a的所得结构的整个表面上形成绝缘间隔件层。在某些实施例中，可以通过顺序地层叠氧化物层和氮化物层来形成绝缘间隔件层。可以使用各向异性刻蚀工艺来刻蚀绝缘间隔件层以形成氧化物间隔件341和氮化物间隔件342，氧化物间隔件341和氮化物间隔件覆盖在包括栅极绝缘图案321与栅电极图案322的栅极图案的侧壁上。氧化物间隔件341可以形成为覆盖栅极绝缘图案321的侧壁与栅电极图案322的侧壁并且延伸到源极延伸区311a与漏极延伸区312a上，并且氮化物间隔件342可以形成为覆盖氧化物间隔件341的外侧壁。氧化物间隔件341和氮化物间隔件342可以构成绝缘间隔件340。
在栅极图案的侧壁上形成绝缘间隔件340之后，可以使用栅电极图案322和绝缘间隔件340作为离子植入掩模而将杂质离子植入有源区303中，从而形成深源极区311b和深漏极区312b。结果，深源极区311b和深漏极区312b可以与绝缘间隔件340自对准。深源极区311b和深漏极区312b可以形成为比源极延伸区311a与漏极延伸区312a深。源极延伸区311a和深源极区311b可以构成具有LDD结构的源极区311，并且漏极延伸区312a和深漏极区312b可以构成具有LDD结构的漏极区312。
参照图6，硅化物阻挡层350可以形成为覆盖绝缘间隔件340与栅电极图案322。硅化物阻挡层350可以横向地延伸，以覆盖深源极区311b的一部分和深漏极区312b的一部分。即，硅化物阻挡层350可以形成为露出其上在后续工艺中将形成硅化物层的深源极区311b的另一部分和深漏极区312b的另一部分。在某些实施例中，硅化物阻挡层350可以形成为具有多层结构，多层结构包括顺序层叠的第一绝缘层351、第二绝缘层352和第三绝缘层353。第一绝缘层351和第三绝缘层353可以由氧化物层形成，并且第二绝缘层352可以由具有相对第三绝缘层353的刻蚀选择性的材料层形成。例如，如果第一绝缘层351和第三绝缘层353由氧化物层形成，则第二绝缘层352可以由氮化物层形成。在某些其它实施例中，第二绝缘层352可以包括金属氧化物材料。例如，第二绝缘层352可以包括铝氧化物(Al2O3)材料、钽氧化物(Ta2O5)材料、铪氧化物(HfO2)材料、或是它们的组合。尽管图2图示其中硅化物阻挡层350形成为包括三个绝缘层的示例，但是构成硅化物阻挡层350的绝缘层的数目并不限于三个。例如，在某些实施例中，硅化物阻挡层350可以形成为包括四个或更多个绝缘层。
参照图7，可以分别在深源极区311b的露出部分和深漏极区312b的露出部分上形成第一硅化物层315和第二硅化物层316。当第一硅化物层315和第二硅化物层316形成时，栅电极图案322可以由硅化物阻挡层350覆盖，使得没有硅化物层形成在栅电极图案322的顶表面上。为了形成第一硅化物层315和第二硅化物层316，可以在包括硅化物阻挡层350的所得结构的整个表面上形成金属层。金属层例如可以由钨(W)层、钼(Mo)层、钛(Ti)层或钴(Co)层形成。在某些实施例中，用于形成第一硅化物层315和第二硅化物层316的金属层可以利用溅镀工艺来形成。金属层可以在预定温度下退火，以在源极区311和漏极区312中的硅原子上发生化学反应。结果，可以在源极区311和漏极区312上形成第一硅化物层315和第二硅化物层316。这里，“自对准”表示硅化物(自对准硅化物)层315及316不使用掩模工艺来形成。在第一硅化物层315和第二硅化物层316形成之后，可以去除金属层的未反应部分。
尽管未显示在附图中，在衬底301的另一区上形成其它有源元件(诸如，MOS晶体管)的事件中，在形成第一硅化物层315和第二硅化物层316时，也可以在MOS晶体管的源极区/漏极区与栅电极图案上形成其它硅化物层。在常规MOS晶体管中，硅化物层可以形成在栅电极图案上，并且用于将栅极偏压电压施加至栅电极图案的互连线可以形成在栅电极图案的硅化物层上。这导致在栅电极图案与电连接至栅电极图案的互连线之间的接触电阻值降低。栅电极图案322可以作为非易失性存储单元的浮栅。如果硅化物层形成在栅电极图案322上，则储存在栅电极图案322中的电荷可能会因在硅化物层与绝缘层之间的不良接口特性而轻易地从绝缘层扩散出、或是漂移到围绕栅电极图案322的绝缘层中。即，在栅电极图案322上的硅化物层可能会退化栅电极图案322的电荷保持特性。因此，可以在形成硅化物阻挡层350之后执行用于形成第一硅化物层315和第二硅化物层315及316的硅化工艺，使得没有硅化物层形成在栅电极图案322上。在某些实施例中，硅化物阻挡层350可以具有多层结构，多层结构包括多个具有彼此不同的刻蚀速率的绝缘层。这是用于控制在后续工艺中在栅电极图案322之上形成的接触孔的深度。
在形成第一硅化物层315和第二硅化物层316而且去除金属层的未反应部分之后，可以在第一硅化物层315和第二硅化物层316以及硅化物阻挡层350上形成刻蚀缓冲层360。刻蚀缓冲层360可以由材料层形成，该材料层具有比在后续工艺中在刻蚀缓冲层360上形成的层间绝缘层的刻蚀速率低的刻蚀速率。即，刻蚀缓冲层360可以由材料层形成，该材料层具有相对在后续工艺中在刻蚀缓冲层360上形成的层间绝缘层的刻蚀选择性。在某些实施例中，如果层间绝缘层由氧化物层形成，则刻蚀缓冲层360可以由氮化物层形成。
参照图8，可以在刻蚀缓冲层360上形成层间绝缘层370。如以上参考图7，层间绝缘层370可以由具有相对刻蚀缓冲层360的刻蚀选择性的材料层形成。因此，层间绝缘层370的材料层和刻蚀缓冲层360的材料层可以考虑层间绝缘层370和刻蚀缓冲层360被曝露于预定刻蚀配方的刻蚀速率的比率来选择。在某些实施例中，层间绝缘层370可以由氧化物层形成。在某些其它实施例中，层间绝缘层370可以形成为具有包括多个绝缘层的多层结构。在形成层间绝缘层370之后，可以在层间绝缘层370上形成刻蚀掩模图案372。在某些实施例中，刻蚀掩模图案372可以由光刻胶层形成。刻蚀掩模图案372可以形成为具有露出层间绝缘层370的部分的开口373、374及375。开口373、374及375分别可以形成在第一硅化物层315、第二硅化物层316和栅电极图案322之上。
参照图9，刻蚀工艺可以应用于层间绝缘层370的露出部分。可以执行刻蚀工艺，直到在栅电极图案322之上的刻蚀缓冲层360被露出为止。结果，具有深度D1的第一初步孔洞可以形成在栅电极图案322之上，并且具有深度D2的第二初步孔洞可以形成在第一硅化物层315之上。此外，具有深度D3的第三初步孔洞可以形成在第二硅化物层316之上。在此情形中，深度D1、D2及D3可以彼此基本上相等。
参照图10，可以继续执行刻蚀工艺，直到在第一硅化物层315和第二硅化物层316上的刻蚀缓冲层360被露出为止。在此情形中，由于刻蚀缓冲层360作用为刻蚀停止层，因此即使在刻蚀工艺期间发生过度刻蚀，第一硅化物层315和第二硅化物层316也不会被露出。尽管未显示在图10中，可以进一步刻蚀刻蚀缓冲层360的在开口373、374及375之下的部分，以在刻蚀工艺期间提供凹陷区。刻蚀缓冲层360在凹陷区之下剩余的厚度可以由层间绝缘层370和刻蚀缓冲层360的刻蚀速率的比率来确定。因此，如果刻蚀缓冲层360相对层间绝缘层370的刻蚀选择性被适当地控制，则即使在刻蚀工艺被执行之后，在第一硅化物层315和第二硅化物层316以及栅电极图案322上剩余的刻蚀缓冲层360仍然可以具有足够的厚度。
参照图11，可以执行额外的刻蚀工艺，以去除在第一硅化物层315和第二硅化物层316以及栅电极图案322上剩余的刻蚀缓冲层360的露出部分。结果，可以形成露出第一硅化物层315的源极接触孔381和露出第二硅化物层316的漏极接触孔382。当源极接触孔381和漏极接触孔382形成时，耦合接触孔383也可以形成在栅电极图案322之上。耦合接触孔383可以露出硅化物阻挡层350的第三绝缘层353。在栅电极图案322之上的第三绝缘层353可以被过度刻蚀，以提供凹陷区。或者是，耦合接触孔383可以形成为贯穿硅化物阻挡层350的第三绝缘层353，并且露出硅化物阻挡层350的第二绝缘层352。
参照图12，可以分别在源极接触孔381、漏极接触孔382和耦合接触孔383中形成源极接触插塞391、漏极接触插塞392和耦合接触插塞393。在某些实施例中，源极接触插塞391、漏极接触插塞392和耦合接触插塞393可以由诸如钨(W)层的金属层形成。源极接触插塞391的底表面可以接触第一硅化物层315。因此，源极接触插塞391可以通过第一硅化物层315电连接至源极区311。漏极接触插塞392的底表面可以接触第二硅化物层316。因此，漏极接触插塞392可以通过第二硅化物层316电连接至漏极区312。耦合接触插塞393可以通过硅化物阻挡层350的第一绝缘层351和第二绝缘层352与栅电极图案322间隔开。因此，栅电极图案322可以是电性隔离的并且具有浮置状态。因此，如果某个电压被施加至耦合接触插塞393，则可以在栅电极图案322处感应到耦合电压。
图13是图示根据另一个实施例的非易失性存储器件400的平面图。参照图13，非易失性存储器件400可以包括具有储存栅极422的储存晶体管和具有选择栅极424的选择晶体管。明确地说，有源区403可以设置为沿第一方向延伸，第一方向对应于在图中的水平方向。有源区403可以由隔离区404定义。储存栅极422可以设置为沿第二方向延伸，第二方向对应于在图中的垂直方向。储存栅极422可以设置为与有源区403交叉。因此，有源区403可以被分成位于储存栅极422的左侧的左区411’以及位于储存栅极422的右侧的右区414’。因此，左区411’和右区414’可以沿第一方向布置，并且可以通过储存栅极422而彼此分开。选择栅极424可以设置为沿第二方向延伸。选择栅极424可以设置为与有源区403的右区414’交叉。因此，有源区403的右区414’可以被分成位于选择栅极424与储存栅极422之间的中区413’以及位于选择栅极424的右侧的右区412’。因此，中区413’和右区412’可以沿第一方向布置，并且可以通过选择栅极424而彼此分开。
选择栅极424的相邻于中区413’的左侧壁可以面对储存栅极422的相邻于中区413’的右侧壁。尽管未显示在图13中，具有某个介电常数的绝缘层可以设置在选择栅极424的左侧壁与储存栅极422的右侧壁之间。因此，储存栅极422、选择栅极424以及介于储存栅极422与选择栅极424之间的绝缘层可以构成第一耦合电容器C1。如果电压被施加至选择栅极424，则可以由于第一耦合电容器C1而在储存栅极422处感应到耦合电压。
第一结区411可以设置在有源区403的左区411’中。第二结区412可以设置在有源区403的右区412’中。第三结区413可以设置在有源区403的中区413’中。在某些实施例中，第一结区411、第二结区412和第三结区413可以是N型杂质区。第一结区411和第三结区413可以分别作为储存晶体管的源极区和漏极区。第三结区413和第二结区412可以分别作为选择晶体管的源极区和漏极区。储存晶体管可以与选择晶体管共享第三结区413。因此，第三结区413可以作为储存晶体管的漏极区，并且可以作为选择晶体管的源极区。如果选择晶体管导通，则被施加至第二结区412的电压可被传输至第三结区413。
第一接触431可以设置在第一结区411上。第一接触431可以包括源极接触插塞。源极接触插塞可以直接接触第一结区411、或者可以通过导电层(诸如，硅化物层)来电连接至第一结区411。第一接触431可以通过互连线494’电连接至源极线SL。第二接触432可以设置在第二结区412上。第二接触432可以包括漏极接触插塞。漏极接触插塞可以直接接触第二结区412、或者可以通过导电层(诸如，硅化物层)电连接至第二结区412。第二接触432可以通过互连线495’电连接至位线BL。第三接触433可以设置在储存栅极422的并不与有源区403重叠的部分上。第三接触433可以包括耦合接触插塞。耦合接触插塞不会物理接触储存栅极422。因此，储存栅极422可以是电浮置的。第四接触434可以设置在选择栅极424上。第四接触434可以通过互连线496’电连接至字线WL。互连线496’可以通过互连线497’电连接至第三接触433。因此，互连线496’及497’可以将第三接触433电连接至第四接触434。
尽管未显示在图13中，具有某个介电常数的绝缘层可以设置在储存栅极422与对应于源极接触插塞的第一接触431之间。因此，储存栅极422、第一接触431(即，源极接触插塞)以及介于储存栅极422与第一接触431之间的绝缘层可以构成第二耦合电容器C2。如果电压被施加至源极接触插塞，则可以由于第二耦合电容器C2而在储存栅极422处感应到耦合电压。此外，尽管未显示在图13的平面图中，具有某个介电常数的绝缘层可以设置在储存栅极422与对应于耦合接触插塞的第三接触433之间。因此，储存栅极422、第三接触433(即，耦合接触插塞)以及介于储存栅极422与第三接触433之间的绝缘层可以构成第三耦合电容器。在下文中将参考图14的剖面图来展开对第三耦合电容器的详细说明。
图14是沿图13的线Ⅱ-Ⅱ'所取的剖面图。图15是沿图13的线Ⅲ-Ⅲ'所取的剖面图。图16是沿图13的线Ⅳ-Ⅳ'所取的剖面图。图17是沿图13的线Ⅴ-Ⅴ'所取的剖面图。参照图14、图15、图16及图17，隔离层402可以设置在衬底401的隔离区404中。隔离层402可以是沟槽隔离层。然而，隔离层402并不限于沟槽隔离层。隔离层402可以定义在衬底401中的有源区403。即，由隔离层402所围绕的衬底401的上部可以被定义为有源区403。有源区403可以包括第一结区411、第二结区412和第三结区413。第三结区413可以设置在第一结区411和第二结区412之间。介于第一结区411和第三结区413之间的有源区403可以被定义为第一沟道区414。介于第二结区412和第三结区413之间的有源区403可以被定义为第二沟道区415。尽管未显示在图14的剖面图中，第一结区411、第二结区412及第三结区413中的每个可以具有如图2中所示的LDD结构。在此情形中，绝缘间隔件可以设置在储存栅极422的侧壁和选择栅极424的侧壁上。
储存栅极422可以设置在第一沟道区414上，并且第一栅极绝缘图案421可以设置在储存栅极422与第一沟道区414之间。选择栅极424可以设置在第二沟道区415上，并且第二栅极绝缘图案423可以设置在选择栅极424与第二沟道区415之间。在某些实施例中，储存栅极422和选择栅极424可以由相同的多晶硅层形成。在某些其它实施例中，储存栅极422和选择栅极424可以由除了多晶硅层之外的相同的导电层形成。
层间绝缘层470可以设置在衬底401上，以覆盖隔离层402、有源区403、储存栅极422和选择栅极424。层间绝缘层470可以包括于其中的第一接触孔481、第二接触孔482、第三接触孔483和第四接触孔484。第一接触孔481和第二接触孔482可以分别与第一结区411和第二结区412垂直地重叠。第三接触孔483可以和储存栅极422的一部分垂直地重叠。第四接触孔484可以和选择栅极424的一部分垂直地重叠。如图14中所示，第一接触孔481和第二接触孔482可以分别露出第一结区411和第二结区412。此外，如图16中所示，第四接触孔484可以露出选择栅极424。相对地，如图15中所示，第三接触孔483不会露出储存栅极422。
源极接触插塞491可以填充第一接触孔481，以接触第一结区411。尽管未显示在附图中，在另一个实施例中，硅化物层可以设置在第一结区411上。在此情形中，源极接触插塞491可以接触在第一结区411上的硅化物层。漏极接触插塞492可以填充第二接触孔482，以接触第二结区412。尽管未显示在附图中，在另一个实施例中，硅化物层可以设置在第二结区412上。在此情形中，漏极接触插塞492可以接触在第二结区412上的硅化物层。耦合接触插塞493可以填充第三接触孔483，并且可以通过层间绝缘层470与储存栅极422分开。选择栅极接触插塞494可以填充第四接触孔484，以接触选择栅极424。尽管未显示在附图中，在另一个实施例中，硅化物层可以设置在选择栅极424上。在此情形中，选择栅极接触插塞494可以接触在选择栅极424上的硅化物层。源极接触插塞491、漏极接触插塞492、耦合接触插塞493和选择栅极接触插塞494可以分别对应于参考图13描述的第一接触431、第二接触432、第三接触433及第四接触434。
如图16及图17中所示，耦合接触插塞493可以通过金属互连线497来电连接至选择栅极接触插塞494。金属互连线497可以对应于参考图13描述的互连线497’。金属互连线497可以设置在层间绝缘层470上，以接触耦合接触插塞493和选择栅极接触插塞494两者。尽管源极接触插塞491和耦合接触插塞493并未实际在沿图13的线Ⅳ-Ⅳ'所取的图16的剖面图中示出，但是源极接触插塞491和耦合接触插塞493由虚线来图示，以更好的理解实施例。如果电压通过金属互连线497和选择栅极接触插塞494而被施加至选择栅极424，则被施加至选择栅极424的电压也可以通过金属互连线497而被传输至耦合接触插塞493。
在根据本实施例的非易失性存储器件(“NVM”)400中，在储存栅极422处感应到的耦合电压可以因至少三个耦合电容器而产生。这些耦合电容器可以由接触插塞和选择栅极构成。因此，在衬底401中形成具有某个平面面积的MOS电容器来感应储存栅极422的耦合电压可以是不必要的。结果，NVM设备400所占用的平面面积并未增加。此外，储存晶体管和选择晶体管可以是单个多晶硅层。因此，NVM设备400可以使用CMOS兼容工艺来提供。
明确地说，如图14中所示，储存栅极422、选择栅极424以及介于储存栅极422与选择栅极424之间的层间绝缘层470可以构成第一耦合电容器C1。绝缘间隔件可以设置在储存栅极422的侧壁和选择栅极424的侧壁上。在此情形中，设置在储存栅极422和选择栅极424之间的绝缘间隔件和层间绝缘层470可以作为第一耦合电容器C1的电介质层。源极接触插塞491、储存栅极422以及介于源极接触插塞491与储存栅极422之间的层间绝缘层470可以构成第二耦合电容器C2。绝缘间隔件可以设置在储存栅极422的侧壁上。在此情形中，设置在源极接触插塞491和储存栅极422之间的绝缘间隔件和层间绝缘层470可以作为第二耦合电容器C2的电介质层。如图15中所示，储存栅极422、耦合接触插塞493以及介于储存栅极422与耦合接触插塞493之间的层间绝缘层470可以构成第三耦合电容器C3。因此，可以由于第一耦合电容器C1、第二耦合电容器C2及第三耦合电容器C3的组合而在储存栅极422处感应到耦合电压。
图18是图示在图13至图17中所示的非易失性存储器件400的等效电路图。参照图18，非易失性存储器件400可以包括串联连接的储存晶体管501和选择晶体管502，并且储存晶体管501可以和选择晶体管502共享接合端子(jointterminal)J。储存晶体管501可以具有浮栅端子FG、源极端子S和接合端子J。浮栅端子FG、源极端子S和接合端子J可以分别对应于在图13至图17中所示的储存栅极422、第一结区411和第三结区413。选择晶体管502可以具有选择栅极端子SG、接合端子J和漏极端子D。选择栅极端子SG、接合端子J和漏极端子D可以分别对应于在图13至图17中所示的选择栅极424、第三结区413和第二结区412。储存晶体管501的源极端子S可以通过源极接触插塞(图14的491)来连接至源极线SL。选择晶体管502的漏极端子D可以通过漏极接触插塞(图14的492)来连接至位线BL。选择晶体管502的选择栅极端子SG可以通过选择栅极接触插塞(图16的494)来连接至字线WL和耦合接触插塞(图15的493)两者。
如同参考图14描述的，选择栅极424、储存栅极422以及介于选择栅极424与储存栅极422之间的层间绝缘层470可以构成第一耦合电容器C1，并且在图18中，第一耦合电容器C1在选择栅极端子SG与浮栅端子FG之间。类似地，源极接触插塞491、储存栅极422以及介于源极接触插塞491与储存栅极422之间的层间绝缘层470可以构成第二耦合电容器C2，并且在图18中，第二耦合电容器C2在源极端子S与浮栅端子FG之间。如同参考图15描述的，储存栅极422、耦合接触插塞493以及介于储存栅极422与耦合接触插塞493之间的层间绝缘层470可以构成第三耦合电容器C3，并且在图18中，第三耦合电容器C3在浮栅端子FG与互连线之间，互连线将选择栅极端子SG连接至字线WL。第一耦合电容器C1、第二耦合电容器C2及第三耦合电容器C3可以对应于寄生的无源组件，寄生的无源组件是在无额外制造工艺下设置的。因此，在图18的等效电路图中，第一耦合电容器C1、第二耦合电容器C2及第三耦合电容器C3由虚线来图示。
为了执行编程操作，接地电压可以被施加至位线BL，并且选择电压Vsel和源极电压Vsl可以分别被施加至字线WL和源极线SL。选择电压Vsel和源极电压Vsl可以是正电压。选择电压Vsel可以高于选择晶体管502的阈值电压。在实施例中，当选择电压Vsel被施加至字线WL时，选择晶体管502可以导通。因此，被施加至位线BL的接地电压可以被传输至接合端子J。如果忽略在每个元件中的电压降，则源极电压Vsl可以直接被施加在源极端子S与接合端子J之间。结果，可以在源极端子S与接合端子J之间产生横向的电场。再者，当选择电压Vsel通过字线WL而被施加至选择栅极端子SG时，可以由于第一耦合电容器C1和第三耦合电容器C3而在浮栅端子FG处感应到耦合电压。此外，当源极电压Vsl通过源极线SL而被施加至源极端子S时，在浮栅端子FG处感应到的耦合电压可以因第二耦合电容器C2而变化。即，在浮栅端子FG处感应到的耦合电压可以通过彼此并联连接的第一耦合电容器C1、第二耦合电容器C2和第三耦合电容器C3的组合来确定。当在浮栅端子FG处感应到耦合电压时，在储存晶体管501的浮栅端子FG与源极侧的沟道区之间可以产生强的垂直电场。在此情形中，可以通过在源极端子S与接合端子J之间所产生的横向电场而在储存晶体管501的源极侧的沟道区中产生热载子，并且在源极侧的沟道区中产生的热载子(例如，热电子)可以通过在浮栅端子FG与源极侧的沟道区之间的垂直电场而被注入到浮栅端子FG中。因此，NVM设备(即，图18的NVM单元)可以被编程。
为了执行擦除操作，接地电压可以被施加至位线BL，并且选择电压Vsel和源极电压Vsl可被分别施加至字线WL和源极线SL。选择电压Vsel可以是负电压，并且源极电压Vsl可以是正电压。在以上的偏压条件下，负选择电压Vsel可以通过字线WL而被施加至选择栅极端子SG。因此，可以由于第一耦合电容器C和第三耦合电容器C3而在浮栅端子FG处感应到耦合电压。在此情形中，在浮栅端子FG处感应到的耦合电压可以具有负电压电平。此外，由于源极电压Vsl通过源极线SL而被施加至源极端子S，因此浮栅端子FG处感应到的耦合电压可以因第二耦合电容器C2而变化。源极电压Vsl和第二耦合电容器C2的电容值可以被设置以使得浮栅端子FG处感应到的最终的耦合电压具有负电压电平。在此情形中，储存在浮栅端子FG中的电荷(例如，电子)可以通过带带隧穿(BTBT)机制而被注入到源极端子S中。结果，NVM设备(即，图18的NVM单元)可以被擦除。
为了执行读取操作，接地电压可以被施加至位线BL，并且选择电压Vsel和源极电压Vsl可以分别被施加至字线WL和源极线SL。选择电压Vsel和源极电压Vsl可以是正电压。选择电压Vsel可以高于选择晶体管502的阈值电压。用在读取操作的源极电压Vsl可以低于用在编程操作的源极电压Vsl。这是为了降低在浮栅端子FG处感应到的耦合电压，以避免储存晶体管501在读取操作中被编程。当选择电压Vsel通过字线WL而被施加至选择栅极端子SG时，可以因第一耦合电容器C1和第三耦合电容器C3而在浮栅端子FG处感应到耦合电压。此外，当源极电压Vsl通过源极线SL而被施加至源极端子S时，在浮栅端子FG处感应到的耦合电压可以因第二耦合电容器C2而变化。即，在选择电压Vsel和源极电压Vsl分别被施加至选择栅极端子SG和源极端子S之后，可以在浮栅端子FG处感应到最终的耦合电压。当储存晶体管501具有编程状态时，储存晶体管501的阈值电压可以高于在浮栅端子FG处感应到的最终的耦合电压。因此，储存晶体管501可以关断，并且没有电流可以流过源极线SL和位线BL。相对地，当储存晶体管501具有擦除状态时，储存晶体管501的阈值电压可以低于在浮栅端子FG处感应到的最终的耦合电压。因此，储存晶体管501可以导通，并且电流可以流过源极线SL和位线BL。连接至位线BL的感测放大器(未示出)可以感测位线电流，并且判断储存晶体管501具有编程状态还是擦除状态，并且输出具有逻辑“高”电平或是逻辑“低”电平的数据信号。
通过以上实施例可以看出，本申请提供以下技术方案：
技术方案1.一种非易失性存储器件，包括：
有源区，沿第一方向延伸并且包括分别设置在有源区的两端的源极区和漏极区；
栅电极图案，沿第二方向延伸并且设置在源极区与漏极区之间，其中，第二方向与第一方向交叉地延伸；
栅极绝缘图案，设置在栅电极图案与有源区之间；
源极接触插塞和漏极接触插塞，分别耦接至源极区和漏极区；以及
耦合接触插塞，设置在栅电极图案之上并且与栅电极图案绝缘。
技术方案2.如技术方案1所述的非易失性存储器件，其中，栅电极图案由单个多晶硅层形成。
技术方案3.如技术方案1所述的非易失性存储器件，其中，源极接触插塞、漏极接触插塞和耦合接触插塞包括相同的导电材料。
技术方案4.如技术方案3所述的非易失性存储器件，其中，所述相同的导电材料包括钨材料。
技术方案5.如技术方案1所述的非易失性存储器件，其中，耦合接触插塞与有源区交叉地延伸，并且与栅电极图案重叠。
技术方案6.如技术方案5所述的非易失性存储器件，
其中，沿第一方向测量的耦合接触插塞的宽度基本上等于沿第一方向测量的栅电极图案的宽度；以及
其中，沿第二方向测量的耦合接触插塞的长度大于沿第二方向测量的栅电极图案的长度。
技术方案7.如技术方案6所述的非易失性存储器件，其中，栅电极图案的整个部分与耦合接触插塞的一部分重叠。
技术方案8.如技术方案1所述的非易失性存储器件，还包括：
第一硅化物层，设置在源极区与源极接触插塞之间；
第二硅化物层，设置在漏极区与漏极接触插塞之间；以及
绝缘层，设置在栅电极图案与耦合接触插塞之间，
其中，绝缘层是具有多层结构的硅化物阻挡层。
技术方案9.如技术方案8所述的非易失性存储器件，其中，硅化物阻挡层包括顺序层叠的第一绝缘层、第二绝缘层和第三绝缘层。
技术方案10.如技术方案9所述的非易失性存储器件，其中，第二绝缘层具有不同于第三绝缘层的刻蚀选择性。
技术方案11.如技术方案10所述的非易失性存储器件，其中，第二绝缘层包括氮化物层，并且第三绝缘层包括氧化物层。
技术方案12.一种非易失性存储器件，包括：
源极区和漏极区，设置在衬底中并且彼此间隔开；
第一硅化物层和第二硅化物层，分别设置在源极区和漏极区之上；
栅极绝缘图案，设置在沟道区之上并且介于源极区与漏极区之间；
栅电极图案，设置在栅极绝缘图案之上；
绝缘间隔件，设置在栅电极图案的侧壁和栅极绝缘图案的侧壁之上；
硅化物阻挡层，覆盖绝缘间隔件和栅电极图案并且具有多层结构；
刻蚀缓冲层，设置在硅化物阻挡层、第一硅化物层和第二硅化物层之上；
层间绝缘层，设置在刻蚀缓冲层之上；
源极接触插塞和漏极接触插塞，贯穿层间绝缘层以分别接触第一硅化物层和第二硅化物层；以及
耦合接触插塞，贯穿层间绝缘层和刻蚀缓冲层并且延伸至硅化物阻挡层。
技术方案13.如技术方案12所述的非易失性存储器件，其中，栅电极图案由单个多晶硅层形成。
技术方案14.如技术方案12所述的非易失性存储器件，其中，硅化物阻挡层包括顺序层叠的第一绝缘层、第二绝缘层和第三绝缘层。
技术方案15.如技术方案14所述的非易失性存储器件，其中，第二绝缘层具有不同于第三绝缘层的刻蚀选择性。
技术方案16.如技术方案15所述的非易失性存储器件，其中，第二绝缘层包括氮化物层，并且第三绝缘层包括氧化物层。
技术方案17.如技术方案12所述的非易失性存储器件，其中，刻蚀缓冲层的刻蚀速率低于层间绝缘层的刻蚀速率。
技术方案18.如技术方案17所述的非易失性存储器件，其中，当层间绝缘层被刻蚀时，刻蚀缓冲层作为刻蚀停止层。
技术方案19.如技术方案18所述的非易失性存储器件，其中，层间绝缘层包括氧化物层，并且刻蚀缓冲层包括氮化物层。
技术方案20.如技术方案12所述的非易失性存储器件，其中，源极接触插塞、漏极接触插塞和耦合接触插塞包括相同的导电材料。
技术方案21.一种制造非易失性存储器件的方法，所述方法包括：
在衬底之上形成栅极绝缘图案和栅电极图案；
在栅极绝缘图案的侧壁和栅电极图案的侧壁之上形成绝缘间隔件；
在衬底中形成与栅电极图案的两个侧壁相邻的源极区和漏极区；
在栅极绝缘图案和绝缘间隔件之上形成具有多层结构的硅化物阻挡层，以露出源极区和漏极区；
分别在露出的源极区和露出的漏极区之上形成第一硅化物层和第二硅化物层；
在第一硅化物层、第二硅化物层和硅化物阻挡层之上形成刻蚀缓冲层；
在刻蚀缓冲层之上形成层间绝缘层；
图案化层间绝缘层，以形成露出第一硅化物层的源极接触孔、露出第二硅化物层的漏极接触孔、以及露出硅化物阻挡层的耦合接触孔；以及
分别在源极接触孔、漏极接触孔和耦合接触孔中形成源极接触插塞、漏极接触插塞和耦合接触插塞，
其中，源极接触插塞、漏极接触插塞和耦合接触插塞中的每个包括金属层。

Claims (10)

1.一种非易失性存储器件，包括：
有源区，沿第一方向延伸并且包括分别设置在有源区的两端的源极区和漏极区；
栅电极图案，沿第二方向延伸并且设置在源极区与漏极区之间，其中，第二方向与第一方向交叉地延伸；
栅极绝缘图案，设置在栅电极图案与有源区之间；
源极接触插塞和漏极接触插塞，分别耦接至源极区和漏极区；以及
耦合接触插塞，设置在栅电极图案之上并且与栅电极图案绝缘。
2.如权利要求1所述的非易失性存储器件，其中，栅电极图案由单个多晶硅层形成。
3.如权利要求1所述的非易失性存储器件，其中，源极接触插塞、漏极接触插塞和耦合接触插塞包括相同的导电材料。
4.如权利要求3所述的非易失性存储器件，其中，所述相同的导电材料包括钨材料。
5.如权利要求1所述的非易失性存储器件，其中，耦合接触插塞与有源区交叉地延伸，并且与栅电极图案重叠。
6.如权利要求5所述的非易失性存储器件，
其中，沿第一方向测量的耦合接触插塞的宽度基本上等于沿第一方向测量的栅电极图案的宽度；以及
其中，沿第二方向测量的耦合接触插塞的长度大于沿第二方向测量的栅电极图案的长度。
7.如权利要求6所述的非易失性存储器件，其中，栅电极图案的整个部分与耦合接触插塞的一部分重叠。
8.如权利要求1所述的非易失性存储器件，还包括：
第一硅化物层，设置在源极区与源极接触插塞之间；
第二硅化物层，设置在漏极区与漏极接触插塞之间；以及
绝缘层，设置在栅电极图案与耦合接触插塞之间，
其中，绝缘层是具有多层结构的硅化物阻挡层。
9.一种非易失性存储器件，包括：
源极区和漏极区，设置在衬底中并且彼此间隔开；
第一硅化物层和第二硅化物层，分别设置在源极区和漏极区之上；
栅极绝缘图案，设置在沟道区之上并且介于源极区与漏极区之间；
栅电极图案，设置在栅极绝缘图案之上；
绝缘间隔件，设置在栅电极图案的侧壁和栅极绝缘图案的侧壁之上；
硅化物阻挡层，覆盖绝缘间隔件和栅电极图案并且具有多层结构；
刻蚀缓冲层，设置在硅化物阻挡层、第一硅化物层和第二硅化物层之上；
层间绝缘层，设置在刻蚀缓冲层之上；
源极接触插塞和漏极接触插塞，贯穿层间绝缘层以分别接触第一硅化物层和第二硅化物层；以及
耦合接触插塞，贯穿层间绝缘层和刻蚀缓冲层并且延伸至硅化物阻挡层。
10.一种制造非易失性存储器件的方法，所述方法包括：
在衬底之上形成栅极绝缘图案和栅电极图案；
在栅极绝缘图案的侧壁和栅电极图案的侧壁之上形成绝缘间隔件；
在衬底中形成与栅电极图案的两个侧壁相邻的源极区和漏极区；
在栅极绝缘图案和绝缘间隔件之上形成具有多层结构的硅化物阻挡层，以露出源极区和漏极区；
分别在露出的源极区和露出的漏极区之上形成第一硅化物层和第二硅化物层；
在第一硅化物层、第二硅化物层和硅化物阻挡层之上形成刻蚀缓冲层；
在刻蚀缓冲层之上形成层间绝缘层；
图案化层间绝缘层，以形成露出第一硅化物层的源极接触孔、露出第二硅化物层的漏极接触孔、以及露出硅化物阻挡层的耦合接触孔；以及
分别在源极接触孔、漏极接触孔和耦合接触孔中形成源极接触插塞、漏极接触插塞和耦合接触插塞，
其中，源极接触插塞、漏极接触插塞和耦合接触插塞中的每个包括金属层。
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