CN104934432B - 具有单层浮栅的非易失性存储器件 - Google Patents

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Abstract

一种非易失性存储器件包括排列在衬底上的多个双单元。多个双单元中的每个包括从衬底的表面突出的漏极台面。第一源极和第二源极被设置在衬底中，并且与漏极台面间隔开。第一浮栅与漏极台面的第一侧壁表面重叠并且延伸至第一源极上，以及第二浮栅与漏极台面的第二侧壁表面重叠并且延伸至第二源极。还提供了相关的方法。

Description

具有单层浮栅的非易失性存储器件
相关申请的交叉引用
本申请要求2014年3月21日向韩国知识产权局提交的申请号为10-2014-0033655的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
各种实施例涉及具有单层浮栅的非易失性存储器件。
背景技术
电可擦除可编程只读存储(EEPROM)器件是即使当其电源被中断时也保留其存储的数据的非易失性存储器件中的一种，并且已经提出EEPROM器件的各种存储器单元结构来改善性能。EEPROM器件的一般单位存储器单元采用包括浮栅、控制栅电极以及在浮栅和控制栅电极之间的栅间电介质层的层叠栅结构。近来，采用单层的浮栅而没有控制栅电极的嵌入式EEPROM器件已利用广泛应用于各种系统集成电路(IC)的互补金属氧化物半导体(CMOS)技术来开发。即，采用单层的浮栅的嵌入式EEPROM器件作为非易失性存储器件是非常有吸引力的，其能够被集成在利用CMOS技术制造的芯片上系统(SOC)中。
发明内容
各种实施例涉及具有单层浮栅的非易失性存储器件。
根据一些实施例，一种非易失性存储器件包括：第一结，其从衬底的表面突出；第二结，其被设置在衬底中并且与第一结间隔开；以及浮栅，其与第一结的侧壁表面重叠并且延伸至第二结。
根据另外的实施例，一种非易失性存储器件包括漏极台面，其从衬底的表面突出。第一源极和第二源极被设置在所述衬底中并且与漏极台面间隔开。第一源极与漏极台面的第一侧壁表面相邻，以及第二源极与漏极台面相对于第一侧壁表面相对的第二侧壁表面相邻。第一浮栅与漏极台面的第一侧壁表面重叠并且延伸至第一源极。第二浮栅与漏极台面的第二侧壁表面重叠并且延伸至第二源极。
根据另外的实施例，一种非易失性存储器件包括多个双单元，其被排列成行和列并且被设置在衬底之上。双单元中的每个包括：第一源极和第二源极，其被设置在衬底中；漏极台面，其从第一源极和第二源极之间的衬底的表面突出；第一浮栅，其与漏极台面的第一侧壁表面重叠并且延伸至与漏极台面的第一侧壁表面相邻的第一源极；以及第二浮栅，其与漏极台面的第二侧壁表面重叠并且延伸至与漏极台面的第二侧壁表面相邻的第二源极。第一源极线被设置成平行于列，并且第一源极线中的每个与沿着相应的列布置的双单元的第一源极。第二源极线被设置成平行于列，并且第二源极线中的每个与沿着相应的列布置的双单元的第二源极耦接。第一位线被设置成平行于行，并且第一位线中的每个与布置在相应的行中的奇数编号的双单元的漏极台面耦接。第二位线被设置成平行于行，并且第二位线中的每个与布置在相应的行中的偶数编号的双单元的漏极台面耦接。
根据另外的实施例，一种非易失性存储器件包括排列在衬底之上的多个双单元。双单元中的每个包括：第一源极和第二源极，其被设置在衬底中；漏极台面，其从第一源极和第二源极之间的衬底的表面突出；第一浮栅，其与漏极台面的第一侧壁表面重叠并且延伸至第一源极；以及第二浮栅，其与漏极台面的第二侧壁表面重叠并且延伸至第二源极。第一浮栅和第二浮栅被布置成相对于漏极台面而彼此相对。隔离层被设置在所述衬底中并且将多个双单元之中的第一双单元的第一源极与多个双单元之中的第二双单元的第二源极分开。
根据另外的实施例，一种非易失性存储器件包括：漏极台面，其从衬底的表面突出；第一源极和第二源极，其分别被设置在衬底中并且与漏极台面分别间隔开；第一浮栅，其与漏极台面的第一侧壁表面重叠并且延伸至第一源极；第二浮栅，其与漏极台面的第二侧壁表面重叠并且延伸至第二源极；漏极电极，其被配置成施加漏极电压至漏极台面；以及第一源极电极和第二源极电极，其分别与第一源极和第二源极电耦接，其中第一存储器包括第一浮栅，并且第二存储器包括第二浮栅，其中第一存储器和第二存储器被分别地编程、擦除或读出。
根据另外的实施例，一种制造非易失性存储器件的方法包括以下步骤：形成从衬底的顶表面突出的漏极台面；形成与漏极台面的第一侧壁表面重叠的第一浮栅和与漏极台面的第二侧壁表面重叠的第二浮栅，其中第一浮栅和第二浮栅被布置成相对于漏极台面而彼此相对；以及在与第一浮栅间隔开的衬底中形成第一源极，并且在与第二浮栅隔开的衬底中形成第二源极。
根据另外的实施例，一种制造非易失性存储器件的方法包括以下步骤：形成通过凹部所限定并且从衬底的表面突出的漏极台面；形成平行的沟槽对，其被设置在漏极台面的两侧处，平行的沟槽对比凹部更深；形成填充平行的沟槽对的隔离层；形成与漏极台面的第一侧壁表面重叠的第一浮栅以及与漏极台面的第二侧壁表面重叠的第二浮栅，其中，第二侧壁表面被设置成与漏极台面的第一侧壁表面相对；以及在衬底上形成第一源极，其中，第一源极与第一浮栅间隔开；以及在衬底上形成第二源极，其中，第二源极与第二浮栅间隔开。
根据另外的实施例，一种制造非易失性存储器件的方法包括以下步骤：在衬底中形成沟槽对；形成填充填充沟槽对的隔离层；选择性地刻蚀隔离层之间的衬底的部分，以形成限定漏极台面的凹部，其中漏极台面从凹部之间突出；形成与漏极台面的第一侧壁表面重叠的第一浮栅和与漏极台面的第二侧壁表面重叠的第二浮栅；以及在衬底中形成第一源极以与第一浮栅间隔开，并且在衬底中形成第二源极以与第二浮栅间隔开。
根据另外的实施例，一种非易失性存储器件包括第一单位单元。第一单位单元包括：在第一级处提供的公共漏极、在比第一级更低的第二级处提供的第一源极和第二源极、从公共漏极垂直延伸至第一源极的第一浮栅、以及从公共漏极垂直延伸至第二源极的第二浮栅。
附图说明
结合附图和所附详细描述，实施例变得更加显然，其中：
图1是说明根据一个实施例的非易失性存储器件中的单比特单位单元的截面图；
图2是说明图1所示的单比特单位单元的布局图；
图3是说明连同耦合电容部件的图1所示的单比特单位单元的截面图；
图4是说明根据一个实施例的非易失性存储器件的双单元的截面图；
图5是说明图4中所示的双单元的布局图；
图6是说明包括图4中所示的双单元的非易失性存储器件的单元阵列的立体图；
图7说明包括图6中所示的单元阵列的等效电路图的非易失性存储器件的配置；
图8是说明用于操作图7中所示的单元阵列的偏置条件的表；
图9至29说明根据一个实施例的制造非易失性存储器件的方法；
图30至37说明根据另一个实施例的制造非易失性存储器件的方法；以及
图38说明根据一个实施例的非易失性存储器件。
具体实施方式
将理解的是，尽管术语第一、第二、第三等可以在本文中用来描述各种元件，但是这些元件不应当受这些术语所限制。这些术语仅用于将一个元件与另一个元件区分。因而，在一些实施例中的第一元件在其它实施例中可以被称为第二元件。
还将理解的是，当一个元件被称为在另一个元件“上”、“以上”、“下”、“以下”或“旁边”时，它可以直接在其它元件“上”、“以上”、“下”、“以下”或“旁边”，或者也可以存在中间元件。因此，在本文中使用的诸如“上”、“以上”、“下”、“以下”或“旁边”的术语仅用于描述特定实施例的目的，并非旨在限制。
还将当理解的是，当一个元件涉及与另一个元件“连接”或“耦接”时，其可以与其它元件直接连接或耦接，或者可以存在中间元件。相反地，当一个元件涉及与另一个元件“直接连接”或“直接耦接”时，则不存在中间元件。
参见图1和2，根据一个实施例的非易失性存储器件可以包括单比特单位单元10。单比特单位单元10可以被配置成包括：漏极台面200，其从半导体衬底100的表面突出且用作第一结；源极300，其被设置在半导体衬底100中、与漏极台面200间隔开以及用作第二结；浮栅400，其与漏极台面200的顶表面201和侧壁表面203重叠且延伸至源极300上；以及电介质层500，其被设置在浮栅400和漏极台面200之间以及浮栅400与半导体衬底100之间。单位单元10可以用作EEPROM单元。
漏极台面200可以从诸如硅衬底的半导体衬底100的顶表面突出，以用作掺杂有第一导电类型的杂质的第一杂质区。在一些实施例中，漏极台面200的整个部分可以用第一导电类型的杂质充分掺杂。在这种情况下，漏极台面200的整个部分可以用作与第一结相对应的第一杂质区。可替选地，仅漏极台面200的上部分和侧壁部分可以用第一导电类型的杂质来掺杂。在这种情况下，与第一结相对应的第一杂质区可以沿着漏极台面200的顶表面201和侧壁表面203来设置。阱区101可以被设置在半导体衬底100中。阱区101可以掺杂有与第一导电类型不同的第二导电类型的杂质，以及源极300可以掺杂有第一导电类型的杂质以用作第二杂质区。漏极台面200可以被设置在阱区101上，并且源极300可以被设置在阱区101中。由于漏极台面200和源极300被设置在阱区101上或中，所以单位单元10的尺寸可以被减小。沟道区103可以被限定在漏极台面200和源极300之间的阱区101的顶表面处。漏极电极250(图1的“D”)可以被设置在漏极台面200上，并且源极电极350(图1中的“S”)可以被设置在源极300上。
浮栅400可以是在用于嵌入式存储器的单个多晶硅EEPROM单元结构中的栅极。浮栅400包括多晶硅层。浮栅400可以被设置成以与漏极台面200重叠。当漏极电压被施加至漏极台面200时，在浮栅400处感应电压以执行编程操作或擦除操作。因此，浮栅400可以与漏极台面200的顶表面201和侧壁表面203重叠并且延伸至沟道区103和源极300的边缘301上，如上所述。因为漏极台面200具有从半导体衬底100的顶表面突出的升高形状，所以浮栅400和漏极台面200之间的重叠面积可以随着漏极台面200的高度而增加而增大。即，如果漏极台面200的高度增加，即使不增加单位单元10的平面面积，浮栅400和漏极台面200之间的重叠面积也可以增加。
在漏极台面200的高度增加的情况下，浮栅400与漏极台面200之间的重叠面积可以增加，因而即使不增加单位单元10所占据的平面面积，浮栅400和漏极台面200之间的耦合电容值也增加。结果，如果单位单元10被设计成增加漏极台面200的高度，则单位单元10可以按比例缩小而不降低性能。
参见图3，第一电容CA可以存在于浮栅400和漏极台面200的顶表面201之间，并且第二电容CB可以存在于浮栅400和漏极台面200的侧壁表面203之间。此外，第三电容CC可以存在于源极300和浮栅400之间。如图2中所示，浮栅400可以具有矩形形状的平面图。因而，浮栅400可以具有均匀的宽度。在这种情况下，第一电容CA可以与漏极台面200的顶表面201重叠的浮栅400的第一长度L1成比例，第二电容CB可以与漏极台面200的侧壁表面203重叠的浮栅400的第二长度(与漏极台面200的高度相对应)L2成比例，以及第三电容CC可以与源极300重叠的浮栅400的第三长度L3成比例。单位单元10的耦合比CR可以通过下述等式(1)来近似地表示。
CR＝(CA+CB)/(CA+CB+CC) (1)
如果第一长度L1为100纳米，则第二长度L2为150纳米，并且第三长度是20纳米，单位单元10的耦合比CR基于等式(1)可以约为0.957。如果第二长度L2从150纳米增加至350纳米，则单位单元10的耦合比CR可以从约0.926增加至约0.957。如果单位单元10的耦合比CR接近“1”，则在浮栅400处感应的电压可以接近施加至漏极台面200的漏极电压。
因此，如果漏极台面200的高度增加，则单位单元10的耦合比CR可以增加并且在一个指定的区域中的单位单元10的性能提高。
参见图4和5，根据一个实施例的非易失性存储器件的双单元13可以包括彼此对称的右单位单元11和左单位单元12以公共漏极台面200。右单位单元11的和左单位单元12中的每个可以具有与图1中所示的单位单元10大体上相同的结构。因而，如果图1的单位单元10可以存储有单个比特的数据，则图4的双单元13可以利用两个单独的源极310和320来将两个比特的数据储存其中。因为构成双单元13的右单位单元11和左单位单元12共享公共漏极台面200，所以双单元13的尺寸可以减小。
双单元13可以被配置成包括：公共漏极台面200，其从半导体衬底100的顶表面突出以用作第一结；第一源极310，其被设置在半导体衬底100中并且与公共漏极台面200间隔开以用作第二结；第二源极320，其被设置在与第一源极310相对的半导体衬底100中并且与公共漏极台面200间隔开以用作另一个第二结；第一浮栅410，其与公共漏极台面200的右顶表面和右侧壁表面重叠并且延伸至第一源极310上；第二浮栅420，其与公共漏极台面200的左顶表面和左侧壁表面重叠并且延伸至第二源极320上；第一电介质层510，其被设置在第一浮栅410与公共漏极台面200之间以及第一浮栅410与半导体衬底100之间；以及第二电介质层520，其被设置在第二浮栅420与公共漏极台面200之间以及第二浮栅420与半导体衬底100之间。构成双单元13的右单位单元11和左单位单元12可以用作EEPROM单元。
公共漏极台面200可以从诸如硅衬底的半导体衬底100的顶表面突出，以用作掺杂有第一导电类型的杂质的第一杂质区。在一些实施例中，公共漏极台面200的整个部分可以用第一导电类型的杂质来充分掺杂。在这种情况下，公共漏极台面200的整个部分可以用作与第一结相对应的第一杂质区。可替选地，仅公共漏极台面200的上部分和侧壁部分可以用第一导电类型的杂质来掺杂。在这种情况下，与第一结相对应的第一杂质区可以沿着公共漏极台面200的顶表面和侧壁表面来设置。阱区101可以被设置在半导体衬底100中。阱区101可以用与第一导电类型不同的第二导电类型的杂质来掺杂，并且第一源极310和第二源极320可以用与第一导电类型的杂质来掺杂以用作第二杂质区。公共漏极台面200可以被设置在阱区101上，以及第一源极310和第二源极320可以被设置在阱区101中。公共漏极台面200、第一浮栅410、第一源极310和第一电介质层510可以构成右单位单元11，并且公共漏极台面200、第二浮栅420、第二源极320和第二电介质层520可以构成左单位单元12。由于右单位单元11和左单位单元12共享阱区101，所以双单元13的尺寸可以减小。
第一沟道区113可以被限定在公共漏极台面200与第一源极310之间的阱区101的顶表面处，以及第二沟道区123可以被限定在公共漏极台面200与第二源极320之间的阱区101的顶表面处。公共漏极电极250可以被设置在公共漏极台面200上，以及第一源极电极351和第二源极电极352可以分别被设置在第一源极310和第二源极320上。
第一浮栅410和第二浮栅420可以利用诸如单个多晶硅层的单层的导电材料来形成。如果漏极电压被施加至公共漏极台面200，并且第一源极电压和第二源极电压被施加至第一源极310和第二源极320，则可以通过单元耦合比(参见等式1)在第一浮栅和第二浮栅400处感应一定的电压。在这种情况下，右单位单元11或左单位单元12可以根据分别施加至第一源极310和第二源极320的第一源极电压和第二源极电压而被选择性地编程或读出。
如上所述，第一浮栅410可以与公共漏极台面200的右顶表面和右侧壁表面重叠，并且延伸至第一源极310的边缘和第一沟道区113上，并且第二浮栅420可以与公共漏极台面200的左顶表面和左侧壁表面重叠，并且延伸至第二源极320的边缘和第二沟道区123上。即，第一浮栅410和第二浮栅420可以被设置成相对于公共漏极台面200对称，以及第一源极310和第二源极320也可以被设置成相对于公共漏极台面200对称。
因为公共漏极台面200具有从半导体衬底100的顶表面突出的升高形状，所以在浮栅410和420与公共漏极台面200之间的重叠面积可以随着公共漏极台面200的高度增加而增大。即，如果公共漏极台面200的高度增加，则即使不增加双单元13的平面面积，浮栅410和420与公共漏极台面200之间的重叠面积也可以增加。
在漏极台面200的高度增加的情况下，浮栅410和420与公共漏极台面200之间的重叠面积可以增加，因而即使没有增加双单元13所占据的平面面积，也增加了浮栅410和420与公共漏极台面200之间的耦合电容值。结果，如果双单元13被设计成增加公共漏极台面200的高度，则双单元13可以按比例缩小而没有降低其性能。
参见图6，根据一个实施例的非易失性存储器件可以包括排列成行和列以具有矩阵形式的多个双单元(图7的13、16和19)。即，根据一个实施例的非易失性存储器件可以包括：漏极台面200，其在衬底100上排列成矩阵形式，以从衬底100的表面突出；源极300，其被设置在排列在每个行中的漏极台面200之间的衬底100中；以及浮栅400，其与每个行中的每个漏极台面200的两个侧壁表面重叠并且延伸至相邻的源极300上。在图4和5中所示，每个双单元可以具有对称结构，其中源极对(图4的310和320)被设置成相对于漏极台面200对称，并且浮栅对(图4的410和420)被设置成相对于漏极台面200对称。
参见图7，在一行中彼此相邻的双单元对(例如，13和16)可以共享源极300中的一个，如图6中所示。另外，排列在每行中的奇数编号的双单元的漏极台面200可以与位线BL<0>、BL<2>、BL<4>、...或BL<X-1>电连接，并且排列在每行中的偶数编号的双单元的漏极台面200可以与位线BL<1>、BL<3>、BL<5>、...或BL<X>电连接。位线BL<0>、BL<1>、BL<2>、BL<3>、BL<4>、BL<5>、...、BL<X-1>和BL<X>可以被设置成与行平行，并且可以与位线(B/L)解码器连接。尽管在每行中的相邻的双单元对(例如，13和16)共享源极300中的一个，但是每行中的相邻的双单元对(例如，13和16)可以独立地操作，因为每行中的相邻的双单元对(例如，13和16)的漏极台面200分别与两个不同的位线(例如，BL<0>和BL<1>)连接。
排列在第一列中的双单元(包括，双单元13和19)的第一源极可以与源极线SL<0>电连接，并且排列在第一列中的双单元(包括，双单元13和19)的第二源极可以与源极线SL<1>电连接。此外，排列在第二列中的双单元(包括，双单元16)的第一源极可以与源极线SL<1>电连接，并且排列在第二列中的双单元(包括，双单元16)的第二源极可以与源极线SL<2>电连接。此外，排列在第X列中的双单元的第一源极可以与源极线SL<X-1>电连接，并且排列在第X列中的双单元的第二源极可以与源极线SL<X>电连接。源极线SL<0>、SL<1>、SL<2>、...和SL<X>可以被设置成与列平行，并且可以与源极线(S/L)解码器电连接。源极线(S/L)解码器可以被设置成与源极线SL<0>、SL<1>、SL<2>...和SL<X>连接，并且位线解码器可以被设置成与位线BL<0>、BL<1>、BL<3>、BL<4>、BL<5>、...、BL<X-1>和BL<X>连接。位线被布置成与源极线SL<0>、SL<1>、SL<2>、...和SL<X>垂直。
再次参见图6，排列在第一行601中的双单元可以共享阱区101，并且排列在第二行602中的双单元可以共享通过例如浅沟槽隔离(STI)层的隔离层600而与在第一行601中的阱区101分开的另一个阱区101。排列在第一行601中的双单元的源极300也可以通过隔离层600与排列在第二行602中的双单元的源极300分开。源极300可以与源极线SL<0>、SL<1>、SL<2>、...和SL<X>电连接，源极线SL<0>、SL<1>、SL<2>、...和SL<X>与源极线(S/L)解码器电连接。在一些实施例中，在考虑施加至源极300的高电压，隔离层600可以延伸以将双单元彼此隔离。
隔离层600可以具有顶表面610，其与漏极台面200的顶表面201大体上齐平。隔离层600可以延伸至半导体衬底100中至足够的深度，以将在第一行中的阱区101与在第二行中的阱区101彼此分开。
参见图4和图7，双单元13可以包括：漏极电极250，通过漏极电极250漏极电压被施加至漏极台面200；以及第一源极电压351和第二源极电极352，其用于将两个不同的源极电压施加至第一源极310和第二源极320以选择性地编程、读取或擦除右单位单元11和左单位单元12中的任意一个。构成双单元13、16和19的单位单元11、12、14、15、17和18可以通过施加各种电压至漏极电极250(例如，位线BL<0>、BL<1>和BL<2>)以及第一源极电极351和第二源极电极352(例如，源极线SL<0>、SL<1>和SL<2>)而选择性地操作，如在图8的表中所列出的。
参见图4、7和8，用于选择性地编程双单元13中的左单位单元12的第一编程操作PGM1可以通过以下步骤来执行：将正的编程电压(例如，与位线电压VBL或漏极电压相对应的+Vpp)施加至与双单元13的公共漏极台面200连接的位线BL<1>；将与第二源极线电压VSL0相对应的接地电压施加至源极线SL<0>，其与双单元13中的左单位单元12的第二源极320连接；将与双单元13中的右单位单元11的第一源极310的源极线SL<1>浮置；以及将与阱电压Vwell相对应的接地电压施加至阱区101。
在用于第一编程操作PGM1的以上偏压条件下，双单元13中的左单位单元12可以通过热载流子注入(HCI)机制而被编程。具体地，接近正的编程电压+Vpp的高电压可以通过左单位单元12的单元耦合比而在双单元13中的左单位单元12的第二浮栅420处感应，并且沟道热电子可以在左单位单元12的第二沟道区123中产生以及可以被注入至左单位单元12的第二浮栅420中以选择性地编程左单位单元12。即，如果正的编程电压+Vpp被施加至双单元13的公共漏极台面200，并且左单位单元12的第二源极320被接地，则可以通过左单位单元12的单元耦合比而在左单位单元12的第二浮栅420处感应出高电压，以在左单位单元12的第二沟道区123中形成反转沟道(inversion channel)，并且热载子(例如，热电子)可以通过在公共漏极台面200与第二源极320之间产生的电场而在与公共漏极台面200相邻的阱区101中产生，并且可以通过在第二浮栅420和阱区101之间产生的电场而被注入至左单位单元12的第二浮栅420中。
用于选择性地编程双单元13中的右单位单元11的第二编程操作PGM2可以通过以下步骤来执行：将与位线电压VBL或漏极电压相对应的正的编程电压+Vpp施加至与双单元13的公共漏极台面200连接的位线BL<1>；将与双单元13的左单位单元12的第二源极320连接的源极线SL<0>浮置；将与第一源极线电压VSL1相对应的接地电压施加至与双单元13中的右单位单元11的第一源极310连接的源极线SL<1>；以及将与阱电压Vwell相对应的接地电压施加至阱区101。
用于擦除存储在单位单元11和12中的数据的擦除操作可以利用福勒-诺德海姆(Fowler-Nordheim，FN)隧穿机制来独立地执行。即，如果高的源极电压被施加至右单位单元11或左单位单元12的选中的源极，并且公共漏极台面200被接地，则热空穴可以被注入至选中的单位单元的浮栅。例如，用于选择性地擦除双单元13中的左单位单元12的第一擦除操作ERS1可以通过以下步骤来执行：将与位线电压VBL相对应的接地电压施加至与双单元13的公共漏极台面200连接的位线BL<1>；将与第二源极线电压VSL0相对应的正的擦除电压Vpp施加至与双单元13中的左单位单元12的第二源极320连接的源极线SL<0>；将与双单元13中的右单位单元11的第一源极310的源极线SL<1>浮置；以及将与阱电压Vwell相对应的接地电压施加至阱区101。用于选择性地擦除双单元13的右单位单元11的第二擦除操作ERS2可以通过以下步骤来执行：将与位线电压VBL相对应的接地电压施加至与双单元13的公共漏极台面200连接的位线BL<1>；将与双单元13中的左单位单元12的第二源极320连接的源极线SL<0>浮置；将与第一源极线电压VSL1相对应的正的擦除电压Vpp施加至与双单元13的右单位单元11的第一源极310连接的源极线SL<1>；以及将与阱电压Vwell相对应的接地电压施加到阱区101。
读取操作可以通过将读取电压Vread施加至选中的双单元的漏极台面200以及将电源电压施加至选中的双单元的第一源极310和第二源极320中的任意一个来执行。例如，用于选择性地读取存储在双单元13中的左单位单元12中的数据的第一读取操作READ1可以通过以下步骤来执行：将与位线电压VBL相对应的读取电压Vread施加至与双单元13的公共漏极台面200连接的位线BL<1>，以在双单元13的第二浮栅420处感应电压；将与双单元13中的右单位单元11的第一源极310连接的源极线SL<1>浮置；将与第二源极线电压VSL0相对应的源极电压Vss施加至与双单元13中的左单位单元12的第二源极320连接的源极线SL<0>；以及将与阱电压Vwell相对应的接地电压施加至阱区101。在这种情况下，如果左单位单元12是被编程的单元，则在第二沟道区123中不形成翻转沟道，以关闭左单位单元12。因而，没有电流流经左单位单元12。相反地，如果左单位单元12是被擦除的单元，则可以形成在第二沟道区123中形成翻转沟道以打开左单位单元12。因而，电流可以流经左单位单元12和位线BL<1>。
用于选择性地读取存储在双单元13中的右单位单元11中的数据的第二读取操作READ2可以通过以下步骤来执行：将与位线电压VBL相对应的读取电压Vread施加至与双单元13的公共漏极台面200连接的位线BL<1>，以在双单元13的第一浮栅410处感应电压；将与第一源极线电压VSL1相对应的源极电压Vss施加至与双单元13中的右单位单元11的第一源极310连接的源极线SL<1>；将与双单元13中的左单位单元12的第二源极320连接的源极线SL<0>浮置；以及将与阱电压Vwell相对应的接地电压施加至阱区101。在这种情况下，如果右单位单元11是被编程的单元，则在第一沟道区113中不形成反转沟道，以关闭右单位单元11。因而，没有电流流经右单位单元11。相反地，如果右单位单元11是被擦除的单元，则可以在第一沟道区113中形成反转沟道以开启右单位单元11。因此，电流可以流经右单位单元11和位线BL<1>。
如上所述，构成单个双单元(例如，双单元13)的右单位单元和左单位单元的任意一个可以利用图8的表中所列出的电压偏置条件而被选择性地编程、擦除或读取。另外，如图7中所示，被排列成在行中彼此相邻的第一双单元13和第二双单元16中的任意一个可以通过选择位线BL<0>、BL<1>、BL<2>、BL<3>、BL<4>、BL<5>、...、BL<X-1>和BL<X>中的一个并且选择源极线SL<0>、SL<1>、SL<2>、...和SL<X>中的一个来被选中。类似地，被排列成在列中彼此相邻的第一双单元13和第三双单元19中的任意一个可以通过选择位线BL<0>、BL<1>、BL<2>、BL<3>、BL<4>、BL<5>、...、BL<X-1>和BL<X>中的一个并且选择源极线SL<0>、SL<1>、SL<2>、...和SL<X>中的一个来被选中。
再次参见图4，根据一个实施例的制造非易失性存储器件的方法可以包括以下步骤：形成从衬底100的表面突出的漏极台面200；形成分别与漏极台面200的两个侧壁表面重叠的第一浮栅410和第二浮栅420；以及在与第一浮栅410和第二浮栅420相邻的衬底100中形成第一源极310和第二源极320。第一浮栅410和第二浮栅被420可以被形成为延伸至漏极台面200的顶表面上。第一浮栅410和第二浮栅420可以被形成为相对于漏极台面200对称，以及第一源极310和第二源极320也可以被形成为相对于漏极台面200对称。
图9是说明在诸如半导体衬底的衬底100的阱区101中的第一杂质区209的平面图，并且图10是沿着图9的线X-X’截取的截面图。参见图9和图10，阱区101可以通过将第二导电类型的杂质注入至衬底100中来形成，并且第一掺杂区209可以通过将第一导电类型的杂质注入阱区101中来形成。第一杂质区209可以与在随后的过程限定的漏极台面相对应。
图11是说明衬底100上的漏极台面200的平面图，且图12是沿着图11的线X-X’截取的截面图。参见图11和12，衬底100可以被凹陷以相对地突出第一杂质区209，其用作与第一结相对应的漏极台面200。具体地，衬底100可以被选择性地刻蚀，以暴露出漏极台面200的侧壁。即，从衬底100的表面突出的漏极台面200可以通过利用选择性的刻蚀过程来凹陷衬底100而形成，以形成第一凹部152。然而，在一些实施例中，漏极台面200可以通过使用外延生长过程来生长衬底的一部分而形成。
图13是说明形成在衬底100中的沟槽153的平面图，以及图14是沿着图13的线X-X’截取的截面图。另外，图15是沿着图13的线Y1-Y1’截取的截面图，以及图16是沿着图13的线Y2-Y2’截取的截面图。参见图13、14、15和16，衬底100(即，阱区101)可以被刻蚀，以在漏极台面200的两侧上形成平行的沟槽153对。沟槽153可以被形成以具有足以暴露出阱区101之下的衬底100的深度。如图6中所示，沟槽101可以被形成以将单个阱区101划分成被排列在行601和602中的多个部分。沟槽153可以位于漏极台面200的两侧处，并且沟道区和源极可以在后续过程中形成在沟槽153之间的第一凹部152的底表面151之下。如上所述，沟槽153可以在利用双浅沟槽隔离(STI)技术形成第一凹部152之后形成。然而，在一些实施例中，第一凹部152可以在利用双STI技术形成沟槽153之后形成。从漏极台面200的顶表面起沟槽153的总深度可以是第一凹部152的厚度两倍以上。
图17是说明填充沟槽153和第一凹部152的绝缘层604的平面图。图18是沿着图17的线X-X’截取的截面图，以及图19是沿着图17的线Y2-Y2’截取的截面图。参见图17、18和19，绝缘材料可以被沉积或被涂覆以填充沟槽153和第一凹部152并且覆盖漏极台面200。然后绝缘材料可以被平坦化，以暴露出漏极台面200的顶表面。作为平坦化过程的结果，绝缘层604可以形成在沟槽153和第一凹部152中。
图20是说明隔离层600的平面图，以及图21是沿着图20的线X-X’截取的截面图。另外，图22是沿着图20的线Y1-Y1’截取的截面图，以及图23是沿着图20的线Y2-Y2’截取的截面图。参见图20、21、22和23，在第一凹部152中的绝缘层604可以被选择性地去除，留下沟槽153中的隔离层600。结果，沟槽153之间的第一凹部152的底表面151可以在形成隔离层600之后被暴露出。在第一凹部152中的绝缘层604可以利用刻蚀过程来被选择性地去除。如果在第一凹部152中的绝缘层604被选择性地去除，则相邻的隔离层600之间的漏极台面200的两个侧壁表面可以被暴露出，如图21中所示。在一些实施例中，在图10中的阱区101和第一杂质区209被形成之后，阱区101可以被刻蚀以形成图13、15和16中的沟槽153，然后隔离层600可以被形成在沟槽153中。随后，在隔离层600之间的阱区101的部分可以被凹陷，以形成暴露出漏极台面200的两个侧壁的凹部155，如图21中所示。
图24是说明浮栅层401的平面图，以及图25是沿着图24的线X-X’截取的截面图。参见图24和25，浮栅层401(例如，诸如掺杂的多晶硅层的导电层)可以被形成为覆盖漏极台面200暴露出的表面和凹部155的底表面。在浮栅层401被形成之前，用作栅电介质层的电介质层500可以形成在漏极台面200暴露出的表面上和凹部155的底表面上。
图26是说明浮栅400的平面图，以及图27是沿着图26的线X-X’截取的截面图。参见图26和27，浮栅层401和电介质层500可以被图案化，以形成分开的浮栅400对。浮栅层401和电介质层500可以被图案化以暴露出漏极台面200的中心部分207和阱区101的部分307。漏极台面200的中心部分207可以接触形成在后续过程中形成的漏极电极，以及源极可以在后续过程中形成在阱区101的部分307中。
图28是说明源极300的平面图，以及图29是沿着图28的线X-X’截取的截面图。参见图28和29，杂质离子可以被注入至漏极台面200的部分207以及阱区101的部分307中，从而在阱区101中形成源极300对并且在漏极台面200中形成漏极。随后，漏极电极250可以形成在漏极台面200的部分207上，并且源极电极350对可以形成在相应的源极300上。
图30至37是说明根据本发明构思的另一个实施例的制造非易失性存储器件的方法的平面图和截面图。
图30是说明阱区4101、第一杂质区4209和沟槽4153的平面图。图31是沿着图30的线X-X’截取的截面图，以及图32是沿着图30的线Y-Y’截取的截面图。参见图30、31和32，阱区4101可以通过将第二导电类型的杂质注入至诸如半导体衬底的衬底4100中来形成，并且第一杂质区4209可以通过将第一导电类型的杂质注入至阱区4101中来形成。第一杂质区4209可以与在后续过程中所限定的漏极台面相对应。
包括阱区4101的衬底4100可以被刻蚀，以在第一杂质区4209的两侧处形成平行的沟槽4153对。平行的沟槽4153对可以被形成使得阱区4101的表面部分4151和第一杂质区4209被设置在平行的沟槽4153之间。沟槽4153可以被形成以具有足以暴露出在阱区4101之下的衬底4100的深度。因而，第一杂质区4209的两个侧壁表面和保留在平行的沟槽4153对之间的阱区4101的两个侧壁表面可以通过平行的沟槽4153对暴露出。另外，保留在平行的沟槽4153对之间的阱区4101可以通过平行的沟槽4153对来隔离。
图33是说明填充沟槽4153的绝缘层4604的平面图，以及图34是沿着图33的线Y-Y’截取的截面图。参见图33和34，绝缘材料可以被沉积或被涂覆以填充沟槽4153并且覆盖第一杂质区4209。然后绝缘材料可以被平坦化，以暴露出第一掺杂区4209的顶表面。作为平坦化过程的结果，绝缘层4604可以形成在相应的沟槽4153中。平坦化过程可以利用化学机械抛光(CMP)过程或回蚀过程来执行。绝缘层4604可以与隔离层相对应。在一些实施例中，第一杂质区4209可以在绝缘层4604(即，隔离层)形成之后而形成。
图35是说明漏极台面4200的平面图，以及图36是沿着图35的线X-X’截取的截面图。参见图35和36，隔离层4604之间的衬底4100(即，阱区4101)可以被选择性地凹陷以将用作漏极台面4200的第一杂质区4209相对地突出。具体地，掩模(未示出)可以形成在第一杂质区4209上，并且衬底4100(即，阱区4101)可以利用掩模和用作刻蚀掩模的隔离层4604来被选择性地刻蚀，从而暴露出漏极台面4200的两个侧壁表面。即，衬底4100可以被凹陷以将漏极台面4200从衬底4100的表面突出，并且在漏极台面4200的两侧处形成凹部4155。凹部4155可以被形成为具有比沟槽(图32的4153)更浅的深度。沟道区和源极可以在后续过程中形成在凹部4155的底表面4152之下的阱区4101中。结果，第一杂质区4209可以通过形成沟槽4153和凹部4155而相对地突出，并且可以用作漏极台面4200。
图37是说明浮栅4400的截面图。参见图37，栅电介质层4500可以形成在漏极台面4200的顶表面和侧壁表面上以及凹部4155的底表面4152上。然后浮栅层可以在栅电介质层4500上。浮栅层可以被图案化，以形成分开的浮栅4400对，其与漏极台面4200的两个侧壁表面重叠并且延伸至阱区4101。杂质离子可以利用浮栅4400作为注入掩模而被注入至漏极台面4200和阱区4101，由此在阱区4101中形成源极4300对，并且在漏极台面4200中形成漏极。
图38是说明根据一个实施例的非易失性存储器件的单元阵列的一部分的截面图。参见图38，根据一个实施例的非易失性存储器件的单元阵列可以包括排列在一行中的第一双单元2013和第二双单元2015、以及设置在第一双单元2013和第二双单元2015之间的隔离层2600。第一双单元2013可以包括：第一漏极台面2201，其从半导体衬底2100的顶表面突出；第一源极2301，其被设置在半导体衬底2100中并且与第一漏极台面2201间隔开；第二源极2305，其被设置在相对于第一源极2301的半导体衬底2100中且与第一漏极台面2201间隔开；第一浮栅2401，其与第一漏极台面2201的左顶表面和左侧壁表面重叠并且延伸至第一源极2301；第二浮栅2405，其与第一漏极台面2201的右顶表面和右侧壁表面重叠并且延伸至第二源极2305。第一双单元2013还可以包括与第一漏极台面2201连接的第一漏极电极2251、与第一源极2301连接的第一源极电极2351以及与第二源极2305连接的第二源极电极2355。
第二双单元2015可以包括：第二漏极台面2203，其从半导体衬底2100的顶表面突出；第三源极2303，其被设置在半导体衬底2100中并且与第二漏极台面2203间隔开；第四源极2307，其被设置在相对于第三源极2303的半导体衬底2100中并且与第二漏极台面2203间隔开；第三浮栅2403，其与第二漏极台面2203的右顶表面和右侧壁表面重叠并且延伸至第三源极2303；第四浮栅2407，其与第二漏极台面2203的左顶表面和左侧壁表面重叠并且延伸至第四源极2307。第二双单元2015还可以包括与第二漏极台面2203连接的第二漏极电极2253、与第三源极2303连接的第三源极电极2353、以及与第四源极2307连接的第四源极电极2357。
隔离层2600可以被设置成将第一双单元2013和第二双单元2015彼此分开。更具体地，隔离层2600可以被设置在第一双单元2013的第一源极2301与第二双单元2015的第三源极2303之间。在这种情况下，隔离层2600可以垂直地穿过设置有第一双单元2013和第二双单元2015的阱区2101。即，隔离层2600可以将阱区2101划分成两个独立的阱区。通过隔离层2600分开的第一源极2301和第三源极2303可以被独立地偏置。因为第一源极2301和第三源极2303可以被独立地偏置，包括第一浮栅2401的单位单元和包括第三浮栅2403的单位单元可以被独立地执行编程操作、擦除操作和读取操作，即使第一漏极电极2251和第二漏极电极2253被电连接成具有相同的电压电平。即，即使相邻的第一双单元2013和第二双单元2015中的第一漏极电极2251和第二漏极电极2253与相同的位线电连接，包括第一浮栅2401的单位单元和包括第三浮栅2403的单位单元也可以独立地执行编程操作、擦除操作和读取操作。
根据前述的实施例，包括漏极结的漏极台面可以被设置成从衬底的表面突出，并且浮栅可以被设置成与漏极台面的至少侧壁表面重叠。每个浮栅可以由单层的导电材料或多层的导电材料形成。不是必需控制栅来构成单个多晶硅EEPROM单元结构。因而，如果漏极台面的高度增加，则单元耦合比也可以增加以提高单位单元的编程效率和擦除操作效率。另外，两个相邻的单位单元可以构成共享单个漏极台面的双单元。因而，双单元可以存储两个比特数据于其中，从而增加比特密度。此外，多个双单元可以被排列以共享单个阱区。因而，擦除操作可以字节为单位来执行。此外，由于双单元可以不需要控制栅，所以包括双单元的非易失性存储器件可以利用一般的CMOS制造过程来制造。因而，根据以上实施例的非易失性存储器件可以被容易地嵌入至系统集成电路器件中。此外，由于双单元可以利用FN隧穿机制来擦除，所以擦除操作可以字节为单位或以芯片为单位来执行。另外，如果漏极台面的高度增加，则单元耦合比可以增加，提高了单位单元的编程效率和擦除效率。因而，如果漏极台面的高度增加，则单位单元的平面面积可以减小，而不降低单元性能。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种非易失性存储器件，包括：
第一结，其从衬底的表面突出；
第二结，其被设置在所述衬底中并且与所述第一结间隔开；以及
浮栅，其与所述第一结的侧壁表面重叠并且延伸至所述第二结。
技术方案2.如技术方案1所述的非易失性存储器件，其中，所述第一结是用作漏极的漏极台面，并且所述第二结是源极。
技术方案3.如技术方案2所述的非易失性存储器件，其中，所述浮栅在所述漏极台面的顶表面的部分之上延伸。
技术方案4.如技术方案2所述的非易失性存储器件，还包括：
漏极电极，其与所述漏极台面的所述顶表面耦接；以及
源极电极，其与所述源极耦接。
技术方案5.一种非易失性存储器件，包括：
漏极台面，其从衬底的表面突出；
第一源极和第二源极，其被设置在所述衬底中并且与所述漏极台面间隔开，所述第一源极与所述漏极台面的第一侧壁表面相邻，并且所述第二源极与所述漏极台面相对于所述第一侧壁表面的第二侧壁表面相邻；
第一浮栅，其与所述漏极台面的所述第一侧壁表面重叠并且延伸至所述第一源极；以及
第二浮栅，其与所述漏极台面的所述第二侧壁表面重叠并且延伸至所述第二源极。
技术方案6.如技术方案5所述的非易失性存储器件，其中，所述第一浮栅和所述第二浮栅在所述漏极台面的顶表面之上延伸。
技术方案7.如技术方案6所述的非易失性存储器件，还包括：
公共漏极电极，其与所述第一浮栅和所述第二浮栅之间的所述漏极台面的所述顶表面耦接；以及
第一源极电极和第二源极电极，其分别与所述第一源极和所述第二源极耦接。
技术方案8.如技术方案5所述的非易失性存储器件，
其中，所述第一浮栅和所述第二浮栅被相对于所述漏极台面对称地配置；以及
其中，所述第一源极和所述第二源极被相对于所述漏极台面对称地设置。
技术方案9.如技术方案5所述的非易失性存储器件，
其中，所述漏极台面包括从所述第一侧壁表面延伸穿过顶表面至所述漏极台面的所述第二侧壁表面的第一杂质区；以及
其中，所述第一源极和所述第二源极中的每个包括被设置在所述衬底中的第二杂质区。
技术方案10.一种非易失性存储器件，包括：
多个双单元，其被排列成行和列并且被设置在衬底之上，其中，所述双单元中的每个包括：
第一源极和第二源极，其被设置在所述衬底中，
漏极台面，其从所述第一源极和所述第二源极之间的所述衬底的表面突出，
第一浮栅，其与所述漏极台面的第一侧壁表面重叠并且延伸至与所述漏极台面的所述第一侧壁表面相邻的所述第一源极；以及第二浮栅，其与所述漏极台面的第二侧壁表面重叠并且延伸至与所述漏极台面的所述第二侧壁表面相邻的所述第二源极；
第一源极线，其被设置成平行于所述列，所述第一源极线中的每个与沿着相应的列布置的所述双单元的所述第一源极耦接；
第二源极线，其被设置成平行于所述列，所述第二源极线中的每个与沿着相应的列布置的所述双单元的所述第二源极耦接；
第一位线，其被设置成平行于所述行，所述第一位线中的每个与布置在相应的行中的奇数编号的双单元的所述漏极台面耦接；以及
第二位线，其被设置成平行于所述行，所述第二位线中的每个与布置在相应的行中的偶数编号的双单元的所述漏极台面耦接。
技术方案11.如技术方案10所述的非易失性存储器件，其中，布置在指定行中的两个相邻的双单元共享所述两个相邻的双单元中的一个的所述第一源极或者所述两个相邻双单元中的另一个的所述第二源极。
技术方案12.如技术方案11所述的非易失性存储器件，其中，共享所述第一源极和所述第二源极并且被布置在指定行中的所述两个相邻的双单元分别与所述第一位线中的一个和所述第二位线中的一个耦接。
技术方案13.如技术方案10所述的非易失性存储器件，其中，所述多个双单元共享被设置在所述衬底中的阱区。
技术方案14.如技术方案13所述的非易失性存储器件，还包括隔离层，其形成在所述行之间的所述衬底中，以将排列在第一行中的所述双单元与排列在与所述第一行相邻的第二行中的所述双单元隔离。
技术方案15.如技术方案14所述的非易失性存储器件，其中，所述隔离层将所述阱区分成多个部分，
其中，所述多个部分被设置在相应的行中。
技术方案16.如技术方案10所述的非易失性存储器件，其中，所述第一浮栅和所述第二浮栅在所述漏极台面的顶表面之上延伸。
技术方案17.如技术方案16所述的非易失性存储器件，还包括：
公共漏极电极，其与被设置在所述双单元的每个的所述第一浮栅与所述第二浮栅之间的所述漏极台面耦接；
第一源极电极，其分别与所述第一源极耦接；以及
第二源极电极，其分别与所述第一源极耦接。
技术方案18.如技术方案10所述的非易失性存储器件，
其中，所述双单元的每个的所述第一浮栅和所述第二浮栅被相对于所述漏极台面对称地配置；以及
其中，所述双单元的每个的所述第一源极和所述第二源极被相对于所述漏极台面对称地设置。
技术方案19.如技术方案10所述的非易失性存储器件，
其中，所述漏极台面中的每个包括沿着所述漏极台面的顶表面和侧壁表面设置的第一杂质区；以及
其中，所述第一源极和所述第二源极中的每个包括被设置在所述衬底的顶表面中的第二杂质区。

Claims (14)

1.一种非易失性存储器件，包括：
漏极台面，其从衬底的表面突出；
第一源极和第二源极，其被设置在所述衬底中并且与所述漏极台面间隔开，所述第一源极与所述漏极台面的第一侧壁表面相邻，并且所述第二源极与所述漏极台面的第二侧壁表面相邻，所述第二侧壁表面与所述第一侧壁表面相对；
第一浮栅，其与所述漏极台面的所述第一侧壁表面重叠并且延伸至所述第一源极；以及
第二浮栅，其与所述漏极台面的所述第二侧壁表面重叠并且延伸至所述第二源极，
其中，所述漏极台面包括第一杂质区，所述第一杂质区从所述漏极台面的所述第一侧壁表面延伸经过顶表面至所述第二侧壁表面；以及
其中，所述第一源极和所述第二源极中的每个包括被设置在所述衬底中的第二杂质区。
2.如权利要求1所述的非易失性存储器件，其中，所述第一浮栅和所述第二浮栅在所述漏极台面的顶表面之上延伸。
3.如权利要求2所述的非易失性存储器件，还包括：
公共漏极电极，其在所述第一浮栅和所述第二浮栅之间与所述漏极台面的顶表面耦接；以及
第一源极电极和第二源极电极，其分别与所述第一源极和所述第二源极耦接。
4.如权利要求1所述的非易失性存储器件，
其中，所述第一浮栅和所述第二浮栅相对于所述漏极台面对称地配置；以及
其中，所述第一源极和所述第二源极相对于所述漏极台面对称地设置。
5.一种非易失性存储器件，包括：
多个双单元，其被排列成行和列并且被设置在衬底之上，其中，所述双单元中的每个包括：
第一源极和第二源极，其被设置在所述衬底中；
漏极台面，其在所述第一源极和所述第二源极之间从所述衬底的表面突出；
第一浮栅和第二浮栅，所述第一浮栅与所述漏极台面的第一侧壁表面重叠并且延伸至与所述漏极台面的所述第一侧壁表面相邻的所述第一源极，所述第二浮栅与所述漏极台面的第二侧壁表面重叠并且延伸至与所述漏极台面的所述第二侧壁表面相邻的所述第二源极；
第一源极线，其被设置成平行于所述列，所述第一源极线中的每个与沿着相应的列布置的所述双单元的所述第一源极耦接；
第二源极线，其被设置成平行于所述列，所述第二源极线中的每个与沿着相应的列布置的所述双单元的所述第二源极耦接；
第一位线，其被设置成平行于所述行，所述第一位线中的每个与布置在相应的行中的奇数编号的双单元的所述漏极台面耦接；以及
第二位线，其被设置成平行于所述行，所述第二位线中的每个与布置在相应的行中的偶数编号的双单元的所述漏极台面耦接。
6.如权利要求5所述的非易失性存储器件，其中，布置在指定行中的两个相邻的双单元共享所述两个相邻的双单元中的一个的所述第一源极或者所述两个相邻的双单元中的另一个的所述第二源极。
7.如权利要求6所述的非易失性存储器件，其中，共享所述第一源极或所述第二源极并且被布置在指定行中的所述两个相邻的双单元分别与所述第一位线中的一个和所述第二位线中的一个耦接。
8.如权利要求5所述的非易失性存储器件，其中，所述多个双单元共享被设置在所述衬底中的阱区。
9.如权利要求8所述的非易失性存储器件，还包括隔离层，其形成在所述行之间的衬底中，以将排列在第一行中的所述双单元与排列在与所述第一行相邻的第二行中的所述双单元隔离。
10.如权利要求9所述的非易失性存储器件，其中，所述隔离层将所述阱区分成多个部分，
其中，所述多个部分被设置在相应的行中。
11.如权利要求5所述的非易失性存储器件，其中，所述第一浮栅和所述第二浮栅在所述漏极台面的顶表面之上延伸。
12.如权利要求11所述的非易失性存储器件，还包括：
公共漏极电极，其与所述双单元中的每个的被设置在所述第一浮栅与所述第二浮栅之间的漏极台面耦接；
第一源极电极，其分别与所述第一源极耦接；以及
第二源极电极，其分别与所述第一源极耦接。
13.如权利要求5所述的非易失性存储器件，
其中，所述双单元中的每个的所述第一浮栅和所述第二浮栅相对于所述漏极台面对称地配置；以及
其中，所述双单元中的每个的所述第一源极和所述第二源极相对于所述漏极台面对称地设置。
14.如权利要求5所述的非易失性存储器件，
其中，所述漏极台面中的每个包括第一杂质区，所述第一杂质区沿着所述漏极台面的顶表面和侧壁表面设置；以及
其中，所述第一源极和所述第二源极中的每个包括第二杂质区，所述第二杂质区被设置在所述衬底的顶表面中。
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