KR20060094379A - 돌출된 소오스/드레인 구조를 갖는 모스 트랜지스터 및 그제조방법 - Google Patents

돌출된 소오스/드레인 구조를 갖는 모스 트랜지스터 및 그제조방법 Download PDF

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Abstract

본 발명의 돌출된 소오스/드레인 구조를 갖는 모스 트랜지스터는, 소오스/드레인 영역이 수직으로 돌출되어 돌출된 수직 성분만큼 소오스/드레인 영역에서 게이트나 소자분리막 까지의 이격 거리가 증가된다. 상기한 이격 거리의 증가로 모스 트랜지스터의 내전압 특성 등이 향상되는 효과가 있다. 또한 위와 같은 돌출된 소오스/드레인 구조의 트랜지스터를 제조함에 있어서, 소오스/드레인이 형성될 영역을 제외한 나머지 부분을 리세스 시키는 방법으로 복잡한 추가 공정 없이 제조할 수 있다.
반도체, 리세스, 고전압 트랜지스터, 저전압 트랜지스터

Description

돌출된 소오스/드레인 구조를 갖는 모스 트랜지스터 및 그 제조방법{MOS transistor having raised source/drain structure and fabrication method thereof}
도 1은 리세스 채널 영역을 갖는 종래 트랜지스터의 개략적인 단면도,
도 2a 및 도 2b는 소오스/드레인 영역에서 게이트 전극/소자분리막까지의 이격 거리에 따른 내전압 특성을 나타낸 그래프,
도 3은 본 발명의 일실시예에 따른 돌출된 소오스/드레인 구조를 갖는 모스 트랜지스터의 단면도,
도 4a 내지 도 4d는 본 발명 돌출된 소오스/드레인 구조를 갖는 모스 트랜지스터 제조방법의 실시예를 나타내는 공정단면도,
도 5a 내지 도 5g는 본 발명 반도체 소자의 제조방법의 실시예를 나타내는 공정단면도이다.
♧도면의 주요부분에 대한 부호의 설명♧
100, 200 -- 반도체기판 105, 205 -- 리세스 영역
120, 220 -- 소자분리막 130, 230 -- 게이트 전극
135, 235 -- 게이트 절연막 140, 240 -- 소오스 영역
150, 250 -- 드레인 영역 160, 260 -- 트렌치
본 발명은 메모리 등에 사용되는 반도체 소자에 관한 것으로, 보다 상세하게는 돌출된 소오스/드레인 구조를 갖는 모스 트랜지스터 및 그 제조방법에 관한 것이다.
모스 트랜지스터(MOSFET, metal-oxide-semiconductor field effect transistor)는 간단한 동작 방식과 높은 집적도의 장점 때문에, 메모리 소자와 같은 디지털 전자 장치에서 폭넓게 사용되고 있다. 이러한 모스 트랜지스터의 일반적인 구조는, 반도체 기판상에 소자분리막에 의해 정의되는 활성영역에 형성되는 게이트 전극과, 상기 게이트 전극 양측으로 형성되는 소오스/드레인 영역 및 상기 반도체 기판과 상기 게이트 전극 사이에 개재되는 게이트 절연막으로 구성된다.
상기 모스 트랜지스터의 통상적인 제조 방법은, 상기 반도체 기판상에 소자분리막을 형성하고 상기 소자분리막으로 정의된 활성영역에 게이트 절연막 및 게이트 전극을 차례로 형성한 후, 상기 게이트 전극을 마스크로 사용하는 불순물 이온 주입 단계를 포함한다. 상기 이온 주입에 의해 형성되는 불순물 영역은 소오스 및 드레인 영역으로 사용된다.
한편, 현대의 정보화 사회에 있어서 대량의 정보를 보다 신속하게 처리할 수 있도록 첨단 반도체 장치의 고집적화는 일반적인 경향이고, 이는 모스 트랜지스터에도 적용되어 모스 트랜지스터도 그 크기가 줄어들었다. 그러나 크기의 감소로 상 기 소오스/드레인 영역 간에 형성되는 채널의 길이 또한 감소하여 게이트 제어 기능이 상실되는 단채널 효과(Short Channel Effect)가 발생하는 등의 문제가 있다.
이러한 문제점을 극복하기 위하여 리세스(recess) 게이트 전극 구조가 제안되었으며, 도 1은 상기 리세스 전극 구조를 갖는 종래 모스 트랜지스터의 단면도이다. 도 1을 참조하면, 반도체 기판(1)상에 소자분리막(2)을 형성하고 상기 소자분리막(2)으로 정의된 활성영역에서 게이트 전극(5)이 형성될 영역을 식각하여 게이트 트렌치(3)를 형성한다. 이어서 게이트 절연막(4) 및 게이트 전극(5)을 차례로 형성한 후, 상기 게이트 전극(5)을 마스크로 사용하는 불순물 이온을 주입하면 리세스 구조의 모스 트랜지스터가 완성된다. 도 1에 도시된 바와 같이, 상기 게이트 전극(5)은 트렌치(3) 내부에 매립된 형태로 형성되므로, 트렌치(3) 내부 표면의 길이에 상당하는 비교적 긴 채널 길이를 확보할 수 있다.
그러나 모스 트랜지스터는 소오스/드레인 영역의 공핍 영역이 서로 연결되지 않도록, 소오스/드레인 영역에서 게이트 전극까지의 거리 및 소오스/드레인 영역에서 소자분리막까지 가능한 충분한 이격 거리를 확보해야 하는데, 상기 리세스 구조의 트랜지스터에 의하면 채널의 길이를 증가시킬 수는 있지만 소오스/드레인 영역에서 게이트 전극/소자분리막까지의 이격 거리에는 변함이 없다.
도 2a 및 도 2b는 소오스/드레인 영역에서 게이트 전극/소자분리막까지의 이격 거리에 따른 내전압 특성을 나타낸 그래프이다. 도 2a에서 횡축은 드레인과 소오스간 전압이고 종축은 트랜지스터의 누설전류를 나타내는데, 소오스/드레인 영역에서 게이트 전극까지의 이격 거리가 0.4 ㎛(-●-)에서 0.6 ㎛(-◆-)로 증가할수 록 증가할수록 누설전류가 적으며 내전압 특성도 우수하게 나타남을 확인할 수 있다. 마찬가지로 도 2b에서도, 소오스/드레인 영역에서 소자분리막까지의 이격 거리가 0.1 ㎛(-●-)에서 0.3 ㎛(-◆-)로 증가할수록 트랜지스터의 내전압 특성이 우수하게 나타난다. 결국 동작 특성상 소오스/드레인 영역에서 게이트 전극/소자분리막까지의 충분한 이격 거리를 확보해야 하지만, 고집적화를 위한 일정한 한계가 있으므로 문제이다.
본 발명은 상기와 같은 사정을 감안하여 이를 해소하고자 제안되었으며, 본 발명이 이루고자 하는 기술적 과제는 소오스/드레인 영역에서 게이트 전극/소자분리막까지의 이격 거리를 증가시킨 돌출된 소오스/드레인 구조를 갖는 트랜지스터를 제공하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는, 위와 같은 구조를 갖는 트랜지스터를 효과적으로 제조할 수 있는 제조방법을 제공하는 것이다. 아울러 상기한 돌출된 소오스/드레인 구조를 갖는 트랜지스터 제조방법을 반도체 메모리 소자에 적용하여, 서로 다른 동작 전압을 갖는 트랜지스터를 포함하는 반도체 소자의 제조방법을 제공하고자 한다.
상기한 기술적 과제를 달성하기 위한 본 발명의 돌출된 소오스/드레인 구조를 갖는 트랜지스터는, 리세스 영역이 형성된 반도체 기판과, 상기 반도체 기판상에 게이트 절연막을 게재하여 형성되는 게이트 전극과, 상기 게이트 전극의 양측에 인접하여 형성되는 소오스/드레인 영역을 포함하되; 상기 소오스/드레인 영역은 상기 리세스 영역의 가장자리에 형성되어, 상기 소오스/드레인 영역의 상부면은 상기 게이트 절연막 하부면에 형성되는 채널의 상부면 보다 높게 형성된 것을 특징으로 한다.
상기한 구조의 트랜지스터는 소오스/드레인이 돌출된 수직 성분 만큼 게이트나 소자분리막 까지의 이격 거리가 증대되는 효과가 있다. 위와 같이 소오스/드레인이 돌출된 구조의 트랜지스터는, 반도체 기판상에 소오스/드레인 영역을 제외한 나머지 영역이 노출되도록 패터닝하는 단계; 상기 반도체 기판의 노출 부분을 식각하여 리세스 영역을 형성하는 단계; 상기 리세스 영역 중 활성영역을 제외한 영역에 트렌치를 형성하고 매립하여 소자분리막을 형성하는 단계를 거쳐서 제조된다.
상기한 방법에 있어서, 상기 리세스 영역 형성 단계 후 문턱전압 조절용 이온을 주입하는 단계를 추가할 수 있으며, 또한 상기 리세스 영역 형성 단계 후 상기 리세스 영역을 따라 300Å ~ 500Å 두께의 게이트 절연막을 형성하는 단계를 추가할 수 있다.
위와 같은 본 발명의 트랜지스터 제조 방법은, 비휘발성 메모리의 주변회로에 사용되며 고전압 트랜지스터 및 저전압 트랜지스터를 포함하는 반도체 소자에도 적용된다. 상기한 방법이 적용된 반도체 소자의 제조방법은, 고전압 트랜지스터에 대해서는 돌출된 소오스/드레인 구조에 관한 제조방법을 그대로 적용하고, 저전압 트랜지스터에 대해서는 소자분리막이 형성되는 영역을 리세스 시키고 여기에 두꺼운 절연막을 형성함으로써 소자분리막의 깊이를 증가시켰다는데 특징이 있다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예를 상세히 살펴보기로 한다. 다만 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다양한 형태로 응용되어 변형될 수도 있다. 오히려 아래의 실시예들은 본 발명에 의해 개시된 기술 사상을 보다 명확히 하고 나아가 본 발명이 속하는 분야에서 평균적인 지식을 가진 당업자에게 본 발명의 기술 사상이 충분히 전달될 수 있도록 제공되는 것일 뿐이므로, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안 될 것이다. 또한 하기 실시예와 함께 제시된 도면들에 있어서 층 및 영역들의 크기는 명확한 설명을 강조하기 위해서 간략화되거나 다소 과장되어진 것이며, 이하의 실시예에서는 편의상 n형 트랜지스터를 가정하여 설명한다.
도 3은 본 발명의 일실시예에 따른 돌출된 소오스/드레인 구조를 갖는 모스 트랜지스터의 단면도이다.
도 3을 참조하면, 반도체 기판(100)상에 활성영역('A'부분)을 정의하는 소자분리막(120)이 형성되고, 상기 활성영역상에는 게이트 전극(130)이 형성되고, 상기 게이트 전극(130)의 양측으로 소오스/드레인 영역(140, 150)이 형성된다. 상기 게이트 전극(130)과 반도체 기판(100)의 사이에는 게이트 절연막(135)이 게재되며, 게이트 전극(130)의 측벽에는 스페이서(134)가 형성된다. 상기 게이트 전극(130)은 도핑된 폴리실리콘막이나 상기 폴리실리콘막상에 증착된 금속 또는 금속실리사이드막을 식각하여 형성한다. 상기 소오스/드레인 영역(140, 150)의 하부에는 불순물 이온이 주입되어, 상기 소오스/드레인 영역(140, 150)간에는 채널이 형성된다. 상기 소오스/드레인 영역(140, 150)은, 일반적인 모스 트랜지스터와 달리 상부로 돌출되어 있어, 상기 소오스(140)/드레인(150) 영역의 상부면은 채널의 상부면 보다 높게 형성된다. 따라서 소오스/드레인 영역(140, 150)에서 게이트전극(130)간 이격 거리 또는 소오스/드레인 영역(140, 150)에서 소자분리막(120)까지의 이격 거리는, 돌출된 수직 거리만큼 증가한다. 이러한 돌출 구조는, 소오스/드레인 영역(140, 150)에서 게이트 전극(130)까지의 거리를 실질적으로 증가시키면서도 트랜지스터의 수평 거리는 그대로 유지할 수 있는 장점이 있다.
위와 같이 돌출된 소오스/드레인 구조를 갖는 트랜지스터는, 본 발명의 제조방법에 따라 제조될 수 있다. 도 4a 내지 도 4d는 본 발명 돌출된 소오스/드레인 구조를 갖는 모스 트랜지스터 제조방법의 실시예를 나타내는 공정단면도이다.
도 4a를 참조하면, 반도체 기판(100)상에 산화막과 질화막을 순차적으로 형성하고, 상기 질화막상에 포토레지스트를 도포하여 감광막을 형성한다. 상기 산화막은 반도체 기판(100)과 질화막 사이의 응력(stress)을 감소시키는 역할을 수행하며, 상기 질화막은 리세스 영역을 형성하기 위한 식각 마스크로 사용된다. 이어서 사진 식각 공정으로 감광막 패턴(101)을 형성한 후, 질화막 패턴(102)과 산화막 패턴(103)을 형성한다. 여기서 상기 질화막 패턴(102)과 산화막 패턴(103)에 의해 소오스/드레인 영역이 형성될 부분을 제외한 반도체 기판(100)의 전영역이 노출되도록 한다.
도 4b를 참조하면, 상기 질화막 패턴(102)과 산화막 패턴(103)을 마스크로 반도체 기판(100)의 노출 부분을 식각하여 리세스 영역(105)을 형성한다. 이 때의 식각 방법으로는 HBr, Cl2, CClF3 , CCl4, 또는 SF6 를 사용하는 반응성 이온 식각(Reactive Ion Etching)법 등을 이용한다. 또한 리세스 영역(105)이 곡선 형태의 프로파일을 갖도록 O2 와 CF4 가스 등을 이용한 CDE(chemical dry etch)와, 상기한 식각에 따른 손상을 치유하는 산화 단계가 추가될 수 있다. 상기 리세스 영역(105)은 소오스/드레인이 형성될 영역을 제외한 비교적 넓은 영역을 포함하고 그 프로파일 또한 비교적 완만한 곡선의 형상이 된다.
리세스 영역(105)이 형성된 후에는, 도 4b에서 화살표로 표시된 바와 같이, 문턱 전압 조절용 이온이 주입될 수 있으며 상기 이온으로 p형의 붕소(B) 이온을 사용할 수 있다. 이 때 소오스/드레인이 형성될 영역은 질화막 패턴(102)과 산화막 패턴(103)으로 마스킹되어 상기 문턱 전압 조절용 이온이 주입되지 않고 차단된다. 상기 이온 주입이 차단된 영역은 후속 공정에서 n형 불순물 이온이 주입되는 소오스/드레인 영역에 해당하며 본 단계에서 불필요한 p형 이온의 농도를 최소화하여 추후 접합 특성의 향상을 도모할 수 있다.
도 4c를 참조하면, 상기 리세스 영역(105)을 형성한 후 리세스 영역(105)을 따라 두꺼운 게이트 절연막(135)을 형성한다. 상기 게이트 절연막(135)을 두껍게 형성하는 이유는 후속 공정에서 소자분리막 형성을 위한 트렌치를 형성하는 경우 트렌치의 깊이를 게이트 절연막(135)의 두께만큼 증가시킬 수 있기 때문이다. 본 발명의 모스 트랜지스터는, 반도체 메모리 소자의 고전압 트랜지스터에도 사용될 수 있고, 상기 고전압 트랜지스터는 고전압에 견딜 수 있어야 하므로 이 경우 상기 게이트 절연막(135)의 두께는 두껍게, 예건대 300Å ~ 500Å 정도가 적당하다.
도 4d를 참조하면, 상기 질화막 패턴(102)을 제거하고 반도체 기판(100)상에 질화막을 재차 증착한 후, 포토레지스트 감광막 패턴을 이용하여 트렌치 형성을 위한 질화막 패턴(102')을 형성한다. 상기 질화막 패턴(102')에 의해 반도체 기판(100)의 리세스 영역(105) 중 소오스/드레인이 형성될 영역 사이의 활성영역을 제외한 영역이 노출된다. 이어서 노출된 영역의 게이트 절연막(135)을 제거한 후 상기 질화막 패턴(102')을 마스크로 반도체 기판(100)을 식각하여 트렌치(160)를 형성하는데, 게이트 절연막(135)의 두께와 리세스된 영역(105)의 깊이만큼 트렌치(160) 또한 깊게 형성된다.
위와 같이 트렌치(160)를 형성한 후에는 절연물질로 이를 매립한다. 트렌치(160) 매립 방법은 주로 고밀도 플라즈마(HDP; High Density Plasma)을 사용하는데, 상기한 방법은 화학기상증착(CVD; Chemical Vapor Deposition)과 스퍼터링(Sputtering) 식각 방법이 결합된 것으로, 트렌치(160) 매립과 보이드를 방지할 수 있는 식각이 동시에 진행된다.
이 후 트렌치(160)를 매립하여 형성되는 막을 평탄화하여 소자분리막을 형성한 후, 게이트 전극 및 소오스/드레인 영역을 형성하는 등의 통상의 공정을 거쳐 도 3과 같은 트랜지스터가 완성된다.
본 발명이 속하는 모스 트랜지스터는 반도체 메모리 소자를 구성하는 집적회로 등에 사용된다. 반도체 메모리 소자 중에는 플래쉬 메모리소자나 EEPROM 소자 와 같은 비휘발성 메모리소자가 있는데, 이들은 메모리 셀을 구동시키기 위한 주변회로에 읽기 모드에서 동작하는 저전압 트랜지스터들과 프로그램 및 소거 모드에서 동작하는 고전압 트랜지스터들을 필요로 한다. 상기 고전압 트랜지스터는 외부 전원으로부터 승압된 전압을 사용하여 트랜지스터의 내전압 특성에 의해 디자인룰이 결정되므로, 특히 본 발명의 돌출된 소오스/드레인 구조를 적용함이 바람직하다.
이하에서는 도 5a 내지 도 5g를 참조하여, 본 발명의 돌출된 소오스/드레인 구조가 적용되는 반도체 소자의 제조방법을 살펴본다. 하기의 실시예는 고전압 트랜지스터에 대해 본 발명의 돌출된 소오스/드레인 구조가 적용된 것이다.
도 5a를 참조하면, 반도체 기판(200)상에 포토레지스트 감광막 패턴(201)을 이용하여 질화막 패턴(202)과 산화막 패턴(203)을 형성한다. 여기서 고전압 영역에서는 소오스/드레인이 형성될 영역을 제외한 반도체 기판(200)이 전부 노출되도록 패터닝하고, 저전압 영역에서는 소자분리막이 형성될 영역의 일부만을 노출시킨다.
도 5b를 참조하면, 상기 질화막 패턴(202)과 산화막 패턴(203)을 마스크로 반도체 기판(200)의 노출 부분을 식각하여 리세스 영역(205)을 형성한다. 고전압 영역에 있어서는 상기 리세스 영역(205)은 소오스/드레인이 형성될 영역을 제외한 전 영역이 해당되며, 저전압 영역에 있어서는 상기 리세스 영역(205)은 소자분리막이 형성될 영역의 일부로 한정된다. 리세스 영역(205)이 형성된 후, 도 5b의 화살표로 표시된 바와 같이, 반도체 기판(200)상으로 문턱 전압 조절을 위한 이온이 주 입될 수 있다. 이 때 고전압 영역중 소오스/드레인이 형성될 영역에서는 질화막 패턴(202)과 산화막 패턴(203)에 의해 상기 이온 주입이 차단된다.
도 5c를 참조하면, 상기 리세스 영역(205)을 형성한 후 리세스 영역(205)을 따라 두꺼운 게이트 절연막(235)을 형성한다. 상기 게이트 절연막(235)의 두께는 300Å ~ 500Å 정도로, 고전압에 견딜 수 있는 고전압 트랜지스터의 절연막에 적합한 두께이다. 본 발명에서는 이러한 두꺼운 게이트 절연막(235)이 저전압 영역의 리세스 영역(205)에도 형성되는데, 상기 리세스 영역(205)은 추후 소자분리막이 형성될 영역임에도 상기 소자분리막 형성을 위한 트렌치의 깊이를 증가시킬 목적으로 두꺼운 게이트 절연막(235)을 형성한 것이다.
도 5d를 참조하면, 상기 질화막 패턴(202)을 제거하고 반도체 기판(200)상에 트렌치(260) 형성을 위한 질화막 패턴(202')을 재차 형성한다. 고전압 영역에서는 모든 리세스 영역(205)에 트렌치(260)가 형성되는 것은 아니며, 리세스 영역(205) 중 소오스/드레인이 형성될 영역 사이의 활성영역은 제외된다. 이에 비해 저전압 영역에서는 모든 리세스 영역(205)이 트렌치(260) 영역에 해당되고, 트렌치(260) 영역은 리세스 영역(205) 보다 확장되어 그 폭이 리세스 영역(205)에 비하여 증가한다. 한편 트렌치(260) 식각 전에 질화막 패턴(202')으로 노출된 게이트 절연막(235)은 제거된다. 그러나 상기 게이트 절연막(235)의 두께만큼 트렌치(260)의 깊이가 증가한다. 가령 트렌치(260) 식각 깊이가 2000Å 이고 리세스 영역(205)의 깊이가 500Å 정도라면, 전체적으로 대략 2700Å 정도의 두꺼운 깊이를 가질 수 있다. 위와 같이 트렌치(260)를 형성한 후에는 고밀도 플라즈마 등의 방법을 사용하 여 절연물질로 트렌치(260)를 매립한다.
도 5e를 참조하면, 상기 트렌치(260)를 매립하여 형성되는 막을 평탄화한다. 여기서 평탄화 과정은 화학기계적연마(CMP; Chemical Mechanical Polishing) 또는 에치백(etch back)을 사용할 수 있으며, 상기 질화막 패턴(202')은 평탄화가 종료되는 기준 지점인 스토퍼로 사용한다. 이 후 질화막 패턴(202')과 산화막 패턴(203)을 제거하여 소자분리막(220)을 형성하고, 저전압 영역에서는 별도의 게이트 절연막(235')을 형성한다. 여기서 고전압 트랜지스터와 저전압 트랜지스터의 게이트 절연막(235, 235')은 그 두께가 다르게 형성되는데, 고전압 영역의 산화막 패턴(203)이 제거되면서 형성되는 절연막은 고전압 영역의 게이트 절연막(235)을 구성하지만 그 두께는 저전압 영역의 게이트 절연막(235')과 유사하게 된다. 이어서 게이트 도전막(231)을 증착하는데, 상기 게이트 도전막(231)은 플로팅 게이트와 제어 게이트를 갖는 메모리 셀트렌지스터와 동시에 형성되므로, 플로팅 게이트 폴리실리콘막과 제어 게이트 폴리실리콘막으로 이루어진다.
도 5f를 참조하면, 상기 게이트 도전막(231)에 대한 사진 식각 공정을 거쳐서 게이트 전극(230)을 형성한다. 이 후 도 5f에서 화살표로 표시된 바와 같이 불순물 이온을 주입하는데, 저농도 드레인(LDD ; Lightly Doped Drain)을 형성하는 경우, 상기 게이트 전극(230)을 이온 주입 마스크로 사용하여 저농도의 불순물 이온을 주입하는 단계를 추가 진행한다. 도면에서 점선으로 표시된 부분이 불순물이 주입되는 곳인데, 고전압 영역에서는 소오스/드레인이 형성될 영역과 인접한 영역간에 주입되는 불순물의 농도가 다소 차이나게 된다. 이는 이전 문턱 전압 조절용 이온 주입 단계에서 소오스/드레인이 형성될 영역으로는 붕소 등의 이온이 거의 주입되지 않도록 차단되었기 때문이다.
도 5g를 참조하면, 마지막으로 게이트 전극(230)의 측벽에 스페이서(234)를 형성한 후 고농도의 불순물 이온을 주입한다. 고전압 영역에서는 소오스/드레인 영역(240, 250)에 대해서만 이온이 주입되도록 별도의 마스크(270)를 사용하며, 저전압 영역에서는 스페이서(234)가 형성된 게이트 전극(230)을 마스크로 사용하게 된다. 이 후 소오스/드레인 영역(240, 250)에 대한 콘택 형성등 후속 공정을 진행한다.
이상에서 살펴 본 바와 같이, 본 발명 돌출된 소오스/드레인 구조를 갖는 모스 트랜지스터에 의하면, 소오스/드레인이 돌출된 수직 성분 만큼 게이트나 소자분리막 까지의 이격 거리가 증대되어 트랜지스터의 동작 특성을 향상시킬 수 있다.
또한 위와 같은 돌출된 소오스/드레인 구조를 갖는 모스 트랜지스터를 제조함에 있어서 복잡한 공정을 거치지 않더라도, 소오스/드레인이 형성될 영역을 제외한 나머지 부분을 리세스 시키는 방법으로 제조할 수 있다. 특히, 위와 같은 제조방법은 반도체 메모리 소자에 있어서 고전압에 견딜 수 있도록 요구되는 고전압 트랜지스터의 제조시 유용하다.

Claims (7)

  1. 리세스 영역이 형성된 반도체 기판과, 상기 반도체 기판상에 게이트 절연막을 게재하여 형성되는 게이트 전극과, 상기 게이트 전극의 양측에 인접하여 형성되는 소오스/드레인 영역을 포함하되;
    상기 소오스/드레인 영역은 상기 리세스 영역의 가장자리에 형성되어, 상기 소오스/드레인 영역의 상부면은 상기 게이트 절연막 하부면에 형성되는 채널의 상부면 보다 높게 형성된 것을 특징으로 하는 돌출된 소오스/드레인 구조를 갖는 모스 트랜지스터.
  2. 반도체 기판상에 소오스/드레인 영역을 제외한 나머지 영역이 노출되도록 패터닝하는 단계;
    상기 반도체 기판의 노출 부분을 식각하여 리세스 영역을 형성하는 단계;
    상기 리세스 영역 중 활성영역을 제외한 영역에 트렌치를 형성하고 매립하여 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 돌출된 소오스/드레인 구조를 갖는 모스 트랜지스터의 제조방법.
  3. 제 2항에 있어서, 상기 리세스 영역 형성 단계 후, 문턱전압 조절용 이온을 주입하는 단계를 더 포함하는 것을 특징으로 하는 돌출된 소오스/드레인 구조를 갖는 모스 트랜지스터의 제조방법.
  4. 제 2항에 있어서, 상기 리세스 영역 형성 단계 후, 상기 리세스 영역을 따라 게이트 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 돌출된 소오스/드레인 구조를 갖는 모스 트랜지스터의 제조방법.
  5. 제 4항에 있어서, 상기 게이트 절연막의 두께는 300Å ~ 500Å 인 것을 특징으로 하는 돌출된 소오스/드레인 구조를 갖는 모스 트랜지스터의 제조방법.
  6. 서로 다른 동작 전압을 갖는 고전압 트랜지스터와 저전압 트랜지스터를 포함하는 반도체 소자의 제조방법에 있어서;
    반도체 기판을 패터닝하여 노출시키되, 상기 고전압 트랜지스터가 형성되는 영역에 대해서는 소오스/드레인 영역을 제외한 나머지 영역이 노출되도록 패터닝하고, 상기 저전압 트랜지스터가 형성되는 영역에 대해서는 소자분리막이 형성될 영역의 일부만 노출되도록 패터닝하는 단계;
    상기 노출된 부분을 식각하여 반도체 기판상에 리세스 영역을 형성하는 단계;
    상기 리세스 영역에 트렌치를 형성한 후 매립하여 소자분리막을 형성하되, 상기 고전압 트랜지스터가 형성되는 영역에 대해서는 활성영역을 제외한 리세스 영역에 대해서만 소자분리막을 형성하는 단계; 및
    상기 활성영역에 게이트 전극을 형성하고 불순물 이온을 주입하여 소오스/드 레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 6항에 있어서, 상기 소오스/드레인 영역의 형성 단계는;
    게이트 전극을 마스크로 이용한 저농도의 불순물 이온 주입 단계,
    상기 게이트 전극의 측벽에 스페이서를 형성하는 단계,
    상기 고전압 트랜지스터가 형성되는 영역에 대해서는 소오스/드레인 영역의 돌출 부분만 노출시키는 별도의 마스크를 이용하고, 상기 저전압 트랜지스터가 형성되는 영역에 대해서는 스페이서가 형성된 게이트 전극을 마스크로 이용하여, 고농도 불순물 이온을 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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KR20150110964A (ko) * 2014-03-21 2015-10-05 에스케이하이닉스 주식회사 단일층 플로팅 게이트 비휘발성 메모리 소자 및 제조 방법

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