CN110310953A - 一种半导体器件结构及其制作方法 - Google Patents
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Abstract
本发明提供一种半导体器件结构及其制作方法，在半导体衬底上形成层间介质层之前，先在所述半导体衬底的有源区上形成存储单元，由于本身存储单元具有一定的高度，在进行化学机械研磨在以形成层间介质层时，能够起到支撑作用，故在用于EGA识别的对位标记处的层间介质层高度能够得以增加，另外，本发明中，通过刻蚀层间介质层形成沟槽，由于沟槽宽度大于现有技术中用于形成导电插塞的通孔的宽度，故在沟槽中填充导电金属材料时，形成的所述第一金属层具有一凹坑，所述层间介质层厚高度的增加使得该凹坑的深度增加，如此，当以所述凹坑作为对准标记形成在所述第一金属层和所述层间介质层上形成第二金属层时，对准精度得以提高。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体器件结构及其制作方法。
背景技术
目前在集成电路制作过程中，一个完整的芯片通常都需要经过数十次以上的光刻，通常除了第一次光刻以外，其余层的光刻均是与前面的层所留下的图形进行对准。由于半导体器件结构制程复杂，光刻工艺的次数较多，以至于很多层在曝光时对位标记变得不清晰而难以识别，通常利用EGA(增强全局对位) 对对位标记进行识别，并且要求对位标记具有较好的信号对比度。
一般的，可以利用形成的台阶、沟槽作为光刻制程中的对准标记，评价对准标记的好坏有两个重要标准：其一、对准标记在工艺制程中具有稳定而良好的标记形貌；其二、利用对准标记进行对准时能够探测到较强的信号。对于不同工艺节点下的集成电路工艺，上述对位标记的信号对比度也会有所差别。以 90纳米嵌入式闪存工艺为例，在层间介质(ILD)层中形成导电插塞(CT)并进行化学机械抛光(CMP)工艺之后，由于负载效应的关系，在用于EGA识别的对位标记处的层间介质层厚度较低，当后续在层间介质层上方通过图形化工艺形成金属层时，由于对准信号微弱，导致金属层和CT对准时出现偏差。
发明内容
本发明的目的在于提供一种半导体器件结构及其制作方法，以解决在层间介质层上方形成图形化金属层对准精度不高的问题。
为解决上述技术问题，本发明一种半导体器件结构的形成方法，包括：
提供半导体衬底，所述半导体衬底内设置了有源区和隔离区；
形成存储单元，所述存储单元形成于所述有源区上；
形成层间介质层，所述层间介质层覆盖所述存储单元和所述半导体衬底；
刻蚀位于所述隔离区上的所述层间介质层以形成沟槽，所述沟槽暴露出所述隔离区；
在所述沟槽中形成第一金属层，所述第一金属层具有一凹坑；
以所述凹坑为对准标记，在所述第一金属层和所述层间介质层上形成第二金属层。
可选的，在所述的半导体器件结构的形成方法中，所述存储单元的厚度为
可选的，在所述的半导体器件结构的形成方法中，所述层间介质层的厚度为
可选的，在所述的半导体器件结构的形成方法中，形成所述层间介质层的步骤包括：
在所述存储单元和所述半导体衬底上沉积介质材料；
对沉积的介质材料进行化学机械研磨以形成所述层间介质层。
可选的，在所述的半导体器件结构的形成方法中，在形成所述存储单元之前，所述导体器件结构的形成方法还包括：在所述隔离区形成浅沟槽隔离结构。
可选的，在所述的半导体器件结构的形成方法中，在刻蚀位于所述隔离区上的所述层间介质层时，还刻蚀部分所述浅沟槽隔离结构以形成所述沟槽。
本发明还提供一种半导体器件结构，包括：
半导体衬底，所述半导体衬底设置了有源区和隔离区；
层间介质层，所述层间介质层具有沟槽，所述沟槽暴露出所述隔离区；
存储单元，所述存储单元位于所述有源区上的所述层间介质层中；
第一金属层，所述第一金属层位于所述沟槽内，且具有一凹坑；
第二金属层，所述第二金属层覆盖所述第一金属层，并覆盖所述层间介质层。
可选的，在所述半导体器件结构中，所述存储单元的厚度为
可选的，在所述半导体器件结构中，所述层间介质层的厚度为
可选的，在所述半导体器件结构中，所述第一金属层材料为钨，所述第二金属层材料为铝。
如上所述，在现有技术中，在层间介质(ILD)层中形成导电插塞(CT)并进行化学机械抛光(CMP)工艺之后，由于负载效应的关系，在用于EGA识别的对位标记处的层间介质层厚度较低，当后续在层间介质层上方通过图形化工艺形成金属层时，由于对准信号微弱，导致金属层和CT对准时出现偏差。
而在本发明提供的半导体器件结构及其制作方法中，在半导体衬底上形成层间介质层之前，先在所述半导体衬底的有源区上形成存储单元，由于本身存储单元具有一定的高度，在进行化学机械研磨在以形成层间介质层时，能够起到支撑作用，故在用于EGA识别的对位标记处的层间介质层高度能够得以增加，另外，在现有技术中，通过刻蚀层间介质层形成通孔以形成金属插塞，而本发明中，通过刻蚀层间介质层形成沟槽，由于沟槽宽度大于接触孔的宽度，故在沟槽中填充导电金属材料时，形成的所述第一金属层具有一凹坑，所述层间介质层高度的增加以及所述第一金属层的凹坑皆能够使得对准信号增加，如此，当以所述凹坑作为对准标记形成在所述第一金属层和所述层间介质层上形成第二金属层时，对准精度得以提高。
附图说明
图1为本发明实施例提供的半导体器件结构的形成方法的流程图；
图2～7为本发明实施例提供的半导体器件结构形成方法各步骤对应的结构示意图。
具体实施方式
如背景技术所述，一般的，可以利用形成的台阶、沟槽作为光刻制程中的对准标记，而评价对准标记的好坏有两个重要标准：其一、对准标记在工艺制程中具有稳定而良好的标记形貌；其二、利用对准标记进行对准时能够探测到较强的信号。
有鉴于此，本发明旨在通过增加层间介质层和导电金属层所形成的台阶高度，以此来增加对准信号的强度。
以下结合附图和具体实施例对本发明作进一步详细说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。
首先，如图1所示，本发明实施例提供一种半导体器件的制作方法，该方法包括以下步骤：
S11，提供半导体衬底，所述半导体衬底设置了有源区和隔离区；
S12，形成存储单元，所述存储单元形成于所述有源区上；
S13，形成层间介质层，所述层间介质层覆盖所述存储单元和所述半导体衬底；
S14，刻蚀位于所述隔离区上的所述层间介质层以形成沟槽，所述沟槽暴露出所述隔离区；
S15，在所述沟槽中形成第一金属层，所述第一金属层具有一凹坑；
S16，以所述凹坑为对准标记，在所述第一金属层和所述层间介质层上形成第二金属层。
在本发明实施例提供的半导体器件结构的制作方法中，在半导体衬底上形成层间介质层之前，先在所述半导体衬底的有源区上形成存储单元，由于本身存储单元具有一定的高度，能够对层间介质层起到支撑作用，故在用于EGA识别的对位标记处的层间介质层高度能够得以增加，另外，在现有技术中，通过刻蚀层间介质层形成通孔以形成金属插塞，而本发明中，通过刻蚀层间介质层形成沟槽，由于沟槽宽度大于接触孔的宽度，故在沟槽中填充导电金属材料时，形成的所述第一金属层具有一凹坑，所述层间介质层高度的增加使得该凹坑的深度增加，如此，当以所述凹坑作为对准标记形成在所述第一金属层和所述层间介质层上形成第二金属层时，对准精度得以提高。
对应的，请参考图2，本发明实施例还提供一种半导体器件结构，包括：
半导体衬底10，所述半导体衬底设置了有源区11和隔离区12；
层间介质层20，所述层间介质层具有沟槽101，所述沟槽101暴露出所述隔离区12；
存储单元30，所述存储单元30位于所述有源区11上的所述层间介质层20 中；
第一金属层40，所述第一金属层40位于所述沟槽101内，且具有一凹坑 102；
第二金属层50，所述第二金属层50覆盖所述第一金属层40，并覆盖所述层间介质层20。
以下参考附图2～6对本发明实施例提供的半导体器件结构及其制作方法进行详细描述。
首先，执行步骤S11，请参考图3，提供半导体衬底10，所述半导体衬底 10设置了有源区11和隔离区12。所述有源区11用于后续工艺中离子注入形成源极和漏极。作为一个具体的实施例，所述隔离区12中形成有隔离结构，具体为浅沟槽隔离结构(STI)，其形成方式为：对半导体衬底10进行刻蚀以形成浅沟槽101，然后在所述浅构槽内填充氧化硅等。当然，除此之外，该半导体衬底 10上还可以形成有其它有源器件(未图示)及无源器件(未图示)，在此不一一列举。
其次，执行步骤S12，请参考图4，形成存储单元30，所述存储单元30形成于所述有源区11上。形成的所述存储单元30的厚度为例如可为或等。所述存储单元30的结构包括但不限于：位于所述半导体衬底10上的栅极结构以及位于两个栅极结构之间的字线(未具体图示)。事实上，一般的，存储单元30还包括在所述有源区11内形成的源极和漏极，而为了描述方便，本发明所指所述存储单元30限于只包括形成于所述有源区11上的部分结构。
接着，执行步骤S13，请参考图5，形成层间介质层20，所述层间介质层 20覆盖所述存储单元30和所述半导体衬底10。本实施例中，形成的所述层间介质层20的厚度为例如可为或等。
其中，形成所述层间介质层20的步骤可包括：在所述存储单元30和所述半导体衬底10上沉积介质材料；对所述介质材料进行化学机械研磨以形成所述层间介质层20。
现有技术中，以用以形成金属插塞的通孔作为对准标记时，由于负载效应的关系，对准标记邻近区域的层间介质层厚度较低，一般只能达到而本发明实施例，由于对准标记邻近区域形成有存储单元30，而存储单元30本身具备一定高度，，故在对介质材料进行机械研磨时，所述存储单元30起到一定的支撑作用，从而使得最终形成的所述层间介质层20的厚度相比于现有技术，得以很大程度的增加，进而增强了对准信号。
再接着，执行步骤S14，请参考图6，刻蚀位于所述隔离区12上的所述层间介质层20以形成沟槽101，所述沟槽101暴露出所述隔离区12；以及，执行步骤S15，请参考图7，在所述沟槽101中形成第一金属层40，所述第一金属层 40具有一凹坑。其中，所述第一金属层的材料可为钨。
在现有技术中，对准标记利用的是填充金属插塞的通孔，通孔宽度相对较小小(一般为0.1微米至1微米)，故在通孔中形成金属插塞时，通孔很容易被填满，即使严格控制工艺，使得通孔不完全填充，金属插塞和层间介质层所形成的台阶高度也是很小，使得对准信号微弱，导致对准精度不高。而本发明实施例中，利用沟槽101来形成金属插塞，沟槽101的宽度较大(一般为1.2微米至10微米)，故在沟槽101中形成金属插塞时，沟槽101难得被填满，形成具有一凹坑102的所述第一金属层40。
最后，执行步骤S15，请再次参考图2，以所述凹坑102为对准标记，在所述第一金属层40和所述层间介质层20上形成第二金属层50。其中，所述第二金属层50的材料可为铝。
在本发明的一具体实施方式中，在形成所述存储单元30之前，所述导体器件结构的形成方法还包括：在所述隔离区12形成浅沟槽隔离结构。在此基础上，优选的，在刻蚀位于所述隔离区12上的所述层间介质层20时，还刻蚀部分所述浅沟槽隔离结构以形成所述沟槽101，以进一步增加所述凹坑102的深度。
由于增加了层间介质层的厚度以及减小了金属插塞的高度，故采用所述凹坑作为对准标记时，对准信号强度改善明显，对准精度得以提高。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (10)
1.一种半导体器件结构的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底设置了有源区和隔离区；
形成存储单元，所述存储单元形成于所述有源区上；
形成层间介质层，所述层间介质层覆盖所述存储单元和所述半导体衬底；
刻蚀位于所述隔离区上的所述层间介质层以形成沟槽，所述沟槽暴露出所述隔离区；
在所述沟槽中形成第一金属层，所述第一金属层具有一凹坑；
以所述凹坑为对准标记，在所述第一金属层和所述层间介质层上形成第二金属层。
2.如权利要求1所述的半导体器件结构的形成方法，其特征在于，所述存储单元的厚度为
3.如权利要求1所述的半导体器件结构的形成方法，其特征在于，所述层间介质层的厚度为
4.如权利要求1所述的半导体器件结构的形成方法，其特征在于，形成所述层间介质层的步骤包括：
在所述存储单元和所述半导体衬底上沉积介质材料；
对沉积的介质材料进行化学机械研磨以形成所述层间介质层。
5.如权利要求1所述的半导体器件结构的形成方法，其特征在于，在形成所述存储单元之前，所述导体器件结构的形成方法还包括：在所述隔离区形成浅沟槽隔离结构。
6.如权利要求5所述的半导体器件结构的形成方法，其特征在于，
在刻蚀位于所述隔离区上的所述层间介质层时，还刻蚀部分所述浅沟槽隔离结构以形成所述沟槽。
7.一种半导体器件结构，其特征在于，包括：
半导体衬底，所述半导体衬底设置了有源区和隔离区；
层间介质层，所述层间介质层具有沟槽，所述沟槽暴露出所述隔离区；
存储单元，所述存储单元位于所述有源区上的所述层间介质层中；
第一金属层，所述第一金属层位于所述沟槽内，且具有一凹坑；
第二金属层，所述第二金属层覆盖所述第一金属层，并覆盖所述层间介质层。
8.如权利要求7所述的半导体器件结构的形成方法，其特征在于，所述存储单元的厚度为
9.如权利要求7所述的半导体器件结构的形成方法，其特征在于，所述层间介质层的厚度为
10.如权利要求7所述半导体器件结构，其特征在于，所述第一金属层材料为钨，所述第二金属层材料为铝。
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