JP2006253471A - 重ね合わせマーク - Google Patents

重ね合わせマーク Download PDF

Info

Publication number
JP2006253471A
JP2006253471A JP2005069199A JP2005069199A JP2006253471A JP 2006253471 A JP2006253471 A JP 2006253471A JP 2005069199 A JP2005069199 A JP 2005069199A JP 2005069199 A JP2005069199 A JP 2005069199A JP 2006253471 A JP2006253471 A JP 2006253471A
Authority
JP
Japan
Prior art keywords
mark
groove
width
metal film
depth
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005069199A
Other languages
English (en)
Other versions
JP4627448B2 (ja
Inventor
Hirobumi Saito
博文 斉藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Electronics Corp
Original Assignee
NEC Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Electronics Corp filed Critical NEC Electronics Corp
Priority to JP2005069199A priority Critical patent/JP4627448B2/ja
Priority to US11/372,032 priority patent/US7402914B2/en
Publication of JP2006253471A publication Critical patent/JP2006253471A/ja
Application granted granted Critical
Publication of JP4627448B2 publication Critical patent/JP4627448B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/544Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70605Workpiece metrology
    • G03F7/70616Monitoring the printed patterns
    • G03F7/70633Overlay, i.e. relative alignment between patterns printed by separate exposures in different layers, or in the same layer in multiple exposures or stitching
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F9/00Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
    • G03F9/70Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
    • G03F9/7073Alignment marks and their environment
    • G03F9/7076Mark details, e.g. phase grating mark, temporary mark
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041Cleaning
    • H01L21/02057Cleaning during device manufacture
    • H01L21/02068Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H01L21/02074Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers the processing being a planarization of conductive layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/5442Marks applied to semiconductor devices or parts comprising non digital, non alphanumeric information, e.g. symbols
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/54453Marks applied to semiconductor devices or parts for use prior to dicing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

【課題】ゴミ詰まりの発生に関係している重ね合わせマークの溝の深さとマークの幅とを最適化することにより、プロセスや生産性に影響を与えることなく、ゴミを詰まらせず、重ね合わせ精度を向上させる。
【解決手段】タングステン4で覆われた内壁を有する溝パターン(下地8)からなる重ね合わせマークにおいて、溝パターン(下地8)の深さを1μm以下、幅を3μm以上5μm以下とする。
【選択図】図1

Description

本発明は、半導体装置の製造において、多層配線での積層膜の位置合わせに用いられる、重ね合わせマークに関する。
半導体基板上に多層配線を形成するプロセスにおいては、基板上にすでに形成されているパターンと、リソグラフィ工程により転写するマスクパターンとの位置合わせを精度よく行う必要がある。このため、半導体基板上に重ね合わせマークを形成し、このマークとパターンとのずれ量を補正する技術が一般的に用いられている(例えば、特許文献1参照)。
図5に、従来の重ね合わせマーク(重ね合わせマーク)の一例を示している。同図に示すように、従来は、重ね合わせ測定用のボックスマークの外側の下地8が20μm、内側の上地9が10μmの正方形のパターンで形成されていた。なお、図5において、20は測定器のCCDの有効視野、21はマークとして使用可能な領域を示している。
特開2003−31484号公報
しかしながら、従来の重ね合わせマークは、以下に説明するように、マークの溝部にゴミが入り込み、重ね合わせ精度が低下することがあった。
多層配線のコンタクトプラグやビアプラグを形成する際、ホールエッチング後、ホール内部にタングステン等の金属を埋設し、その後、CMP(化学的機械的研磨)によりホール外部の金属を除去するステップが行われる。ここで、CMP時に発生するリテーナリングのゴミや研磨パッドから発生するゴミが原因で重ね合わせ精度が低下することがあった。
これらのCMP工程時に発生するゴミは、有機物であることが確認されており、この場合O2プラズマ処理 (アッシング) を行って一度炭化させ、その後有機溶剤を用いたウェット処理を行うことでゴミを除去することも可能である。しかしながら、多層配線構造のデバイスの製造方法では対象となるビアまたはスルーホール形成工程が 5〜9工程もあり、これらの処理をすべてのゴミ発生工程で行うことは製造工程数の増大により生産性を下げてしまうことになる。
本発明者は、種々検討を行った結果、重ね合わせマークの溝の開口幅、深さ、あるいはマークの幅等がゴミ詰まりの発生具合に大きな影響を及ぼすとの知見を得た。本発明は、かかる新規な知見に基づいてなされたものであり、以下の構成を有する。
第1の発明によれば、第1の金属膜で覆われた内壁を有する溝パターンからなる重ね合わせマークであって、第2の金属膜が、前記溝パターンの上層に設けられるとともに、少なくとも前記溝パターンの内壁を越えて延在し、前記溝パターンの深さが1μm以下であって、前記溝パターンの幅が3μm以上5μm以下であることを特徴とする重ね合わせマークが提供される。
第2の発明によれば、金属膜で覆われた内壁を有する溝パターンからなる重ね合わせマークであって、前記金属膜は、半導体基板上の絶縁膜に設けられた溝部の内壁を覆うように形成されており、前記溝部の深さが1μm以下であって、前記溝部の幅が4μm以上6μm以下であることを特徴とする重ね合わせマークが提供される。
これらの発明においては、溝パターンの深さを所定の値以下としつつ、溝の開口の程度を適切な範囲に設定している。本発明は、このように溝パターンの深さと開口の関係を従来と異なる範囲内に設定することにより、ゴミ詰まりの課題を効果的に解決するものである。
上記第2の発明において、前記金属膜は、第1の金属膜と、第2の金属膜とからなり、前記第2の金属膜は、前記第1の金属膜の上に設けられるとともに、少なくとも前記溝パターンの内壁を越えて延在する構成としてもよい。
また、上記第1および第2の発明において、溝パターンは、ボックス状に平面配置された構成としてもよい。また、上記第1の金属膜は、タングステン含有金属からなるものとしてもよい。
本発明によれば、マークの溝の深さに応じて最適の溝幅あるいはマーク幅(溝パターンの幅)を選択することにより、ゴミ詰まりが抑制され、プロセスや生産性に影響を与えることなく、重ね合わせ精度を向上させることが可能となる。
以下、本発明の実施形態について、図面を用いて説明する。
図1は、本実施形態に係る重ね合わせマークの平面図である。同図において、外周のボックス状の部分が下地8、中央の四角の部分が上地9であり、下地8の外周部分に所定のマーク幅Wを有するタングステン4が形成され、タングステンの内側に溝3が開口されている。
この重ね合わせマークは、金属膜(タングステン4)で覆われた内壁を有する溝パターン(下地8)からなる重ね合わせマークである。金属膜(タングステン4)は、絶縁膜に設けられた溝部の内壁を覆うように形成されている。この溝部の深さは1μm以下であり、幅が4μm以上6μm以下である。
この溝部の内部において、金属膜(タングステン4)が溝部内壁を覆うように形成され、溝パターン(下地8)からなる重ね合わせマークを構成している。溝パターン(下地8)の深さは1μm以下、幅は3μm以上5μm以下である。
図2は、重ね合わせマークの形成工程を示す図である。同図は、重ね合わせマーク形成箇所における工程断面図であるが、図示されたプロセスと同時に、内部回路領域において、多層配線プロセスが行われる。
はじめに、図2(a)に示すように、シリコン基板1の主面上の酸化膜2に溝3を形成する。この工程は、内部回路領域におけるビアホールエッチングと同時に行われる。
次いで、溝3および酸化膜2上にタングステン膜4を形成した後(図2(b))、CMP(化学的機械的研磨)によりタングステン膜4を研磨して平坦化する(図2(c))。この工程は、内部回路領域におけるタングステンからなるコンタクトプラグを形成するのと同時に行われる。
その後、酸化膜2の表面および溝2のタングステン膜4上に配線膜5を形成し(図2(d))、最後に配線膜5上にフォトレジスト6を形成する。配線膜5は、溝2の上層に設けられるとともに、溝2の内壁を越えて延在する形態を有する。フォトレジスト6は、周囲を溝2によって囲まれた領域の上部に開口(凹部7)を有する。このフォトレジスト6の間に形成された凹部7が重ね合わせマークの上地9(図1参照)となる(図2(e))。
以上の工程により図1に示す重ね合わせマークが形成される。
通常、シリコン基板1に形成されるビアまたはスルーホールの深さはデバイスプロセスによって固定されている。一方、重ね合わせマークの幅は、それを測定する重ね合わせ測定器のレンズ性能とCCDの有効視野20(図5参照)などによって制限され、0.3 〜5μm 幅のリング状パターンもしくは 20μm矩形パターンのバリエーションが選択できる。そこで、CMPにおける重ね合わせマークの、異なったマーク幅と溝深さを有する複数種のウエハを用意し、各マーク幅と溝深さにおけるゴミ詰まりの評価を行った。その結果を、図3および図4に示している。
図3は、図2(c)で示される製造工程における図1のIII−III線拡大断面図であって、図3 の(a)〜(d)は、マークの溝3の深さHが1.0μm以下であって、マークの幅Wがそれぞれ、1.0〜2.0μm、2.0〜4.0μm、4.0〜6.0μm、6.0〜20.0μmの場合におけるゴミの詰り状態を示し、図3(e)〜(h)は、溝3の深さHが2.0μm以上であって、マークの幅Wがそれぞれ、1.0〜2.0μm、2.0〜4.0μm、4.0〜6.0μm、6.0〜20.0μmの場合におけるゴミの詰り状態を示している。
同図で明らかなように、マークの溝3の深さが1.0μm以下であって、マークの幅が4.0μm以下の、(a)、(b)の構成では、溝3へのゴミ10(例えば、リテーナーリングかす)の詰まりが発生する。一方、マークの幅が4.0μm以上の、(c)、(d)の構成では、図2(a)で示される製造工程のときに発生するシリコン酸化膜残渣11や図2(a)で示される製造工程のときに発生するスラリー12は多少残るが、ゴミの詰りはなくなっている。また、溝3の深さが2.0μm以上の場合は、全てのマーク幅でゴミ10の詰りが発生している。
図4は、各種のマーク幅Wと溝深さHにおけるゴミ発生の評価を行った結果を表により示している。同図において、縦にマークの溝深さ(μm)、横にマーク幅(μm)をとり、溝深さとマーク幅が同一条件で5個のデータ(ウエハの中心および上下左右のデータ)を取得した結果、ゴミの発生がなし(○)、ゴミの発生が多少ある(△、但し悪影響はない程度)、ゴミの発生が多発(×)の結果が得られた。
図4で明らかなように、溝深さが0.4μmおよび1.0μmであって、マーク幅が4.0μm以上の場合は、ゴミの発生はなくなっていることが分かる。但し、マーク幅が8μm以上になると、CMP工程後に、マーク部のタングステン膜厚の均一性がばらつくために、色ムラの問題が発生し、重ね合わせ精度に影響する。また、マーク幅が6μmを超える領域は、図5に示すような重ねあわせマークを用いた場合、マークとして使用可能な領域を超える(図5参照)ため、この領域は除外することが好ましい。
上記結果から、溝深さが実際に利用されている1.0μm以内の場合には、マーク幅の最適領域は4μm以上6μm以下の範囲が適当であることが判明した。
また、マーク深さが1μmを超える場合には、若干の例外(0.5、20、40μm)のほかは、ほとんどのマーク幅でゴミの発生 が見られる。実際の製造に使用している重ね合わせマークは、重ね合わせ測定器のCCD有効視野の制限により、設計値5μm幅を用いている。そこで、ゴミの発生が比較的少ない1.0μm以下のマーク深さで、マーク幅が4μm以上6μm以下の範囲が実用上最適であることが判明した。
上記実施形態では、重ね合わせ測定マークとしての形状を決める要素として、溝の深さHとマークの幅Wを採用した例を示したが、溝3の深さHと溝3の開口幅W1(図3(b)参照)を採用しても同一結果が得られる。
溝3の開口幅W1=(マークの幅W)−(タングステン4の膜厚)×2
であり、タングステン4の膜厚は、通常0.3〜0.5μmの範囲に形成されるので、マークの幅Wを4〜6μmとすれば、溝の開口幅W1は3〜5μmとなる。すなわち、開口幅W1を3〜5μmに形成することにより、ゴミの詰まりを抑制できることが確認された。
なお、上記実施形態では、四角形状のマークパターンの例を示したが、多角形状またはリング形状であっても同等の結果が得られる。また、上記実施形態では、金属膜として、タングステンを例示したが、タングステン含有金属であってもよい。
実施形態に係る重ね合わせマークの平面図である。 実施形態に係る重ね合わせマークの製造工程を示す図である。 マーク幅と溝深さにおけるゴミ詰まりの評価を示す図である。 マーク幅と溝深さにおけるゴミ詰まりの評価を示す図である。 従来の重ね合わせマークの説明図である。
符号の説明
1 シリコン基板
2 酸化膜
3 溝
4 タングステン膜
5 配線膜
6 フォトレジスト
7 凹部
8 下地
9 上地
10 ゴミ
11 シリコン酸化膜残渣
12 スラリー
W マークの幅
W1 溝の開口幅
H 溝の深さ

Claims (5)

  1. 第1の金属膜で覆われた内壁を有する溝パターンからなる重ね合わせマークであって、
    第2の金属膜が、前記溝パターンの上層に設けられるとともに、少なくとも前記溝パターンの内壁を越えて延在し、
    前記溝パターンの深さが1μm以下であって、前記溝パターンの幅が3μm以上5μm以下であることを特徴とする重ね合わせマーク。
  2. 金属膜で覆われた内壁を有する溝パターンからなる重ね合わせマークであって、
    前記金属膜は、半導体基板上の絶縁膜に設けられた溝部の内壁を覆うように形成されており、
    前記溝部の深さが1μm以下であって、前記溝部の幅が4μm以上6μm以下であることを特徴とする重ね合わせマーク。
  3. 前記金属膜は、第1の金属膜と、第2の金属膜とからなり、
    前記第2の金属膜は、前記第1の金属膜の上に設けられるとともに、少なくとも前記溝パターンの内壁を越えて延在することを特徴とする請求項2に記載の重ね合わせマーク。
  4. 前記第1の金属膜は、タングステン含有金属からなる請求項1または3に記載の重ね合わせマーク。
  5. 前記溝パターンは、ボックス状に平面配置された請求項1乃至4いずれかに記載の重ね合わせマーク。
JP2005069199A 2005-03-11 2005-03-11 半導体装置及び半導体装置の製造方法 Expired - Fee Related JP4627448B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2005069199A JP4627448B2 (ja) 2005-03-11 2005-03-11 半導体装置及び半導体装置の製造方法
US11/372,032 US7402914B2 (en) 2005-03-11 2006-03-10 Semiconductor device featuring overlay-mark used in photolithography process

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005069199A JP4627448B2 (ja) 2005-03-11 2005-03-11 半導体装置及び半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2006253471A true JP2006253471A (ja) 2006-09-21
JP4627448B2 JP4627448B2 (ja) 2011-02-09

Family

ID=36969980

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005069199A Expired - Fee Related JP4627448B2 (ja) 2005-03-11 2005-03-11 半導体装置及び半導体装置の製造方法

Country Status (2)

Country Link
US (1) US7402914B2 (ja)
JP (1) JP4627448B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008152083A (ja) * 2006-12-19 2008-07-03 Sharp Corp 半導体装置及びその製造方法
JP2010008921A (ja) * 2008-06-30 2010-01-14 Toshiba Corp マスクパターンデータの生成方法およびマスクの製造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8324742B2 (en) * 2008-04-01 2012-12-04 Texas Instruments Incorporated Alignment mark for opaque layer
US9123649B1 (en) * 2013-01-21 2015-09-01 Kla-Tencor Corporation Fit-to-pitch overlay measurement targets
US20210320038A1 (en) * 2020-04-09 2021-10-14 Advanced Semiconductor Engineering, Inc. Semiconductor device package

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001060589A (ja) * 1999-08-20 2001-03-06 Matsushita Electronics Industry Corp 半導体装置の製造方法
JP2002118047A (ja) * 2000-10-05 2002-04-19 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2003031484A (ja) * 2001-07-19 2003-01-31 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2003257814A (ja) * 2002-02-28 2003-09-12 Mitsubishi Electric Corp 半導体装置のアライメントマーク形成方法
JP2004111474A (ja) * 2002-09-13 2004-04-08 Nec Kyushu Ltd 半導体装置の製造方法
JP2005268745A (ja) * 2004-03-17 2005-09-29 Promos Technologies Inc リソグラフ処理の修正方法及び重ね合わせマークの形成方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2842360B2 (ja) * 1996-02-28 1999-01-06 日本電気株式会社 半導体装置およびその製造方法
JPH09244222A (ja) * 1996-03-08 1997-09-19 Mitsubishi Electric Corp 重ね合わせ誤差測定用レチクル、そのレチクルを用いた重ね合わせ誤差測定方法および重ね合わせ誤差測定マーク
TW388803B (en) * 1999-03-29 2000-05-01 Nanya Technology Corp A structure and method of measuring overlapping marks
TWI233660B (en) * 2003-10-06 2005-06-01 Macronix Int Co Ltd Overlay mark and method of fabricating the same
KR100519252B1 (ko) * 2003-11-24 2005-10-06 삼성전자주식회사 오버레이 마크, 오버레이 마크 형성방법 및 오버레이측정방법
US7379184B2 (en) * 2004-10-18 2008-05-27 Nanometrics Incorporated Overlay measurement target

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001060589A (ja) * 1999-08-20 2001-03-06 Matsushita Electronics Industry Corp 半導体装置の製造方法
JP2002118047A (ja) * 2000-10-05 2002-04-19 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2003031484A (ja) * 2001-07-19 2003-01-31 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2003257814A (ja) * 2002-02-28 2003-09-12 Mitsubishi Electric Corp 半導体装置のアライメントマーク形成方法
JP2004111474A (ja) * 2002-09-13 2004-04-08 Nec Kyushu Ltd 半導体装置の製造方法
JP2005268745A (ja) * 2004-03-17 2005-09-29 Promos Technologies Inc リソグラフ処理の修正方法及び重ね合わせマークの形成方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008152083A (ja) * 2006-12-19 2008-07-03 Sharp Corp 半導体装置及びその製造方法
JP2010008921A (ja) * 2008-06-30 2010-01-14 Toshiba Corp マスクパターンデータの生成方法およびマスクの製造方法

Also Published As

Publication number Publication date
US7402914B2 (en) 2008-07-22
US20060202360A1 (en) 2006-09-14
JP4627448B2 (ja) 2011-02-09

Similar Documents

Publication Publication Date Title
JP4627448B2 (ja) 半導体装置及び半導体装置の製造方法
JP4663694B2 (ja) 半導体素子の製造方法
TWI469205B (zh) 積體電路晶圓以及積體電路晶圓切割方法
CN112885772B (zh) 半导体结构的制备方法
US7576013B2 (en) Method of relieving wafer stress
JP2011086771A (ja) 半導体装置およびその製造方法
JP2007027681A (ja) 半導体素子の製造方法
JP4630778B2 (ja) アライメントマークの形成方法
JP2005354046A (ja) 半導体装置の製造方法
JP2006202865A (ja) 固体撮像装置および固体撮像装置の製造方法
KR100670911B1 (ko) 반도체 장치의 제조 방법
US20100227451A1 (en) Method for manufacturing semiconductor device
KR100800786B1 (ko) 반도체 소자의 다층 금속 배선 형성을 위한 오버레이 마크
US7645679B2 (en) Method for forming isolation layer in semiconductor devices
KR20100078947A (ko) 반도체 소자의 제조방법
JP2009065151A (ja) 半導体素子及びその製造方法
KR100995142B1 (ko) 반도체소자의 컨택홀 형성방법
JP6308067B2 (ja) 半導体装置の製造方法
JP6486137B2 (ja) 半導体装置の製造方法
US6960411B2 (en) Mask with extended mask clear-out window and method of dummy exposure using the same
KR100681679B1 (ko) 반도체 소자 제조 방법
JP2005072403A (ja) 半導体装置および半導体装置の製造方法
JP2008098286A (ja) 半導体装置
KR20080062695A (ko) 더미 패턴을 갖는 반도체 소자 및 그 형성방법
CN107968045B (zh) 蚀刻方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080215

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100624

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100706

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100824

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20101102

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20101105

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131119

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4627448

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees