JP2002118047A

JP2002118047A - 半導体装置の製造方法

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Publication number: JP2002118047A
Application number: JP2000306170A
Authority: JP
Inventors: Tatsu Shimizu; 竜清水; Satoshi Shimada; 聡嶋田
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2000-10-05
Filing date: 2000-10-05
Publication date: 2002-04-19
Anticipated expiration: 2020-10-05
Also published as: JP3979776B2

Abstract

(57)【要約】【課題】下地膜上に位置検出溝を形成し、その上に成膜
した材料の平坦化を介してアラインメントマークを生成
する場合であれ、同アラインメントマークを用いての位
置合わせをより的確に行うことのできる半導体装置の製
造方法を提供する。【解決手段】層間絶縁膜３を開口してコンタクトホール
４を形成する際、位置検出溝１０と、その内側に平坦化
抑制溝２０とを形成する（図２（ａ））。その後、導電
膜５をコンタクトホール４内に充填する（図２
（ｂ））。次に、ＣＭＰ法を用いて、層間絶縁膜３の表
面が露出するまで導電膜５を研磨する（図２（ｃ））。
そして、配線材料６を成膜することで位置検出溝１０上
方に形成されるくぼみ９を用いて位置合わせを行う（図
２（ｄ））。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はアラインメントマー
クを用いてパターンの重ね合わせを行う半導体装置の製
造方法に関する。

【０００２】

【従来の技術】近年、半導体装置の高集積化に伴い、そ
の微細加工技術はますます重要になってきている。そし
て、これら微細加工を促進するためには、半導体装置の
各製造工程において、半導体基板全体を平坦化する技術
もますます重要になってきている。こうした平坦化を的
確に行う技術として、化学機械研磨（ＣＭＰ：Chemical
Mechanical Polish）法が注目されている。このＣＭＰ
法は、エッチング手法と機械的な研磨手法とを組み合わ
せた技術であり、このＣＭＰ法を用いることでグローバ
ルな平坦化を行うことができる。

【０００３】一方、半導体装置の微細加工に伴い、フォ
トリソグラフィ工程に関しては、半導体基板上に形成さ
れたパターンと次に形成されるパターンのためのフォト
マスクとを精度よく重ね合わせることもますます重要に
なってきている。そして、このようなフォトマスクの位
置合わせは、基板上に形成されたアラインメントマーク
の位置を検出することで行われる。

【０００４】このアラインメントマークとしては、基板
上に形成されるパターンを用いることもできる。ただ
し、例えば配線を形成する工程において基板に一様に半
透明又は不透明な配線材料を成膜する際には、成膜され
た配線材料の下方に形成されているパターンを検出する
ことができないため、これをアラインメントマークとし
て用いることはできない。このため、同配線材料の下地
膜に予め位置検出用溝を形成しておくことが、従来より
なされてきた。このように位置検出溝を形成しておくこ
とで、その上方に配線材料が成膜されたときに、同位置
検出溝内に成膜された配線材料と基板上の他の領域に形
成された配線材料との間に段差が生じるため、この段差
をアラインメントマークとして用いることで、位置合わ
せを行うことができるようになる。

【０００５】

【発明が解決しようとする課題】ただし、半導体装置の
製造に際して上述した基板全体を平坦化する工程が用い
られる場合には、上記位置検出溝を利用した位置合わせ
を行うことが困難となる場合がある。例えば、下層パタ
ーンに重ね合わせるべくコンタクトホールを介して上層
配線層の形成を行うに、そのコンタクトホールへの埋め
込みを良好に行いつつ配線層として導電性に優れた部材
を用いるなどの目的から、コンタクトホールに充填する
導電物とその上の配線とが各別に形成される場合には、
これらが形成される各工程間に基板全体を平坦化する工
程が設けられることとなる。そして、この場合には、半
透明又は不透明な配線材料が基板上で略一様に平坦化さ
れることになるために、上述した位置合わせを行うこと
が困難となる。

【０００６】以下、このことについて図面を参照しつつ
説明する。図３は、配線が形成される下地膜としての層
間絶縁膜に設けられたいわゆるバー状の位置検出溝１１
０の平面図である。このバー状の位置検出溝について
は、例えば「ＳＰＩＥＶｏｌ．３６７７ｐｐ．１０
７−１１５（１９９９）」にその詳細が記述されてい
る。なお、この位置検出溝１１０は、図４（ａ）に示す
コンタクトホール１０４の形成時に同時に形成される。

【０００７】そして、下地膜１０１及び下層配線１０２
上に堆積された層間絶縁膜１０３にコンタクトホール１
０４と位置検出溝１１０とを形成した後、図４（ｂ）に
示すように、埋め込みを良好に行うことのできる部材と
して、例えばタングステン（Ｗ）からなる導電物１０５
をコンタクトホール１０４内に充填する。そして、図４
（ｃ）に示すように、同導電物１０５を層間絶縁膜１０
３表面が露出するまで、例えばＣＭＰ法等を用いて、同
導電物１０５の表面の平坦性を保ちつつエッチングす
る。これにより、コンタクトホール１０４内に充填され
る導電物１０５の上面は、ほぼ一様な高さに形成される
ようになる。

【０００８】ただしこのとき、図４（ｃ）に示されるよ
うに、位置検出溝１１０は導電物１０５でほぼ完全に埋
められてしまう。したがって、その後、図４（ｄ）に示
すように、導電性の良好な部材として、例えばアルミニ
ウムを主とする配線材料１０６を成膜したときには、こ
の配線材料１０６はほぼ一様に成膜されるため、位置合
わせを行うアラインメントマークを生成することができ
なくなる。

【０００９】ここで、この問題を解決するために、位置
検出溝の開口幅を大きくすることが考えられるが、この
場合には位置合わせを精度よく行うことができない。以
下、図５及び図６を用いてこのことについて説明する。

【００１０】すなわち、図６（ａ）に示す下地膜２０１
及び下層配線２０２上に堆積される層間絶縁膜２０３に
コンタクトホール２０４を開口する時において、図５に
その平面図を示す正方形状の大きな開口を有する位置検
出溝２１０を同時に形成する。次に、図６（ｂ）に示す
ように、導電物２０５をコンタクトホール２０４内に充
填し、更に図６（ｃ）に示すように、同導電物２０５を
層間絶縁膜２０３表面が露出するまで、例えばＣＭＰ法
等を用いて、同導電物２０５の表面の平坦性を保ちつつ
エッチングする。その後、図６（ｄ）に示すように、例
えばアルミニウムを主とする配線材料２０６を成膜す
る。

【００１１】ここで、先の図６（ｃ）に示した工程のよ
うに、層間絶縁膜２０３の表面が露出するまで導電物２
０５をエッチングすると、位置検出溝２１０の開口幅が
大きいために、上記ＣＭＰ法を用いるとはいえ、位置検
出溝２１０内に形成されている導電物１０５は、くぼん
だ形状を有するようになる。このため、同導電物２０５
のエッチング後に成膜される配線材料２０６の上面は、
位置検出溝２１０上方領域においてはややくぼんだ形状
となり、これに基づいて上述した位置合わせを行うこと
はできる。しかし、上記正方形状の大きな開口を有する
位置検出溝２１０を採用した場合には、このくぼみが同
位置検出溝２１０の内周に対して非対称な形状となりや
すく、これに起因して生じる位置合わせ誤差が無視でき
ないものとなる。

【００１２】なお、上記配線層に限らず、下地膜上に成
膜された部材を、同下地膜をストッパとして平坦化し、
その後、更に膜を成膜する場合等においても、アライン
メントマークを用いてパターンの重ね合わせを行う際の
こうした実情は概ね共通したものとなっている。

【００１３】本発明は上記実情に鑑みてなされたもので
あり、その目的は、下地膜上に位置検出溝を形成し、そ
の上に成膜した材料の平坦化を介してアラインメントマ
ークを生成する場合であれ、同アラインメントマークを
用いての位置合わせをより的確に行うことのできる半導
体装置の製造方法を提供することにある。

【００１４】

【課題を解決するための手段】以下、上記目的を達成す
るための手段及びその作用効果について記載する。請求
項１に記載の発明は、下地膜に位置検出溝を形成した
後、この下地膜上に第１の膜を成膜する工程と、前記下
地膜をストッパ膜として前記第１の膜を平坦化する工程
と、前記第１の膜上に第２の膜を成膜する工程とを備
え、前記第２の膜表面の前記位置検出溝に対応して生成
されるくぼみをアラインメントマークとして用いる半導
体装置の製造方法であって、前記第１の膜の成膜に先立
ち、前記位置検出溝の近傍に該位置検出溝の開口幅より
も広い開口幅を有する平坦化抑制溝を形成することをそ
の要旨とする。

【００１５】上記製造方法では、第１の膜の成膜に先立
ち、位置検出溝の近傍に該位置検出溝の開口幅よりも広
い開口幅を有する平坦化抑制溝を形成する。このため平
坦化抑制溝を設けず単独で位置検出溝を形成した場合に
は、第２の膜の成膜後に段差を形成することができない
形状にて位置検出溝を形成する場合であれ、平坦化抑制
膜を形成することで、同段差を形成することができるよ
うになる。したがって、位置検出精度の向上に適した形
状に位置検出溝を形成することができるようになり、ひ
いては、第２の膜上に形成されるアラインメントマーク
を用いての位置合わせを的確に行うことができるように
なる。

【００１６】請求項２記載の発明は、請求項１記載の発
明において、前記平坦化抑制溝が前記位置検出溝に対し
て対称に形成されることをその要旨とする。上記製造方
法によれば、平坦化抑制溝が前記位置検出溝に対して対
称に形成されるために、位置検出溝に起因して第２の膜
の上面に形成される段差を、均等に形成することができ
るようになる。

【００１７】請求項３記載の発明は、請求項２記載の発
明において、前記位置検出溝が矩形の４辺に沿うバー状
に形成され、前記平坦化抑制溝がその内側に矩形のボッ
クス形状に形成されることをその要旨とする。

【００１８】上記製造方法によれば、請求項２記載の発
明の作用効果を簡易な構成にて得ることができるように
なる。なお、この請求項３記載の発明の作用効果を好適
に奏する具体的な素子サイズについては、一例として、
請求項４によるように、前記位置検出溝及び前記平坦化
抑制溝の深さを３５０〜８００ｎｍとし、前記位置検出
溝である前記バー状の溝の開口幅を５００〜２０００ｎ
ｍとし、前記平坦化抑制溝である前記矩形のボックス状
の溝が正方形からなって、その一辺の長さを１４０００
〜３００００ｎｍとし、前記位置検出溝である前記バー
状の溝の内側端から前記平坦化抑制溝である前記ボック
ス状の溝の辺までの距離を１５００〜３５００ｎｍとす
ることもできる。

【００１９】請求項５記載の発明は、請求項１〜４のい
ずれかに記載の発明において、前記下地膜が絶縁膜から
なり、前記第１の膜がコンタクトホールへ埋め込まれる
導電膜であり、前記第２の膜が前記絶縁膜上に形成され
る配線材料であることをその要旨とする。

【００２０】上記製造方法によれば、コンタクトホール
へ埋め込まれる膜と、絶縁膜上に形成される配線材料と
を別部材とすることもできるため、埋め込みを良好に行
いつつ、配線材料として導電性の良好な部材を選ぶな
ど、配線層の形成を的確に行うことができるようなる。
しかも、導電物や配線材料を介してその下方の部材をア
ラインメントマークとして用いることができない場合で
あれ、位置検出溝に起因する段差を用いて位置合わせを
行うことができるようにもなる。

【００２１】請求項６記載の発明は、請求項１〜４のい
ずれかに記載の発明において、前記下地膜が半導体材料
からなり、前記第１の膜が素子分離用トレンチに埋め込
まれる絶縁膜であり、前記第２の膜が前記半導体材料上
に形成される配線材料であることをその要旨とする。

【００２２】上記製造方法によれば、素子分離用トレン
チを形成し、同トレンチに絶縁膜を埋め込んだ後、半導
体材料の表面を平坦化することで、同半導体材料上へ配
線等、素子形成を良好に行うことができるようになる。
また、配線となる配線材料を成膜した後、同配線材料を
介してその下方の部材をアラインメントマークとして用
いることができない場合であれ、位置検出溝に起因する
段差を用いて位置合わせを行うことができるようにもな
る。

【００２３】請求項７記載の発明は、請求項１〜６のい
ずれかに記載の発明において、前記平坦化が、化学機械
研磨法によって行われることをその要旨とする。上記製
造方法によれば、化学機械研磨法を用いることで、グロ
ーバルな平坦化を的確に行うことができるようになる。

【００２４】

【発明の実施の形態】以下、本発明にかかる半導体装置
の製造方法を、層間絶縁膜上の配線層の形成工程に適用
した一実施形態について、図面を参照しつつ説明する。
なお、本実施形態においては、パターン形成にかかる線
幅が「２５０ｎｍ」である半導体装置の製造工程を想定
している。

【００２５】図１は、本実施形態において、配線層の形
成されるシリコン酸化膜（ＳｉＯ₂）からなる層間絶縁
膜に、位置合わせのために形成される溝を示す平面図で
ある。同図１に示されるように、層間絶縁膜には、４本
のバー状の溝である位置検出溝１０と、同位置検出溝１
０に応じて対称的に設けられたボックス状の溝である平
坦化抑制溝２０とが形成されている。

【００２６】この平坦化抑制溝２０は、層間絶縁膜に開
口されたコンタクトホールへ導電物を充填し、その後、
配線材料を成膜する際に、位置検出溝１０上方が完全に
平坦化されることを回避するために形成される溝であ
る。この平坦化抑制溝２０は、その４つの内周面がそれ
ぞれ垂直にエッチングされ、その溝底が平坦化されてい
るために、この溝底は開口上端部と略合同な正方形状と
なっている。そして、本実施形態においては、この正方
形の一辺を「１６０００ｎｍ」に設定した。なお、この
正方形の一辺は、「１４０００〜３００００ｎｍ」の範
囲で任意に設定することができる。

【００２７】一方、位置検出溝１０は、上記平坦化抑制
溝２０の開口上端部の有する正方形の各辺に沿って、同
辺と平行に形成される長方形状（バー状）の溝である。
そして、この位置検出溝１０は、その４つの内周面がそ
れぞれ垂直にエッチングされ、その溝底が平坦化されて
いるために、この溝底は開口上端部と略合同な長方形状
となっている。そして、この長方形の短手方向の長さ、
すなわち位置検出溝の溝幅を、本実施形態においては
「１０００ｎｍ」に設定した。なお、この長さは、「５
００〜２０００ｎｍ」の範囲で任意に設定することがで
きる。また、この位置検出溝１０の内周面のうち平坦化
抑制溝２０側の内周面と、それに対応する上記平坦化抑
制溝２０の内周面との距離を、本実施形態においては、
「２０００ｎｍ」に設定した。なお、この長さは、「１
５００〜３５００ｎｍ」で任意に設定することができ
る。

【００２８】ここで、この位置検出溝１０を用いた位置
合わせ工程について、図２を用いて説明する。すなわ
ち、この一連の工程においては、まず図２（ａ）に示す
ように、下層膜１上に下層配線２及び層間絶縁膜３を形
成した後、層間絶縁膜３の上方に形成する配線層と下層
配線２とを導通するべく、層間絶縁膜３を開口してコン
タクトホール４を形成する。そして、このコンタクトホ
ール４の形成と同時に、上記位置検出溝１０と平坦化抑
制溝２０とを形成する。したがって、位置検出溝１０及
び平坦化抑制溝２０の溝の深さは、コンタクトホール４
の深さとほぼ等しく形成される。ちなみに本実施形態に
おいては、この溝の深さを「６００ｎｍ」に設定した。
なお、この深さは、「３５０〜８００ｎｍ」の範囲で任
意に設定することができる。

【００２９】次に、図２（ｂ）に示すように、埋め込み
特性の良好なタングステン（Ｗ）からなる導電部材５
を、例えばＣＶＤ法（Chemical Vapor Deposition）や
ＰＶＤ法（Physical Vapor Deposition）によって「４
００ｎｍ」堆積する。そして、図２（ｃ）に示すよう
に、導電部材５をＣＭＰ法によって層間絶縁膜３が露出
するまで研磨する。

【００３０】上記ＣＭＰ法を用いた工程が終了すると、
図２（ｄ）に示すように、アルミニウムにシリコンと銅
とをそれぞれ「１％」程度混合した合金からなる配線材
料６を「３００ｎｍ」成膜する。この成膜量は、「３０
０〜６００ｎｍ」の範囲で任意に設定することができ
る。

【００３１】上記態様にて配線材料６を形成した時点に
おいて、配線材料６の上方領域には微細なくぼみ９が形
成される。そして、このくぼみ９の幅は非常に狭いため
に、このくぼみ９を用いてコンタクトホール等、配線材
料６の下方に形成されているパターンの位置検出をする
ようにすれば、かかる位置検出を精度よく行うことがで
きる。そして、このくぼみ９をアラインメントマークと
して用いて、配線材料６の下方に形成されているパター
ンと、配線材料６をエッチングする際のパターンとの位
置合わせを行うことができるようになる。

【００３２】上記位置合わせ後に、配線材料６上にレジ
ストを成膜して、所望のパターンに従って露光及び現像
することで、図２（ｅ）に示すように、配線用パターン
７及び位置検出用パターン８を形成する。そして、この
位置検出用パターン８とくぼみ９との位置関係を検出す
ることで、配線用パターン７が所望の位置に形成された
か否かが検出され、必要に応じてフィードバックされ
る。

【００３３】以上説明したように、本実施形態によれば
以下の効果が得られるようになる。（１）平坦化抑制溝２０と位置検出溝１０とを層間絶縁
膜に形成しておくことで、その後、配線材料６が形成さ
れたときに、位置検出溝１０に起因するくぼみ９を形成
することができるようになる。

【００３４】（２）くぼみ９は、その幅が狭いために、
位置検出の精度を向上させることができる。なお、上記
実施形態は、以下のように変更して実施してもよい。

【００３５】・上記実施形態においては、コンタクトホ
ール４に埋め込む導電物３として、タングステンを用い
たが、これに限られない。この導電物３の素材として
は、埋め込み特性が良好であることなどが望ましい。

【００３６】・上記実施形態においては、配線材料６と
して、アルミニウムにシリコンと銅とをそれぞれ「１
％」程度混合した合金を用いたがこれには限られない。
ここでは、エレクトロマイグレーションやストレスマイ
グレーションに対する高耐性や、低抵抗の特性を有する
素材を用いることが望ましい。

【００３７】・更に、配線材料６は、多層構造としても
よい。すなわち、例えば、エレクトロマイグレーション
やストレスマイグレーションに対する耐性を高めたり、
密着性を高めたりする目的から、上記合金を、チタン
（Ｔｉ）、窒化チタン（ＴｉＮ）等と多層構造をなすよ
うに形成してもよい。また、低抵抗や高耐圧を目的とし
て、銅（Ｃｕ）、チタン（Ｔｉ）、鉄（Ｆｅ）等と上記
合金とを多層構造をなすように形成してもよい。

【００３８】・上記実施形態において示した位置検出溝
１０等のサイズや配線材料６の成膜量等に関しても、上
記のものに限られない。要は、配線材料６の成膜後に位
置検出溝１０に起因するくぼみ９が形成されるものであ
ればよい。

【００３９】・更に、位置検出溝１０や平坦化抑制溝２
０の形状や数、更にはその配置態様についても上記のも
のに限られず、配線材料６の成膜後に位置検出溝１０に
起因するくぼみ９が形成される範囲で適宜変更してよ
い。ただし、その際、平坦化抑制溝を位置検出溝に対し
て対称に形成するようにすることが望ましい。

【００４０】・上記実施形態においては、導電物５の堆
積後に平坦化を行い、更に配線材料６を堆積する場合に
本発明を適用したが、これに限られない。例えば、半導
体材料に素子分離用トレンチを形成し、該トレンチに絶
縁膜を埋め込んだ後、同半導体材料をストッパとして絶
縁膜の一部を除去し、半導体材料及び絶縁膜を平坦化し
て更に、それらの上方に配線等を形成する場合にも本発
明は有効である。要は、第１の膜の堆積後、平坦化の工
程を経て第２の膜を堆積する場合であって、それら第１
及び第２の膜の下方のパターンの位置検出が困難である
ときに本発明の適用は有効である。この際、第１の膜及
び第２の膜は、必ずしも半透明又は不透明である必要も
なく、透明な膜であれ、表面あれを起こした場合にはそ
の下方のパターンの位置検出が困難となることから本発
明は有効である。

【００４１】・上記実施形態においては、導電物５の平
坦化をＣＭＰ法を用いて行ったが、これに限られない。

【図面の簡単な説明】

【図１】本発明にかかる半導体装置の製造方法を具体化
した一実施形態において用いるアラインメントマーク形
成用の溝の平面図。

【図２】同実施形態における位置合わせの手順を示す断
面図。

【図３】従来のアラインメントマーク形成用の溝の一例
を示す平面図。

【図４】同アラインメントマーク形成用の溝を用いた位
置合わせ手順を示す断面図。

【図５】従来のアラインメントマーク形成用の溝の他の
例を示す平面図。

【図６】同アラインメントマーク形成用の溝を用いた位
置合わせ手順を示す断面図。

【符号の説明】１、１０１、２０１…下地膜、２、１０２、２０２…下
層配線、３、１０３、２０３…層間絶縁膜、４、１０
４、２０４…コンタクトホール、５、１０５、２０５…
導電物、６、１０６、２０６…配線材料、７…配線用パ
ターン、８…位置検出用パターン、９…くぼみ、１０、
１１０、２１０…位置検出溝、２０、…平坦化抑制溝。

フロントページの続きＦターム(参考） 5F033 HH09 HH11 HH16 HH18 HH33 JJ19 MM05 MM13 PP06 PP14 QQ01 QQ37 QQ48 WW01 XX00 5F046 AA20 EA12 EA19 EA23 FC10 JA22 JA27

Claims

【特許請求の範囲】

【請求項１】下地膜に位置検出溝を形成した後、この下
地膜上に第１の膜を成膜する工程と、前記下地膜をスト
ッパ膜として前記第１の膜を平坦化する工程と、前記第
１の膜上に第２の膜を成膜する工程とを備え、前記第２
の膜表面の前記位置検出溝に対応して生成されるくぼみ
をアラインメントマークとして用いる半導体装置の製造
方法であって、前記第１の膜の成膜に先立ち、前記位置検出溝の近傍に
該位置検出溝の開口幅よりも広い開口幅を有する平坦化
抑制溝を形成することを特徴とする半導体装置の製造方
法。
【請求項２】前記平坦化抑制溝が前記位置検出溝に対し
て対称に形成される請求項１記載の半導体装置の製造方
法。
【請求項３】前記位置検出溝が矩形の４辺に沿うバー状
に形成され、前記平坦化抑制溝がその内側に矩形のボッ
クス形状に形成される請求項２記載の半導体装置の製造
方法。
【請求項４】前記位置検出溝及び前記平坦化抑制溝の深
さを３５０〜８００ｎｍとし、前記位置検出溝である前
記バー状の溝の開口幅を５００〜２０００ｎｍとし、前
記平坦化抑制溝である前記矩形のボックス状の溝が正方
形からなって、その一辺の長さを１４０００〜３０００
０ｎｍとし、前記位置検出溝である前記バー状の溝の内
側端から前記平坦化抑制溝である前記ボックス状の溝の
辺までの距離を１５００〜３５００ｎｍとする請求項３
記載の半導体装置の製造方法。
【請求項５】前記下地膜が絶縁膜からなり、前記第１の
膜がコンタクトホールへ埋め込まれる導電膜であり、前
記第２の膜が前記絶縁膜上に形成される配線材料である
請求項１〜４のいずれかに記載の半導体装置の製造方
法。
【請求項６】前記下地膜が半導体材料からなり、前記第
１の膜が素子分離用トレンチに埋め込まれる絶縁膜であ
り、前記第２の膜が前記半導体材料上に形成される配線
材料である請求項１〜４のいずれかに記載の半導体装置
の製造方法。
【請求項７】前記平坦化が、化学機械研磨法によって行
われる請求項１〜６のいずれかに記載の半導体装置の製
造方法。