CN108615702A - 具互连结构的半导体装置的制作方法 - Google Patents

具互连结构的半导体装置的制作方法 Download PDF

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Abstract

一种具互连结构的半导体装置的制作方法。光微影上覆误差为导致低晶圆产量的图案化缺陷的一来源。本文揭露一种使用具有自对准互连件的图案化光微影/蚀刻制程的互连件形成制程。此互连形成制程尤其改良光微影上覆(OVL)边际，因为对准是在较宽图案上完成。此外，此图案化光微影/蚀刻制程支持多金属间隙填充及具有空穴的低介电常数介电质形成。

Description

具互连结构的半导体装置的制作方法
技术领域
本揭露是关于一种具互连结构的半导体装置与其制作方法。
背景技术
光微影对准不良可导致后段制程(Back End Of the Line；BEOL)金属化中的图案化缺陷。后段制程中的这些图案化缺陷可包括接线及垂直互连通路(通孔)不连续性，其可不利地影响产品可靠性及晶圆产量。
发明内容
在一些实施例中，半导体制作方法包括基板、在基板上方形成的介电质堆叠。在介电质堆叠上形成由第一导电材料制成的第一互连层及由第二导电材料制成的第二互连层。第一与第二导电材料彼此不同。第一金属氧化物层在第一互连层上形成且第二金属氧化物层在第二互连层上形成。包括空穴的第一介电层在第一与第二互连层之间且在第一及第二金属氧化物层上方形成。第二介电层在第一介电层上方形成。
附图说明
当结合随附附图阅读时，自以下详细描述将最佳地理解本揭露的态样。应注意，根据工业中的标准实务，各特征并非按比例绘制。事实上，出于论述清晰的目的，可任意增加或减小各特征的尺寸。
图1至图11为本揭露的具互连结构的半导体装置的制作方法根据一些实施例在不同制作阶段的示例性横截面图；
图12为根据本揭露的具互连结构的半导体装置的制作方法根据一些实施例的流程图。
具体实施方式
以下揭露内容提供许多不同实施例或实例，以便实施所提供标的物的不同特征。下文描述组件及排列的特定实例以简化本揭露。当然，此等实例仅为实例且并不意欲为限制性。举例而言，以下描述中在第二特征上方形成第一特征可包括以直接接触形成第一及第二特征的实施例，且亦可包括可在第一与第二特征之间形成额外特征以使得第一与第二特征不直接接触的实施例。另外，本揭露可在各实例中重复元件符号及/或字母。此重复本身并不指示所论述的各实施例及/或配置之间的关系。
进一步地，为了便于描述，本文可使用空间相对性术语(诸如“在……之下”、“在……下方”、“下部”、“在……上方”、“上部”及类似者)来描述如附图中所说明的一个元件或特征与另一元件(或多个元件)或特征(或多个特征)的关系。除了附图中所描绘的定向外，空间相对性术语意欲包含使用或步骤中的装置的不同定向。设备可经其他方式定向(旋转90度或处于其他定向)且因此可同样地解读本文所使用的空间相对性描述词。
如本文所用，术语“标称”是指在产品或制程的设计阶段期间设定的用于组件或制程步骤的特征或参数的所要值或目标值，以及一系列高于及/或低于所要值的值。值的范围通常是归因于制程或容差的轻微变化。
如本文所用，术语“垂直”是指标称地垂直于基板的表面。
晶片制程可分为三个“模组”，其中各模组可包括所有以下步骤或其中一些步骤：图案化(例如，光微影及蚀刻)；植入；金属及介电质材料沉积；湿式或干式清洁；及平坦化(例如，回蚀制程或化学机械平坦化)。三个模组可分类为前段制程(front end of theline；FEOL)、中间制程(middle of the line；MOL)/中段制程(middle end of the line；MEOL)及后段制程(back end of the line；BEOL)。
在前段制程中，形成场效晶体管(field effect transistor；FET)。举例而言，前段制程包括形成源极/漏极区域、栅极堆叠及栅极堆叠侧面上的间隔物。源极/漏极区域可为在栅极堆叠形成之后由植入制程形成的掺杂基板区域。栅极堆叠包括金属栅电极，其可包括两个或更多个金属层。栅极介电质可包括高介电常数(高k)材料(例如，大于3.9，其为氧化硅的介电常数)。栅电极中的金属设定栅极的功函数，其中p型场效晶体管及n型场效晶体管的功函数可为不同。当场效晶体管在操作时，栅极介电质提供金属栅电极与通道之间的电绝缘，此通道形成于源极与漏极区域之间。
在中间制程中，形成低层(level)互连件(触点)且可包括在彼此顶部的两层触点。中间制程互连件可具有较小临界尺寸((critical dimension；CD)；例如，线宽)，且与其后段制程对应物相比彼此间隔较近。中间制程接触层的目的为将场效晶体管区域，亦即源极/漏极及金属栅电极与后段制程中的较高层互连件电连接。中间制程中的第一触点层(称为“沟槽硅化物(trench silicide；TS)”)在栅极堆叠的任一侧面上的源极及漏极区域上方形成。在沟槽硅化物配置中，硅化物是在沟槽中且在沟槽形成之后形成。硅化物降低源极及漏极区域与金属触点之间的电阻。栅极堆叠与第一触点层视为处于同一“层”。第二触点层在栅电极及沟槽硅化物上方形成。中间制程触点经嵌入在保证其电绝缘性质的介电质材料或材料的介电质堆叠中。
在后段制程中，层间介电质(interlayer dielectric；ILD)经沉积在中间制程触点上方。后段制程中的高层互连件的形成涉及图案化硬遮罩(hard mask；HM)层及随后经由硬遮罩层蚀刻以在层间介电质中形成孔及沟槽。层间介电质可为低介电常数材料。低介电常数材料可具有低于3.9的介电常数，其为二氧化硅(SiO2)的介电常数。后段制程中的低介电常数材料可降低不需要的寄生电容且最小化电阻-电容(resistance-capacitance；RC)延迟。后段制程互连件包括两种类型的导电线：垂直互连件通路线(通孔)及横向线(接线)。通孔在垂直方向上贯穿层间介电层且建立与层间介电层上方或下方的层的电连接。接线在层间介电层内横向布置以连接同一层间介电层内的多个组件。后段制程包括多个通孔层(例如，高达9个或更多个)及具有愈来愈大的临界尺寸(例如，线宽)及线间距的接线。要求各层均与前一层对准以确保适当的通孔及接线连续性。
可经由在光遮罩上的图案(标线)与晶圆表面上的现有特征之间进行对准来建立接线连续性。此品质量测称为“上覆(overlay；OVL)精确度”。对准为至关重要的，因为标线图案必须自一层至另一层精确地传递至晶圆。由于在图案化期间使用多个光微影步骤，因此任何上覆对准不良均为相加的且导致形成在晶圆表面上的不同特征之间的总置放容差。各光层(photo-layer)的置放容差称为“上覆预算”。取决于将产生的上覆对准不良及将在晶圆表面上传递的特征的大小/密度，各光层可具有不同的上覆预算。由于上覆对准不良会继续叠加，其对于各光层的上覆预算有负面的影像。
晶圆及标线位置资料是关于针对曝露工具所定义的坐标系统量测且随后以总体或逐场方式使用以执行对准。总体对准，亦称为“粗对准”，可使用若干标示以快速关于标线使晶圆对准。逐场对准，亦称为“精细对准”，可用于将标线与各曝露位点对准。于化学机械平坦化(chemical mechanical planarization；CMP)步骤期间，精细对准可补偿在局部构形中观测到的非均匀性、沉积非均匀性或凹陷。
在后段制程中使用硬遮罩以形成互连件可具有若干局限性。举例而言，使用硬遮罩可限制光微影对准窗，因为存在于硬遮罩中的窄图案化特征减小对准不良误差的容差。对准窗的减小增加上覆误差的风险，其继而转化为较高概率的晶圆上的图案化缺陷。常见图案化缺陷包括通孔之间的金属桥接及变形的通孔或接线。自对准互连件可减轻光微影对准要求的压力且增大对准或上覆窗。此有助于晶片的线间距较小的高密度区域。
根据本揭露的各种实施例提供后段制程互连件制作方法，其使用图案化光微影/蚀刻制程，其具有导致用于上覆的较宽图案的自对准互连件。此有效地增加上覆边际且减小图案化缺陷数量。此外，由于不再需要硬遮罩层，制程得以简化。按照本揭露，互连件制作方法支持使用多金属间隙填充制程。多金属间隙填充制程中的金属可为导电材料，例如石墨烯。在一些实施例中，多金属间隙填充互连件是在层间介电层之前形成。在一些实施例中，层间介电层经沉积以使得其具有自然产生的空穴以减小层间介电层的介电常数。
图1至图11为本揭露的具互连结构的半导体装置的制作方式根据一些实施例在不同制作阶段的示例性横截面图。
图1为根据一些实施例的结构100的横截面图。在一些实施例中，结构100为基板(图1中未图示)的一部分，其包括至少一个后段制程互连网路层，其中形成通孔及接线。在一些实施例中，基板可为裸半导体晶圆或部分制造的半导体晶圆，其包括先前形成的层，如包含有形成至少一个具有一或多个接触金属层的晶体管。结构100包括图案结构105，其中各图案结构105包括第一间隔物120、第二间隔物122，及中心部分110。第一及第二间隔物120及122安置在中心部分110的相对侧面上。在一些实施例中，各中心部分110可由非晶硅、氮化硅或非晶碳制成。举例而言且并非限制，中心部分110的厚度可在10nm至约100nm范围内。在一些实施例中，间隔物120及122可由氧化钛、氮化钛、氧化硅或氮化硅制成。取决于设计，间隔物厚度可在5nm至50nm范围内。在一些实施例中，中心部分110及间隔物120、122充当蚀刻遮罩，其中两个图案结构105之间的宽度为距离125。
中心部分110及间隔物120、122安置在层间介电层130上方。举例而言且并非限制，层间介电层130具有在10nm与100nm之间的厚度。在一些实施例中，层间介电层130可为介电质的堆叠，诸如例如低介电常数介电质与另一介电质：(i)低介电常数介电质(例如，掺杂碳的氧化硅)与具有氮掺杂的碳化硅；(ii)低介电常数介电质与具有氧掺杂的碳化硅；(iii)具有氮化硅的低介电常数介电质；或(iv)具有氧化硅的低介电常数介电质。
层间介电层130安置在蚀刻终止层140上方。在一些实施例中，蚀刻终止层140具有在1nm与100nm之间的厚度。举例而言且并非限制，蚀刻终止层140是由碳化硅、氮化硅或氧化硅制成。结构100亦包括底层金属线150，另一层间介电层160，以及另一蚀刻终止层170。在一些实施例中，底层金属线150可为前一金属化层的一部分。进一步地，底层金属线150在层间介电层160及蚀刻终止层170上方，层间介电层160位于底层金属线150与蚀刻终止层170之间。
光微影步骤及一系列蚀刻步骤形成层间介电层130及蚀刻终止层140中的开口。举例而言，在图2中，光阻剂200的涂层在结构100上方经光曝露且经图案化以建立具有宽度220的通孔开口210。光阻剂200可用于曝露结构100的将形成通孔的区域并保护结构100的不应形成通孔的其他区域。如图2中所示，通孔及接线开口宽度可由距离125决定。因此，开口210的宽度220可比宽度125宽。在一些实施例中，开口210可与宽度230一样宽。此情况假定光微影制程中的上覆误差为零(不存在对准误差)，因此宽度220不存在归因于光微影制程的变化。在一些实施例中，对准不良误差为非零的，因此开口210的宽度220可比距离125宽，但考量到光微影制程中的变化，宽度220不可比宽度230宽。因此，上覆误差导致对宽度220可接近宽度230的程度的限制，宽度230为无任何对准不良误差的开口210的最大宽度。在一些实施例中，上覆窗视为至少比距离125宽。
蚀刻制程经由通孔开口210移除层间介电层130及蚀刻终止层140的曝露区域，以形成在底层金属线150终止的开口。在一些实施例中，蚀刻制程具有对于层间介电层130及蚀刻终止层140的高选择性。在一些实施例中，蚀刻制程在预定量的时间之后自动终止。在预定量的时间之后终止的蚀刻制程称为“定时蚀刻”。“终点指向(end-pointed)”蚀刻制程为当侦测到正好在经蚀刻层下面的层时(例如当侦测到底层金属线150时)自动终止的制程。终点侦测为可能的，因为蚀刻终止层140及底层金属线150是由不同的材料制成。因此，就给定蚀刻化学物质而言其可具有不同的蚀刻速率。底层金属线150的侦测可例如经由改变蚀刻速率来进行，其可通过原位度量设备(例如光学发射显微镜)来侦测。由于光学发射显微镜可经整合至蚀刻腔室中，因此可即时监视蚀刻制程。在一些实施例中，蚀刻制程的制程第一部分可为定时的且制程第二部分为终点指向的。由于蚀刻制程需要蚀刻不同的材料(例如，层间介电层130及蚀刻终止层140)，因此可能需要不同的蚀刻化学物质。示例性蚀刻化学物质可包括氢溴酸(HBr)、氦(He)、氧(O2)及氯(Cl2)的组合。除蚀刻化学物质之外，可调节其他蚀刻制程参数，例如例如流动速率、温度及压力。此等参数可用于控制蚀刻速率、蚀刻概况、均匀性等。在形成通孔开口210之后，移除(即，剥离)光阻剂200且使接线开口250曝露。在一些实施例中，通孔开口210的高度大于接线开口250的高度。在一些实施例中，当由导电材料填充时，通孔开口210及接线开口250在互连层中形成导电结构。
图3图示在通孔开口210及接线开口250经导电材料300填充之后的图2的结构。在一些实施例中，导电材料300为铜(Cu)、钴(Co)、铝(Al)、石墨烯或任何其他适当的导电材料。导电材料300是通过化学机械研磨(chemical mechanical polishing；CMP)研磨以自中心部分110及间隔物120、122的顶部移除多余的材料。
参考图4，当导电材料300经研磨后，用蚀刻终止覆盖层400覆盖导电材料300的顶表面。在一些实施例中，可选择性地在导电材料300上生长蚀刻终止覆盖层400。举例而言且并非限制，蚀刻终止覆盖层400可为金属氧化物层，例如铝基、钴基、钨(W)基、镍(Ni)基或锆(Zr)基氧化物。熟悉此项技术者将理解此等仅为示例且可使用其他适当的氧化物。举例而言且并非限制，可用化学气相沉积(chemical vapor deposition；CVD)、物理气相沉积(physical vapor deposition；PVD)或旋涂式制程后接金属氧化物图案化制程来沉积蚀刻终止覆盖层400。蚀刻终止覆盖层400的作用为保护导电材料300免受后续蚀刻制程损害。
在一些实施例中，可通过移除中心部分110以形成多个开口来形成额外的通孔及接线。与中心部分110(待移除)相关联的各别的间隔物120及122未经移除。移除中心部分110可能不为总体的，例如遍及整个结构100。举例而言，图案化光阻剂可用于保护结构100的不需要移除中心部分110的区域。在一些实施例中，干式蚀刻化学物质可用于移除中心部分110。举例而言且并非限制，干式蚀刻化学物质可为HBr、He、O2及Cl2的组合。在中心部分移除制程之后，抗蚀剂剥离步骤移除光阻剂。图5图示图4的结构在光阻剂500经施加及图案化，且中心部分110的至少一部分经移除以形成相对的第一间隔物120与第二间隔物122之间的开口510之后的横截面图。
为了开始互连件形成，光阻剂600经施加在结构100上，且随后经图案化，如图6中所示。在光阻剂图案化制程结束时，通孔开口610在光阻剂600中形成。一些开口，如开口510，是通过光阻剂600覆盖以使得其不经受蚀刻制程影响。在此制程期间，上覆窗保持较宽。举例而言，通孔开口610具有宽度630。在其中上覆或对准不良误差为零的一些实施例中，通孔开口610可与宽度620一样宽，其是出于至少两个原因：(i)因为通孔/接线开口宽度是通过相对间隔物120与122之间的距离640定义；及(ii)因为蚀刻终止覆盖层400保护导电材料300免受蚀刻化学物质损害，因此若宽度630较宽且包括导电材料300曝露的区域，则导电材料受保护而免受蚀刻损害。在一些实施例中，对准不良误差为非零的，因此通孔开口610的宽度630可比距离640更宽，但归因于光微影制程中的变化，其不可比宽度620宽。因此，上覆误差限制宽度630可接近宽度620的程度，宽度620为无任何对准不良误差的最大宽度。通孔开口610亦为如此。
参考图6，经由通孔开口610蚀刻层间介电层130及蚀刻终止层140的曝露区域，而结构100的经覆盖区域受保护而免受蚀刻制程损害。选择性制程移除层间介电层130及蚀刻终止层140的曝露区域以在层间介电层130及蚀刻终止层140中形成通孔开口。在一些实施例中，蚀刻制程可为定时的、终点指向的或两者的组合。举例而言，蚀刻制程的制程第一部分可为定时的且制程第二部分为终点指向的。举例而言且并非限制，用于移除层间介电层130的蚀刻化学物质可不同于用于蚀刻终止层140的蚀刻化学物质。在一些实施例中，蚀刻制程对于层间介电层130及蚀刻终止层140具有高选择性。示例性干式蚀刻化学物质为HBr、He、O2与Cl2的组合。当蚀刻制程完成后，剥离图案化光阻剂600且使所有开口(诸如开口510)曝露。在一些实施例中，开口510为接线开口，且通孔开口610的高度大于接线开口510的高度。在一些实施例中，当由导电材料填充时，通孔开口610及接线开口510在互连层中形成导电结构。
在图7中，导电材料700填充在前一步骤形成的通孔开口610及接线开口510中。在一些实施例中，导电材料700不同于导电材料300。在一些实施例中，导电材料700可为铝、钴、铜、石墨烯或具有适当电阻率的任何适当导电材料。
在图8中，用CMP制程将多余的导电材料700研磨降低到蚀刻终止覆盖层400的层。在一些实施例中，用金属蚀刻制程蚀刻多余的导电材料700。在一些实施例中，可用CMP与干式蚀刻的组合移除多余的导电材料700。在CMP与干式蚀刻的组合的情况下，可使导电材料700低于蚀刻终止覆盖层400。当导电材料700经研磨后，用蚀刻终止覆盖层800覆盖其顶表面。在一些实施例中，由不同导电材料300及700形成的接线或通孔为交替的设置，且其可分别覆盖有不同的选择性生长蚀刻的蚀刻终止覆盖层。在一些实施例中，类似于蚀刻终止覆盖层400的制作方式，蚀刻终止覆盖层800在导电材料700上选择性生长。举例而言且并非限制，蚀刻终止覆盖层800可为金属氧化物，诸如铝基、钴基、钨基、镍基或锆基氧化物。熟悉此项技术者将理解此等仅为实例且可使用其他适当的氧化物。举例而言且并非限制，可用CVD、PVD或旋涂式制程后接金属氧化物图案化制程来沉积蚀刻终止覆盖层800。
图9为图8的区块810的放大视图。选择性蚀刻移除剩余的第一间隔物120及第二间隔物122以及中心部分110以形成将由介电质衬垫层填充的开口。在一些实施例中，间隔物120及122可用干式蚀刻制程或湿式蚀刻制程移除。举例而言且并非限制，干式蚀刻化学物质可为氟基(CxHyFz)或氯基(Cl2、BxCly)化学物质。示例性湿式蚀刻化学物质可为盐酸、磷酸、硝酸及过氧化氢化学物质。图10图示在移除剩余的第一间隔物120及第二间隔物122以及中心部分110且形成介电质衬垫层1000之后的图9。介电质衬垫层1000覆盖蚀刻终止覆盖层800、400且部分地填充在形成的互连件之间的间隔(线间隔)，其允许在互连件之间形成空穴1010。空穴1010可称为“气隙”。在一些实施例中，空穴1010包含气体。在一些实施例中，空穴1010可不含气体。空穴1010可具有将近1的介电常数，因此增加空穴1010的大小可进一步降低介电质衬垫层1000的介电常数。在一些实施例中，具有空穴1010存在的介电质衬垫层1000的介电常数可在2至6范围内。在一些实施例中，介电质衬垫层1000是使用化学气相沉积(CVD)或原子层沉积(atomic layer；ALD)制程沉积。沉积制程条件及导电材料700与300之间的线间隔可调节空穴1010的大小。举例而言，制程条件(诸如压力与气体比)可影响沉积薄膜的保形性且允许空穴1010形成。在一些实施例中，线间隔可在5nm至20nm的范围内。在此线间隔范围下，空穴1010自然地形成且可占据导电材料700与300之间的总体积的30％至70％。举例而言且并非限制，介电质衬垫层1000可为SiO2、SiN或SiC且其厚度可在10nm至100nm范围内。归因于存在于介电质衬垫层1000中的空穴1010，介电质衬垫层1000可能不具有经受来自后续处理的振动或机械/热应力的热机械刚性。在一些实施例中，可形成介电质帽于介电质衬垫层1000上以保护介电质衬垫层1000免于断裂及/或崩溃。
参考图11，介电质帽1100经旋涂或用CVD沉积在介电质衬垫层1000上方。在一些实施例中，介电质帽1100为低介电常数层，其向介电质衬垫层1000提供机械支持。在一些实施例中，介电质衬垫层1000的厚度可在10nm与100nm之间的范围内。在一些实施例中，介电质衬垫层1000的介电常数可在2至6范围内。
参考图12，图示了根据本揭露的多金属填充、具有介电质衬垫层及介电质帽的自对准互连件的示例性图案化制作方法1200的流程图。其他制造步骤可在方法1200的各种步骤之间执行，且仅出于简明性目的将其省略。多金属填充、具有介电质衬垫层及介电质帽的自对准金属线的图案化制程不限于示例性制作方法1200。
示例性制作方法1200自步骤1210开始，其中在基板上方形成多个图案结构，例如，如图1中所示。举例而言且并非限制，基板可为包括先前形成的层的部分制造的晶圆。各图案均包括中心部分110及对应的相对间隔物120与122对。示例性基板包括层间介电层130、蚀刻终止层140及底层金属线150。底层金属线150在层间介电层160及蚀刻终止层170上方，如图1中所示。其他层，如至少一个具有一或多个接触金属层的晶体管，可存在于蚀刻终止层170下方，但出于简明性目的未图示。在一些实施例中，中心部分110是由非晶硅制成。在一些实施例中，第一及第二间隔物120及122分别由氧化钛或氮化硅制成。在一些实施例中，中心部分110及间隔物120、122充当蚀刻遮罩以使得形成的通孔及接线与第一中心部分110的第二间隔物122及临近第二中心部分110的第一间隔物120自对准。举例而言且并非限制，层间介电层130具有在10nm与100nm之间的厚度。在一些实施例中，层间介电层130可为介电质的堆叠，诸如低介电常数介电质与另一介电质：(i)低介电常数介电质(例如，掺杂碳的氧化硅)与具有氮掺杂的碳化硅；(ii)低介电常数介电质与具有氧掺杂的碳化硅；(iii)具有氮化硅的低介电常数介电质；或(iv)具有氧化硅的低介电常数介电质。
示例性制作方法1200以步骤1215继续，其中开口在基板中形成且与图案结构自对准。参考图1，开口包括层间介电层130及蚀刻终止层140中的通孔开口。通孔开口在垂直方向上电连接两个层，且接线在实质上与基板表面平行的平面中的同一层中进行电连接。步骤1215涉及若干光微影及蚀刻步骤。参考图2，在结构100上方涂覆、光曝露及图案化光阻剂200以建立具有宽度220的开口210。后续蚀刻制程经由光阻剂中的开口210移除层间介电层130及蚀刻终止层140的曝露区域以形成在底层金属线150上终止的通孔开口。蚀刻制程可具有对于层间介电层130及蚀刻终止层140的高选择性。示例性蚀刻化学物质可包括HBr、He、O2及Cl2的组合。在一些实施例中，蚀刻制程在预定量的时间之后自动终止。在一些实施例中，蚀刻制程的制程第一部分可为定时的且制程第二部分为终点指向的。
在步骤1220中，第一导电材料安置在开口中以形成包括导电结构的互连层。导电材料自开口向上延伸至实质上填充第一结构的第二间隔物与临近第二结构的第一间隔物之间的区域，即填充第一开口。参考图3，导电材料300填充通孔开口210(在先前步骤1215中形成)及接线开口250。在一些实施例中，通孔开口210的高度大于接线开口250的高度。在一些实施例中，当由导电材料填充时，通孔开口210及接线开口250在互连层中形成导电结构。在一些实施例中，导电材料300为铜、钴、铝、石墨烯或任何其他适当的导电材料。随后用CMP制程将导电材料300研磨至与中心部分110及间隔物120与122齐平。
在CMP制程之后，在导电结构上选择性地生长金属氧化层。金属氧化物层为蚀刻终止覆盖层，例如图4中的蚀刻终止覆盖层400。举例而言且并非限制，蚀刻终止覆盖层400可为金属氧化物，诸如铝基、钴基、钨基、镍基或锆基氧化物。熟悉此项技术者将理解此等仅为实例且可使用其他适当的氧化物。举例而言且并非限制，可用CVD、PVD或旋涂式制程后接金属氧化物图案化制程来沉积蚀刻终止覆盖层400。蚀刻终止覆盖层400的作用的一为保护导电材料300免受后续蚀刻制程损害。
在步骤1225中，通过根据例如所制造的积体电路的互连件布局在预定位置自图案结构移除中心部分110的一部分或全部以形成额外的通孔开口及接线开口。光微影可用于定义结构100的将移除中心部分110的区域。选择性蚀刻制程移除中心部分110的一部分而不移除其对应的相对第一及第二间隔物120及122，因此形成开口(例如，图5中所示的开口510)。在一些实施例中，干式蚀刻化学物质可用于移除中心部分110。举例而言且并非限制，干式蚀刻化学物质可为HBr、He、O2及Cl2的组合。在移除中心部分110之后，剥离在光微影制程中使用的光阻剂500。
在步骤1230中，形成与图案结构的相对第一及第二间隔物(120及122)自对准的第二开口。此步骤涉及如结合步骤1215描述的类似的光微影及蚀刻制程。举例而言，参考图6，光阻剂600经施加在结构100上且随后经图案化。在光阻剂图案化制程末尾，通孔开口610在光阻剂600中形成。一些开口，如临近间隔物120之间的开口510，是通过光阻剂600覆盖以使得其不曝露于蚀刻制程。
在此制程期间，上覆窗保持较宽。举例而言，开口610具有宽度630。在一些实施例中，其中上覆或对准不良误差为零，开口610可与宽度620一样宽，其是出于至少两个原因：(i)因为通孔/接线开口宽度是通过相对间隔物120与122之间的距离640定义；及(ii)因为蚀刻终止覆盖层400保护导电材料300免受蚀刻化学物质损害，因此若宽度630较宽且包括导电材料300曝露的区域，则导电材料受保护而免受蚀刻损害。在一些实施例中，对准不良误差为非零的，因此开口610的宽度630可比距离640宽，但归因于光微影制程中的变化，宽度630不可比宽度620宽。因此，上覆误差限制宽度630可接近宽度620的程度，宽度620为无任何对准不良误差的最大宽度。开口610亦为如此。
选择性制程经由光阻剂开口610移除层间介电层130及蚀刻终止层140的曝露区域以形成在底层金属线150终止的通孔开口。光阻剂随后经剥离。举例而言且并非限制，用于移除层间介电层130的化学物质可不同于用于蚀刻终止层140的蚀刻化学物质。在一些实施例中，蚀刻制程对于层间介电层130及蚀刻终止层140具有高选择性。示例性蚀刻化学物质可包括HBr、He、O2及Cl2的组合。在一些实施例中，蚀刻制程为定时的、终点指向的或两者的组合。举例而言，蚀刻制程在制程开始时为定时的且在接近制程结束时为终点指向的。
在步骤1235中，另一导电材料填充第二开口以形成包括导电结构的额外互连层。在图7中，导电材料700填充通孔开口610及接线开口510。在一些实施例中，开口510为接线开口，且通孔开口610的高度大于接线开口510的高度。在一些实施例中，当由导电材料填充时，通孔及接线开口610及510在互连层中形成导电结构。在一些实施例中，导电材料700不同于导电材料300。在一些实施例中，导电材料700为铝、钴、铜、石墨烯或具有适当电阻率的任何适当导电材料。在图8中，用CMP将导电材料700研磨到蚀刻终止覆盖层400的层。在一些实施例中，用金属蚀刻制程蚀刻多余的导电材料700。在一些实施例中，可用CMP与干式蚀刻的组合移除多余的导电材料700。在CMP及干式蚀刻的情况下，可使导电材料的表面低于蚀刻终止覆盖层400。当导电材料经研磨或蚀刻后，其顶表面由蚀刻终止覆盖层800覆盖。在一些实施例中，具有不同导电材料300及700的接线或通孔为交替的。导电材料300及700为交替的可具有不同的选择性生长蚀刻终止覆盖层。在一些实施例中，如同蚀刻终止覆盖层400的制作方式，蚀刻终止覆盖层800在导电材料700上选择性地生长。举例而言且并非限制，蚀刻终止覆盖层800可为金属氧化物，例如铝基、钴基、钨基、镍基或锆基氧化物。熟悉此项技术者将理解此等仅为实例且可使用其他适当的氧化物。举例而言且并非限制，可用CVD、PVD或旋涂式制程后接金属氧化物图案化制程来沉积蚀刻终止覆盖层800。
在步骤1240中，第三开口是通过移除相对的第一及第二间隔物120、122及剩余的中心部分110形成，此些开口将由介电质衬垫层填充。在一些实施例中，间隔物120、122可用干式蚀刻制程或湿式蚀刻制程移除。举例而言且并非限制，干式蚀刻化学物质可为氟基(CxHyFz)或氯基(Cl2、BxCly)化学物质。示例性湿式蚀刻化学物质可为盐酸、磷酸、硝酸及过氧化氢化学物质。
在步骤1245中，第三开口是由介电质衬垫层填充，其中空穴正在导电结构之间形成。举例而言，参考图10，介电质衬垫层1000覆盖蚀刻终止覆盖层800、400且部分填充形成的互连件(导电材料300及700)之间的间隔，其允许在互连件之间形成空穴1010。空穴1010可称为“气隙”。在一些实施例中，空穴1010包含气体。在一些实施例中，空穴1010可不含气体。空穴1010可具有将近1的介电常数，因此增加空穴1010的大小可进一步降低介电质衬垫层1000的介电常数。在一些实施例中，具有空穴1010存在的介电质衬垫层1000的介电常数可在2至6范围内。在一些实施例中，介电质衬垫层1000是使用CVD或ALD制程沉积。沉积制程条件及互连件之间的可用空间的大小可调节空穴1010的大小。制程条件(诸如压力与气体比)可影响沉积介电质衬垫层1000的保形性且允许空穴1010形成。在一些实施例中，线间隔可在5nm至20nm范围内。在此线间隔范围下，空穴1010自然地形成且可占据导电材料700与300之间的总体积的30％至70％之间的任何比率。介电质衬垫层1000可为SiO2、SiN或SiC且其厚度可在10nm至100nm范围内。归因于存在于介电质衬垫层1000中的空穴1010，此层不具有经受来自后续处理的振动或机械/热应力的热机械刚性。在一些实施例中，使用介电质帽以保护介电质衬垫层1000免于断裂及/或崩溃。
在步骤1250中，介电质帽在衬垫介电层上方形成。参考图11，介电质帽1100经旋涂或用CVD沉积在介电质衬垫层1000上方。在一些实施例中，介电质帽1100为低介电常数层，其向介电质衬垫层1000提供机械支撑。在一些实施例中，介电质衬垫层1000的厚度在10nm与100nm之间，介电常数在2与6之间。
本揭露的一实施方式提供一种互连件形成制程，其使用具有自对准互连件的图案化光微影/蚀刻制程，以改良光微影上覆边际，因为对准是在较宽图案上完成。较宽上覆窗减小与图案化相关联的晶圆缺陷度，例如金属桥及变形的互连件。图案化缺陷为可靠的关注点，其不利地影响晶圆产量。此外，具有自对准互连件的图案化光微影/蚀刻制程支持使用多金属间隙填充制程，其中互连件可由不同类型的导电材料填充。多金属间隙填充制程利用选择性金属氧化物，其在填充制程之后生长以保护沉积金属免受后续蚀刻制程伤害。在一些实施例中，介电质衬垫层是在互连件之间形成。衬垫介电层包括在形成的互连件之间的空间中的空穴，或“气隙”。空穴或“气隙”进一步降低衬垫介电层的介电常数。在介电质衬垫层上方形成介电质帽层以保护介电质衬垫层免于断裂及/或崩溃。
本揭露的一实施方式提供了一种具互连结构的半导体装置的制作方法，包含提供一基板，在基板上方形成一介电质堆叠，在介电质堆叠上形成由一第一导电材料制成的一第一互连层及由一第二导电材料制成的一第二互连层，其中第一及第二导电材料彼此不同。接着，在第一互连层上形成一第一金属氧化物层及在第二互连层上形成一第二金属氧化物层，并在第一及第二互连层之间及在第一及第二金属氧化物层上方形成一第一介电层，其中第一介电层包含一空穴，最后，在第一介电层上方形成一第二介电层。
于一或多个实施例中，方法更包含在基板上方形成至少一个具有一或多个接触金属层的晶体管，在接触金属层上方形成另一互连层，以及在该另一互连层上方形成介电质堆叠。
于一或多个实施例中，第一及第二互连层包含接线。
于一或多个实施例中，其中形成第一及第二互连层包含在介电质堆叠上方形成一第一图案结构及一第二图案结构，其中第一及第二图案结构中的每一者包含一第一间隔物、一第二间隔物及在第一与第二间隔物之间的一中心部分。接着在第一与第二图案结构之间沉积第一导电材料。
于一或多个实施例中，方法更包含移除在第一与第二间隔物之间的第二图案结构的中心部分，以及在第二图案结构的第一与第二间隔物之间沉积第二导电材料。
于一或多个实施例中，第一及第二导电材料包含铜、钴、铝或石墨烯。
于一或多个实施例中，金属氧化物材料层包含铝基氧化物或钴基氧化物。
本揭露的一实施方式提供一种具互连结构的半导体装置的制作方法，包含提供一基板，在基板上方形成一介电质堆叠，形成一第一互连层及一第二互连层，其中第一及第二互连层中的至少一者经安置在介电质堆叠中。接着在第一与第二互连层之间形成一开口，在开口中安置一第一介电层，其中第一介电层包含一空穴，以及在第一介电层上方形成一第二介电层。
于一或多个实施例中，方法更包含在基板上方形成至少一个具有一或多个接触金属层的晶体管，在接触金属层上方形成另一互连层，以及在该另一互连层上方形成介电质堆叠。
于一或多个实施例中，形成第一及第二导电结构包含形成通孔。
于一或多个实施例中，形成第一及第二互连层包含在介电质堆叠上方形成一第一图案结构及一第二图案结构，其中第一及第二图案结构中的每一者包含一第一间隔物、一第二间隔物及在第一与第二间隔物之间的一中心部分，在介电质堆叠中形成一第一开口，其中第一开口与第一与第二图案结构之间的一间隔自对准。接着在第一开口中沉积一第一导电材料以形成第一导电结构，以及在第一导电结构上形成一第一金属氧化物层。
于一或多个实施例中，方法更包含移除在第一与第二间隔物之间的第二图案结构的中心部分，在介电质堆叠中形成一第二开口，其中第二开口与第二图案结构的第一及第二间隔物自对准，在第二开口中沉积一第二导电材料以形成第二导电结构，其中第二导电材料不同于第一导电材料，以及在第二导电结构上形成一第二金属氧化物层，其中第二金属氧化物层不同于第一导电结构上的第一金属氧化物层。
于一或多个实施例中，第一及第二导电材料包含铜、钴、铝或石墨烯。
于一或多个实施例中，第一及第二金属氧化物层包含铝基氧化物或钴基氧化物。
本揭露的又一实施方式提供了一种具互连结构的半导体装置，包含一基板、设置在基板上方的一介电质堆叠、设置在介电质堆叠上方的一第一介电层、设置在第一介电层上方的一第二介电层、嵌入在第一介电层中的一第一导电结构，以及嵌入在第一介电层中的一第二导电结构。第一导电结构形成具有一第一导电材料的一第一互连层及穿透该介电质堆叠的一第一部分。第二导电结构形成具有一第二导电材料的一第二互连层及穿透介电质堆叠的一第二部分。第一介电层包含在第一与第二导电结构之间形成的一空穴。
于一或多个实施例中，半导体装置更包含设置在基板上方的至少一个具有一或多个接触金属层的晶体管，以及设置在接触金属层上方的另一互连层，其中介电质堆叠是在该另一互连层上方。
于一或多个实施例中，第一互连层的第一部分与该二互连层的第二部分中的至少一者包含一通孔。
于一或多个实施例中，第一导电材料不同于第二导电材料。
于一或多个实施例中，第一及第二互连层的第一及第二导电材料包含铜、钴、铝或石墨烯。
于一或多个实施例中，第一互连层的第一导电结构包含在第一导电材料上方的一第一金属氧化物层，且第二互连层的第二导电结构包含在第二导电材料上方的第二金属氧化物层。
应理解，实施方式部分而非本揭露的摘要部分是意欲用于解释申请专利范围。本揭露的摘要部分可阐明由发明者所预期的本揭露的一或多个而非所有可能的实施例，且因此不意欲以任何方式限制附加的申请专利范围。
前述揭露内容概述若干实施例的特征以使得熟悉此项技术者可较佳理解本揭露的态样。熟悉此项技术者将理解，其可容易地使用本揭露作为设计或修改用于执行本文所介绍的实施例的相同目的及/或达成同样优点的其他制程及结构的基础。熟悉此项技术者将亦意识到此等等效构造不偏离本揭露的精神及范畴，且熟悉此项技术者可在不偏离本揭露的精神及范畴的情况下于本文中进行各种变化、替换及变更。

Claims (1)

1.一种具互连结构的半导体装置的制作方法，其特征在于，包含：
提供一基板；
在该基板上方形成一介电质堆叠；
在该介电质堆叠上形成由一第一导电材料制成的一第一互连层及由一第二导电材料制成的一第二互连层，其中该第一导电材料及该第二导电材料彼此不同；
在该第一互连层上形成一第一金属氧化物层及在该第二互连层上形成一第二金属氧化物层；
在该第一互连层及该第二互连层之间及在该第一金属氧化物层及该第二金属氧化物层上方形成一第一介电层，其中该第一介电层包含一空穴；以及
在该第一介电层上方形成一第二介电层。
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