CN1917168A - 内连线的制造方法 - Google Patents

Abstract

一种内连线的制造方法，此方法先于一衬底上形成一第一介电层，且第一介电层中已形成一开口。然后，形成一金属层以填满上述开口，于第一介电层与金属层上形成一材料层。接着，对材料层进行一表面处理工艺，以于金属层表面形成一顶盖层。随后，移除材料层与部分第一介电层。然后，于衬底上方形成一第二介电层，且第二介电层表面高于顶盖层表面。之后，进行一平坦化工艺，至少移除部分第二介电层与部分顶盖层至暴露出开口顶部。

Description

内连线的制造方法

技术领域

本发明涉及一种半导体工艺，尤其涉及一种内连线的制造方法。

背景技术

随着集成电路产业的快速发展，相对于元件的微型化及集成度的增加，晶片的表面已无法供应足够的面积来制作所需的金属内连线。因此，为了配合元件缩小之后增加金属内连线的需求，而发展出两层以上的金属层设计。

现有的内连线工艺是先在已具有元件的衬底上形成一层介电层，此介电层例如是氧化硅层。之后，进行一非等向性蚀刻工艺，于介电层中形成一开口，此开口例如是可在开口底部暴露出部分元件或在开口底部暴露出部分介电层。接着，于衬底上方形成一层铜金属层以填满开口，然后再进行一回蚀刻工艺，例如是化学机械抛光工艺，以移除部分铜金属层至暴露出介电层表面。

但是，上述的内连线材料仍有一些问题存在。举例来说，上述的蚀刻工艺除了可使铜金属层平坦化之外，同时也会移除部分的介电层，而造成介电层表面的损伤。另外，由于上述的介电层表面损伤的问题，使得后续形成的介电阻障层特别容易在膜层中形成微小裂缝(seam)，而此裂缝将会影响工艺的可靠度。

为了克服上述的缺点，现有另一种内连线的制造方法是在上述的内连线结构形成后，进行介电层的回蚀刻工艺，以除去表面受损的介电层。接着，进行低介电常数(low-k)介电层的回填工艺，然后再对低介电常数介电层进行一回蚀刻工艺。这种制造方法可避免因介电层表面损伤而影响后续工艺。但是，对介电层进行回蚀刻工艺时，则会对铜金属层的表面造成损伤。

另外，美国专利第6,413,854B1号(U.S.Pat.No.6,413,854B1)内容已揭露一种多层结构的制造方法，其是利用无电电镀的方式于内连线结构中的金属层上形成材料层，以保护金属层表面于后续的介电层蚀刻步骤中造成损伤。美国专利第6,551,924B1号(U.S.Pat.No.6,551,924B1)内容已揭露一种于金属化工艺后蚀刻介电层的方法，其是利用等离子体蚀刻的方式于金属层上形成一层保护层，并同时蚀刻部分的介电层。2004年S.Nitta等人在IEEEIEDM中发表名为“Successful Dual Damascene Integration of Extreme Low kMaterials(k＜2.0)Using a Novel Gap Fill Based Integration Scheme”的论文中，提到一种关于介电层的回蚀刻/沟填(etch back/gapfill，EBGF)技术的内连线工艺，其是于对再填入(re-fill)的介电层进行化学机械抛光工艺时，同时在金属层上形成顶盖层以保护金属层表面不会损伤。

发明内容

本发明的目的是提供一种内连线的制造方法，能够避免因金属层表面损伤的问题而影响工艺的可靠度，且可形成膜层品质佳的介电层，以更好地提高工艺的可靠度。

本发明提出一种内连线的制造方法，此方法先于一衬底上形成一第一介电层，且第一介电层中已形成一开口。然后，形成一金属层以填满上述开口，于第一介电层与金属层上形成一材料层。接着，对材料层进行一表面处理工艺，以于金属层表面形成一顶盖层。随后，移除材料层与部分第一介电层。然后，于衬底上方形成一第二介电层，且第二介电层表面高于顶盖层表面。之后，进行一平坦化工艺，至少移除部分第二介电层与部分顶盖层至暴露出开口顶部。

依照本发明的实施例所述，上述的材料层例如是金属材料层或半导体材料层。其中，金属材料层的材质例如是铝(Al)、钛(Ti)、钨(W)、钴(Co)、镍(Ni)、钌(Ru)、锆(Zr)、锡(Sn)、锌(Zn)或是其组合。半导体材料层的材质例如是硅(Si)、锗(Ge)或是其组合。

依照本发明的实施例所述，上述的表面处理工艺例如是一热退火工艺，此热退火工艺的温度介于100℃～500℃之间。另外，表面处理工艺例如是使用一等离子体气体，等离子体气体是选自含有氧气(O₂)、一氧化二氮(N₂O)、二氧化碳(CO₂)、氨(NH₃)或是其组合的气体。

依照本发明的实施例所述，上述的第二介电层例如是一低介电常数(low-k)介电层，其中低介电常数(low-k)介电层的材质包括氟硅玻璃(FSG)或碳氧化硅(SiOC)。另外，第二介电层的形成方法例如是等离子体增强化学气相沉积法(plasma enhanced chemical vapor deposition，PECVD)或旋涂法(spinon)。

依照本发明的实施例所述，上述的移除材料层的方法例如是进行一蚀刻工艺。

依照本发明的实施例所述，上述的移除部分第一介电层的方法例如是进行一蚀刻工艺。

依照本发明的实施例所述，上述的平坦化工艺包括化学机械抛光(chemical mechanical polish，CMP)工艺或回蚀刻工艺。

依照本发明的实施例所述，其中于暴露出开口顶部后，还包括继续进行平坦化工艺至暴露出金属层表面。

依照本发明的实施例所述，上述的金属层的材质例如是铜金属。

依照本发明的实施例所述，还包括在开口表面形成一阻障层。其中，阻障层的材质例如是钽(Ta)或氮化钽(TaN)。

本发明是于金属层上形成一层顶盖层，使得对再填入的介电层进行平坦化工艺时不会对金属层表面造成损伤，以提高工艺的可靠度。另外，本发明是利用一般半导体工艺所熟知的技术，例如热退火工艺，即可于金属层上形成顶盖层。而且，本发明不需进行光刻工艺，就能够以自对准的方式形成顶盖层，以达到保护金属层表面的目的。

为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举实施例，并配合附图，作详细说明如下。

附图说明

图1A至图1F为依照本发明的实施例所绘示的内连线的制造流程剖面示意图。

主要元件符号说明

100：衬底

102、102a、112、112a：介电层

104a、104b、104c：开口

105：阻障层

106：金属层

108：材料层

109：表面处理工艺

110、110a：顶盖层

具体实施方式

图1A至图1F为依照本发明的实施例所绘示的内连线的制造流程剖面示意图。

首先，请参照图1A，提供一衬底100，此衬底100中已形成元件(未绘示)。接着，于衬底100上形成介电层102，此介电层102的材质例如是氧化硅，而其形成方法例如是化学气相沉积法。另外，上述的介电层102可为一层或者由多层介电材料层所构成，其可视工艺中电路设计需要加以调整。

然后，于介电层102中形成开口，其是于后续工艺可填入导体材料以作为内连线之用。本实施例中仅以标号104a、104b、104c的开口做说明，然其并非用以限定本发明。其中，开口104a、104b、104c的形成方法例如是进行一光刻与蚀刻工艺。另外，上述的开口104a、104b、104c可例如是在开口底部暴露出部分元件或在开口底部暴露出部分介电层102，其可例如是镶嵌开口、接触窗开口、介层窗开口或沟渠。

接着，请参照图1B，形成金属层106以填满开口104a、104b、104c。其中，上述的金属层106的材质例如是铜金属，其形成方法例如是于衬底100上方沉积一层金属材料层，然后进行化学机械抛光法，移除部分金属材料层至暴露出介电层102表面。在一实施例中，还可在开口104a、104b、104c表面形成一层阻障层105，以避免后续形成的金属层106与介电层102直接接触，而交互作用。上述的阻障层105的材质例如为钽(Ta)或氮化钽(TaN)较佳。上述对金属材料层进行化学机械抛光步骤时，除了可使金属材料层平坦化之外，同时会对介电层102表面造成损伤，而影响工艺可靠度。

然后，请参照图1C，于衬底100上方形成一材料层108，覆盖介电层102、金属层106与阻障层105。其中，材料层108包括一金属材料层或一半导体材料层，金属材料层的材质包括铝(Al)、钛(Ti)、钨(W)、钴(Co)、镍(Ni)、钌(Ru)、锆(Zr)、锡(Sn)、锌(Zn)或是其组合，而半导体材料层的材质包括硅(Si)、锗(Ge)或是其组合。

然后，对材料层108进行一表面处理工艺109，以于金属层106表面形成一顶盖层110。上述表面处理工艺109例如是一热退火工艺，热退火工艺的温度介于100℃～500℃之间。表面处理工艺109例如是使用一等离子体气体，而等离子体气体是选自含有氧气(O₂)、一氧化二氮(N₂O)、二氧化碳(CO₂)、氨(NH₃)或是其组合的气体。换句话说，顶盖层110的形成方法例如是对材料层108进行一表面处理工艺109，使材料层108与金属层106产生反应，而以自对准的方式于金属层106表面形成一层金属合金材料层，以当作是顶盖层110。

值得特别一提的是，本发明于金属层106上形成顶盖层110的方法，不需使用无电电镀法或等离子体蚀刻法。而且，本发明是利用一般半导体工艺所熟知的技术，例如热退火工艺，即可形成顶盖层110，以达到保护金属层106的目的。

之后，请参照图1D，移除材料层108与部分介电层102。其中，移除材料层108的方法例如是进行一蚀刻工艺，而此蚀刻工艺可例如是进行一等向性蚀刻工艺、一非等向性蚀刻工艺，或交替进行等向性蚀刻工艺与非等向性蚀刻工艺。移除部分介电层102的方法例如是进行一蚀刻工艺，而此蚀刻工艺可例如是进行一等向性蚀刻工艺、一非等向性蚀刻工艺，或交替进行等向性蚀刻工艺与非等向性蚀刻工艺。上述移除部分介电层102的步骤可至少将介电层102表面损伤的部分移除。在一实施例中，移除部分介电层102的步骤还可例如是移除阻障层105与金属层106未覆盖住的介电层102。

接着，请参照图1E，于衬底102上方形成介电层112，且介电层112表面高于顶盖层110表面。其中，介电层112的形成方法例如是等离子体增强化学气相沉积法(plasma enhanced chemical vapor deposition，PECVD)或旋涂法(spin on)，介电层112例如是一低介电常数(low-k)介电层，其介电常数是介于1～3之间，低介电常数(low-k)介电层的材质例如是氟硅玻璃(FSG)或碳氧化硅(SiOC)。

随后，请参照图1F，进行一平坦化工艺，至少移除部分介电层112与部分顶盖层110至暴露出开口104a、104b、104c顶部。上述的平坦化工艺例如是化学机械抛光法或回蚀刻工艺。在一实施例中，对介电层112进行平坦化工艺时，可于暴露出开口104a、104b、104c顶部后，继续进行平坦化工艺至暴露出金属层106表面。由于金属层106上有形成一层顶盖层110，因此对介电层112进行平坦化工艺时，可保护金属层106，使其避免造成金属层106表面损伤的问题，而影响后续工艺。

综上所述，本发明至少具有下列优点：

1.本发明的方法除可形成膜层品质佳的介电层外，也可避免对再填入的介电层进行平坦化工艺时，对金属层表面造成损伤，而影响工艺的可靠度。

2.本发明是利用一般半导体工艺所熟知的技术，即可于金属层上形成顶盖层以保护金属层表面不受到损伤，以提高工艺的可靠度。

3.本发明不需使用现有所揭露的无电电镀法或等离子体蚀刻法，即可达到保护金属层表面的目的。

4.本发明的方法不需进行光刻工艺，即可以自对准的方式于金属层上形成顶盖层以保护金属层表面，因此可节省工艺成本以及提高工艺可靠度。

虽然本发明已以优选实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围的前提下，可作些许的更动与润饰，因此本发明的保护范围当视所附权利要求所界定者为准。

Claims (18)

1.一种内连线的制造方法，包括以下步骤：

于一衬底上形成一第一介电层，且该第一介电层中已形成一开口；

形成一金属层以填满该开口；

于该第一介电层与该金属层上形成一材料层；

对该材料层进行一表面处理工艺，以于该金属层表面形成一顶盖层；

移除该材料层与部分该第一介电层；

于该衬底上方形成一第二介电层，且该第二介电层表面高于该顶盖层表面；以及

进行一平坦化工艺，至少移除部分该第二介电层与部分该顶盖层至暴露出该开口顶部。

2.如权利要求1所述的内连线的制造方法，其中该材料层包括一金属材料层或一半导体材料层。

3.如权利要求2所述的内连线的制造方法，其中该金属材料层的材质包括铝、钛、钨、钴、镍、钌、锆、锡、锌或是其组合。

4.如权利要求2所述的内连线的制造方法，其中该半导体材料层的材质包括硅、锗或是其组合。

5.如权利要求1所述的内连线的制造方法，其中该表面处理工艺包括一热退火工艺。

6.如权利要求5所述的内连线的制造方法，其中该热退火工艺的温度介于100℃～500℃之间。

7.如权利要求1所述的内连线的制造方法，其中该表面处理工艺包括使用一等离子体气体。

8.如权利要求7所述的内连线的制造方法，其中该等离子体气体是选自含有氧气、一氧化二氮、二氧化碳、氨或是其组合的气体。

9.如权利要求1所述的内连线的制造方法，其中该第二介电层包括一低介电常数介电层。

10.如权利要求9所述的内连线的制造方法，其中低介电常数介电层的材质包括氟硅玻璃或碳氧化硅。

11.如权利要求1所述的内连线的制造方法，其中该第二介电层的形成方法包括等离子体增强化学气相沉积法或旋涂法。

12.如权利要求1所述的内连线的制造方法，其中移除该材料层的方法包括进行一蚀刻工艺。

13.如权利要求1所述的内连线的制造方法，其中移除部分该第一介电层的方法包括进行一蚀刻工艺。

14.如权利要求1所述的内连线的制造方法，其中该平坦化工艺包括化学机械抛光工艺或回蚀刻工艺。

15.如权利要求1所述的内连线的制造方法，其中在暴露出该开口顶部后，还包括继续进行该平坦化工艺至暴露出该金属层表面。

16.如权利要求1所述的内连线的制造方法，其中该金属层的材质包括铜金属。

17.如权利要求1所述的内连线的制造方法，还包括在该开口表面形成一阻障层。

18.如权利要求17所述的内连线的制造方法，其中该阻障层的材质包括钽或氮化钽。

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