TW201830533A - 具互連結構的半導體裝置之製作方法 - Google Patents

具互連結構的半導體裝置之製作方法 Download PDF

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Abstract

光微影上覆誤差為導致低晶圓產量之圖案化缺陷之一來源。本文揭露一種使用具有自對準互連件之圖案化光微影/蝕刻製程之互連件形成製程。此互連形成製程尤其改良光微影上覆(OVL)邊際，因為對準係在較寬圖案上完成。此外，此圖案化光微影/蝕刻製程支持多金屬間隙填充及具有空穴的低介電常數介電質形成。

Description

具互連結構的半導體裝置之製作方法
本揭露是關於一種具互連結構的半導體裝置與其製作方法。
光微影對準不良可導致後段製程(Back End Of the Line；BEOL)金屬化中之圖案化缺陷。後段製程中之此等圖案化缺陷可包括接線及垂直互連通路(通孔)不連續性，其可不利地影響產品可靠性及晶圓產量。
在一些實施例中，半導體製作方法包括基板、在基板上方形成之介電質堆疊。在介電質堆疊上形成由第一導電材料製成之第一互連層及由第二導電材料製成之第二互連層。第一與第二導電材料彼此不同。第一金屬氧化物層在第一互連層上形成且第二金屬氧化物層在第二互連層上形成。包括空穴之第一介電層在第一與第二互連層之間且在第一及第二金屬氧化物層上方形成。第二介電層在第一介電層上方形成。
100‧‧‧結構
105‧‧‧圖案結構
110‧‧‧中心部分
120‧‧‧第一間隔物
122‧‧‧第二間隔物
125‧‧‧距離
130‧‧‧層間介電層
140‧‧‧蝕刻終止層
150‧‧‧底層金屬線
160‧‧‧層間介電層
170‧‧‧蝕刻終止層
200‧‧‧光阻劑
210‧‧‧開口
220‧‧‧寬度
230‧‧‧寬度
250‧‧‧接線開口
300‧‧‧導電材料
400‧‧‧蝕刻終止覆蓋層
500‧‧‧光阻劑
510‧‧‧開口
600‧‧‧光阻劑
610‧‧‧開口
620‧‧‧寬度
630‧‧‧寬度
640‧‧‧距離
700‧‧‧導電材料
800‧‧‧蝕刻終止覆蓋層
810‧‧‧區塊
1000‧‧‧介電質襯墊層
1010‧‧‧空穴
1100‧‧‧介電質帽
1200‧‧‧方法
1210‧‧‧步驟
1215‧‧‧步驟
1220‧‧‧步驟
1225‧‧‧步驟
1230‧‧‧步驟
1235‧‧‧步驟
1240‧‧‧步驟
1245‧‧‧步驟
1250‧‧‧步驟
當結合隨附圖式閱讀時，自以下詳細描述將最佳地理解本揭露之態樣。應注意，根據工業中的標準實務，各特徵並非按比例繪製。事實上，出於論述清晰之目的，可任意增加或減小各特徵之尺寸。
第1圖至第11圖為本揭露之具互連結構的半導體裝置的製作方法根據一些實施例在不同製作階段的示例性橫截面圖。
第12圖為根據本揭露之具互連結構的半導體裝置的製作方法根據一些實施例之流程圖。
以下揭露內容提供許多不同實施例或實例，以便實施所提供標的物之不同特徵。下文描述組件及排列之特定實例以簡化本揭露。當然，此等實例僅為實例且並不意欲為限制性。舉例而言，以下描述中在第二特徵上方形成第一特徵可包括以直接接觸形成第一及第二特徵的實施例，且亦可包括可在第一與第二特徵之間形成額外特徵以使得第一與第二特徵不直接接觸的實施例。另外，本揭露可在各實例中重複元件符號及/或字母。此重複本身並不指示所論述之各實施例及/或配置之間的關係。
進一步地，為了便於描述，本文可使用空間相對性術語(諸如「在……之下」、「在……下方」、「下部」、「在……上方」、「上部」及類似者)來描述如圖式中所說明 之一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除了圖式中所描繪之定向外，空間相對性術語意欲包含使用或步驟中之裝置之不同定向。設備可經其他方式定向(旋轉90度或處於其他定向)且因此可同樣地解讀本文所使用之空間相對性描述詞。
如本文所用，術語「標稱」係指在產品或製程之設計階段期間設定的用於組件或製程步驟之特徵或參數之所要值或目標值，以及一系列高於及/或低於所要值的值。值的範圍通常係歸因於製程或容差之輕微變化。
如本文所用，術語「垂直」係指標稱地垂直於基板之表面。
晶片製程可分為三個「模組」，其中各模組可包括所有以下步驟或其中一些步驟：圖案化(例如，光微影及蝕刻)；植入；金屬及介電質材料沉積；濕式或乾式清潔；及平坦化(例如，回蝕製程或化學機械平坦化)。三個模組可分類為前段製程(front end of the line；FEOL)、中間製程(middle of the line；MOL)/中段製程(middle end of the line；MEOL)及後段製程(back end of the line；BEOL)。
在前段製程中，形成場效電晶體(field effect transistor；FET)。舉例而言，前段製程包括形成源極/汲極區域、閘極堆疊及閘極堆疊側面上的間隔物。源極/汲極區域可為在閘極堆疊形成之後由植入製程形成之摻雜基板區域。閘極堆疊包括金屬閘電極，其可包括兩個或更多個金屬層。閘極介電質可包括高介電常數(高k)材料(例如，大於3.9，其為氧 化矽之介電常數)。閘電極中之金屬設定閘極之功函數，其中p型場效電晶體及n型場效電晶體之功函數可為不同。當場效電晶體在操作時，閘極介電質提供金屬閘電極與通道之間的電絕緣，此通道形成於源極與汲極區域之間。
在中間製程中，形成低層(level)互連件(觸點)且可包括在彼此頂部之兩層觸點。中間製程互連件可具有較小臨界尺寸((critical dimension；CD)；例如，線寬)，且與其後段製程對應物相比彼此間隔較近。中間製程接觸層之目的為將場效電晶體區域，亦即源極/汲極及金屬閘電極與後段製程中之較高層互連件電連接。中間製程中之第一觸點層(稱為「溝槽矽化物(trench silicide；TS)」)在閘極堆疊之任一側面上之源極及汲極區域上方形成。在溝槽矽化物配置中，矽化物係在溝槽中且在溝槽形成之後形成。矽化物降低源極及汲極區域與金屬觸點之間的電阻。閘極堆疊與第一觸點層視為處於同一「層」。第二觸點層在閘電極及溝槽矽化物上方形成。中間製程觸點經嵌入在保證其電絕緣性質之介電質材料或材料之介電質堆疊中。
在後段製程中，層間介電質(interlayer dielectric；ILD)經沉積在中間製程觸點上方。後段製程中之高層互連件之形成涉及圖案化硬遮罩(hard mask；HM)層及隨後經由硬遮罩層蝕刻以在層間介電質中形成孔及溝槽。層間介電質可為低介電常數材料。低介電常數材料可具有低於3.9之介電常數，其為二氧化矽(SiO2)之介電常數。後段製程中之低介電常數材料可降低不需要的寄生電容且最小化電阻-電容 (resistance-capacitance；RC)延遲。後段製程互連件包括兩種類型的導電線：垂直互連件通路線(通孔)及橫向線(接線)。通孔在垂直方向上貫穿層間介電層且建立與層間介電層上方或下方之層的電連接。接線在層間介電層內橫向佈置以連接同一層間介電層內之多個組件。後段製程包括多個通孔層(例如，高達9個或更多個)及具有愈來愈大的臨界尺寸(例如，線寬)及線間距之接線。要求各層均與前一層對準以確保適當的通孔及接線連續性。
可經由在光遮罩上之圖案(標線)與晶圓表面上之現有特徵之間進行對準來建立接線連續性。此品質量測稱為「上覆(overlay；OVL)精確度」。對準為至關重要的，因為標線圖案必須自一層至另一層精確地傳遞至晶圓。由於在圖案化期間使用多個光微影步驟，因此任何上覆對準不良均為相加的且導致形成在晶圓表面上的不同特徵之間的總置放容差。各光層(photo-layer)之置放容差稱為「上覆預算」。取決於將產生的上覆對準不良及將在晶圓表面上傳遞的特徵之大小/密度，各光層可具有不同的上覆預算。由於上覆對準不良會繼續疊加，其對於各光層之上覆預算有負面的影像。
晶圓及標線位置資料係關於針對曝露工具所定義之坐標系統量測且隨後以總體或逐場方式使用以執行對準。總體對準，亦稱為「粗對準」，可使用若干標示以快速關於標線使晶圓對準。逐場對準，亦稱為「精細對準」，可用於將標線與各曝露位點對準。於化學機械平坦化(chemical mechanical planarization；CMP)步驟期間，精細對準可補償在局部構形中觀測到的非均勻性、沉積非均勻性或凹陷。
在後段製程中使用硬遮罩以形成互連件可具有若干局限性。舉例而言，使用硬遮罩可限制光微影對準窗，因為存在於硬遮罩中之窄圖案化特徵減小對準不良誤差之容差。對準窗之減小增加上覆誤差之風險，其繼而轉化為較高概率的晶圓上之圖案化缺陷。常見圖案化缺陷包括通孔之間的金屬橋接及變形之通孔或接線。自對準互連件可減輕光微影對準要求之壓力且增大對準或上覆窗。此有助於晶片之線間距較小的高密度區域。
根據本揭露之各種實施例提供後段製程互連件製作方法，其使用圖案化光微影/蝕刻製程，其具有導致用於上覆的較寬圖案的自對準互連件。此有效地增加上覆邊際且減小圖案化缺陷數量。此外，由於不再需要硬遮罩層，製程得以簡化。按照本揭露，互連件製作方法支持使用多金屬間隙填充製程。多金屬間隙填充製程中之金屬可為導電材料，例如石墨烯。在一些實施例中，多金屬間隙填充互連件係在層間介電層之前形成。在一些實施例中，層間介電層經沉積以使得其具有自然產生的空穴以減小層間介電層之介電常數。
第1圖至第11圖為本揭露之具互連結構的半導體裝置的製作方式根據一些實施例在不同製作階段的示例性橫截面圖。
第1圖為根據一些實施例之結構100之橫截面圖。在一些實施例中，結構100為基板(第1圖中未圖示)之 一部分，其包括至少一個後段製程互連網路層，其中形成通孔及接線。在一些實施例中，基板可為裸半導體晶圓或部分製造的半導體晶圓，其包括先前形成的層，如包含有形成至少一個具有一或多個接觸金屬層之電晶體。結構100包括圖案結構105，其中各圖案結構105包括第一間隔物120、第二間隔物122，及中心部分110。第一及第二間隔物120及122安置在中心部分110之相對側面上。在一些實施例中，各中心部分110可由非晶矽、氮化矽或非晶碳製成。舉例而言且並非限制，中心部分110之厚度可在10nm至約100nm範圍內。在一些實施例中，間隔物120及122可由氧化鈦、氮化鈦、氧化矽或氮化矽製成。取決於設計，間隔物厚度可在5nm至50nm範圍內。在一些實施例中，中心部分110及間隔物120、122充當蝕刻遮罩，其中兩個圖案結構105之間的寬度為距離125。
中心部分110及間隔物120、122安置在層間介電層130上方。舉例而言且並非限制，層間介電層130具有在10nm與100nm之間的厚度。在一些實施例中，層間介電層130可為介電質之堆疊，諸如例如低介電常數介電質與另一介電質：(i)低介電常數介電質(例如，摻雜碳的氧化矽)與具有氮摻雜之碳化矽；(ii)低介電常數介電質與具有氧摻雜之碳化矽；(iii)具有氮化矽之低介電常數介電質；或(iv)具有氧化矽之低介電常數介電質。
層間介電層130安置在蝕刻終止層140上方。在一些實施例中，蝕刻終止層140具有在1nm與100nm之間的厚度。舉例而言且並非限制，蝕刻終止層140係由碳化矽、氮化 矽或氧化矽製成。結構100亦包括底層金屬線150，另一層間介電層160，以及另一蝕刻終止層170。在一些實施例中，底層金屬線150可為前一金屬化層之一部分。進一步地，底層金屬線150在層間介電層160及蝕刻終止層170上方，層間介電層160位於底層金屬線150與蝕刻終止層170之間。
光微影步驟及一系列蝕刻步驟形成層間介電層130及蝕刻終止層140中之開口。舉例而言，在第2圖中，光阻劑200之塗層在結構100上方經光曝露且經圖案化以建立具有寬度220之通孔開口210。光阻劑200可用於曝露結構100之將形成通孔的區域並保護結構100之不應形成通孔的其他區域。如第2圖中所示，通孔及接線開口寬度可由距離125決定。因此，開口210之寬度220可比寬度125寬。在一些實施例中，開口210可與寬度230一樣寬。此情況假定光微影製程中之上覆誤差為零(不存在對準誤差)，因此寬度220不存在歸因於光微影製程之變化。在一些實施例中，對準不良誤差為非零的，因此開口210之寬度220可比距離125寬，但考量到光微影製程中之變化，寬度220不可比寬度230寬。因此，上覆誤差導致對寬度220可接近寬度230之程度的限制，寬度230為無任何對準不良誤差之開口210的最大寬度。在一些實施例中，上覆窗視為至少比距離125寬。
蝕刻製程經由通孔開口210移除層間介電層130及蝕刻終止層140之曝露區域，以形成在底層金屬線150終止的開口。在一些實施例中，蝕刻製程具有對於層間介電層130及蝕刻終止層140之高選擇性。在一些實施例中，蝕刻製程在 預定量的時間之後自動終止。在預定量的時間之後終止的蝕刻製程稱為「定時蝕刻」。「終點指向(end-pointed)」蝕刻製程為當偵測到正好在經蝕刻層下面的層時(例如當偵測到底層金屬線150時)自動終止的製程。終點偵測為可能的，因為蝕刻終止層140及底層金屬線150係由不同的材料製成。因此，就給定蝕刻化學物質而言其可具有不同的蝕刻速率。底層金屬線150之偵測可例如經由改變蝕刻速率來進行，其可藉由原位度量設備(例如光學發射顯微鏡)來偵測。由於光學發射顯微鏡可經整合至蝕刻腔室中，因此可即時監視蝕刻製程。在一些實施例中，蝕刻製程之製程第一部分可為定時的且製程第二部分為終點指向的。由於蝕刻製程需要蝕刻不同的材料(例如，層間介電層130及蝕刻終止層140)，因此可能需要不同的蝕刻化學物質。示例性蝕刻化學物質可包括氫溴酸(HBr)、氦(He)、氧(O2)及氯(Cl2)之組合。除蝕刻化學物質之外，可調節其他蝕刻製程參數，例如例如流動速率、溫度及壓力。此等參數可用於控制蝕刻速率、蝕刻概況、均勻性等。在形成通孔開口210之後，移除(即，剝離)光阻劑200且使接線開口250曝露。在一些實施例中，通孔開口210之高度大於接線開口250之高度。在一些實施例中，當由導電材料填充時，通孔開口210及接線開口250在互連層中形成導電結構。
第3圖圖示在通孔開口210及接線開口250經導電材料300填充之後的第2圖之結構。在一些實施例中，導電材料300為銅(Cu)、鈷(Co)、鋁(Al)、石墨烯或任何其他適當的導電材料。導電材料300係藉由化學機械研磨(chemical mechanical polishing；CMP)研磨以自中心部分110及間隔物120、122之頂部移除多餘的材料。
參考第4圖，當導電材料300經研磨後，用蝕刻終止覆蓋層400覆蓋導電材料300之頂表面。在一些實施例中，可選擇性地在導電材料300上生長蝕刻終止覆蓋層400。舉例而言且並非限制，蝕刻終止覆蓋層400可為金屬氧化物層，例如鋁基、鈷基、鎢(W)基、鎳(Ni)基或鋯(Zr)基氧化物。熟習此項技術者將理解此等僅為示例且可使用其他適當的氧化物。舉例而言且並非限制，可用化學氣相沉積(chemical vapor deposition；CVD)、物理氣相沉積(physical vapor deposition；PVD)或旋塗式製程後接金屬氧化物圖案化製程來沉積蝕刻終止覆蓋層400。蝕刻終止覆蓋層400之作用為保護導電材料300免受後續蝕刻製程損害。
在一些實施例中，可藉由移除中心部分110以形成複數個開口來形成額外的通孔及接線。與中心部分110(待移除)相關聯之各別的間隔物120及122未經移除。移除中心部分110可能不為總體的，例如遍及整個結構100。舉例而言，圖案化光阻劑可用於保護結構100之不需要移除中心部分110之區域。在一些實施例中，乾式蝕刻化學物質可用於移除中心部分110。舉例而言且並非限制，乾式蝕刻化學物質可為HBr、He、O2及Cl2之組合。在中心部分移除製程之後，抗蝕劑剝離步驟移除光阻劑。第5圖圖示第4圖之結構在光阻劑500經施加及圖案化，且中心部分110之至少一部分經移除以形成相對的 第一間隔物120與第二間隔物122之間的開口510之後的橫截面圖。
為了開始互連件形成，光阻劑600經施加在結構100上，且隨後經圖案化，如第6圖中所示。在光阻劑圖案化製程結束時，通孔開口610在光阻劑600中形成。一些開口，如開口510，係藉由光阻劑600覆蓋以使得其不經受蝕刻製程影響。在此製程期間，上覆窗保持較寬。舉例而言，通孔開口610具有寬度630。在其中上覆或對準不良誤差為零之一些實施例中，通孔開口610可與寬度620一樣寬，其係出於至少兩個原因：(i)因為通孔/接線開口寬度係藉由相對間隔物120與122之間的距離640定義；及(ii)因為蝕刻終止覆蓋層400保護導電材料300免受蝕刻化學物質損害，因此若寬度630較寬且包括導電材料300曝露的區域，則導電材料受保護而免受蝕刻損害。在一些實施例中，對準不良誤差為非零的，因此通孔開口610之寬度630可比距離640更寬，但歸因於光微影製程中之變化，其不可比寬度620寬。因此，上覆誤差限制寬度630可接近寬度620之程度，寬度620為無任何對準不良誤差之最大寬度。通孔開口610亦為如此。
參考第6圖，經由通孔開口610蝕刻層間介電層130及蝕刻終止層140之曝露區域，而結構100之經覆蓋區域受保護而免受蝕刻製程損害。選擇性製程移除層間介電層130及蝕刻終止層140之曝露區域以在層間介電層130及蝕刻終止層140中形成通孔開口。在一些實施例中，蝕刻製程可為定時的、終點指向的或兩者之組合。舉例而言，蝕刻製程之製程第一部 分可為定時的且製程第二部分為終點指向的。舉例而言且並非限制，用於移除層間介電層130之蝕刻化學物質可不同於用於蝕刻終止層140之蝕刻化學物質。在一些實施例中，蝕刻製程對於層間介電層130及蝕刻終止層140具有高選擇性。示例性乾式蝕刻化學物質為HBr、He、O2與Cl2之組合。當蝕刻製程完成後，剝離圖案化光阻劑600且使所有開口(諸如開口510)曝露。在一些實施例中，開口510為接線開口，且通孔開口610之高度大於接線開口510之高度。在一些實施例中，當由導電材料填充時，通孔開口610及接線開口510在互連層中形成導電結構。
在第7圖中，導電材料700填充在前一步驟形成的通孔開口610及接線開口510中。在一些實施例中，導電材料700不同於導電材料300。在一些實施例中，導電材料700可為鋁、鈷、銅、石墨烯或具有適當電阻率的任何適當導電材料。
在第8圖中，用CMP製程將多餘的導電材料700研磨降低到蝕刻終止覆蓋層400之層。在一些實施例中，用金屬蝕刻製程蝕刻多餘的導電材料700。在一些實施例中，可用CMP與乾式蝕刻之組合移除多餘的導電材料700。在CMP與乾式蝕刻之組合的情況下，可使導電材料700低於蝕刻終止覆蓋層400。當導電材料700經研磨後，用蝕刻終止覆蓋層800覆蓋其頂表面。在一些實施例中，由不同導電材料300及700形成的接線或通孔為交替的設置，且其可分別覆蓋有不同的選擇性生長蝕刻的蝕刻終止覆蓋層。在一些實施例中，類似於蝕刻終止覆蓋層400的製作方式，蝕刻終止覆蓋層800在導電材料700 上選擇性生長。舉例而言且並非限制，蝕刻終止覆蓋層800可為金屬氧化物，諸如鋁基、鈷基、鎢基、鎳基或鋯基氧化物。熟習此項技術者將理解此等僅為實例且可使用其他適當的氧化物。舉例而言且並非限制，可用CVD、PVD或旋塗式製程後接金屬氧化物圖案化製程來沉積蝕刻終止覆蓋層800。
第9圖為第8圖之區塊810之放大視圖。選擇性蝕刻移除剩餘的第一間隔物120及第二間隔物122以及中心部分110以形成將由介電質襯墊層填充的開口。在一些實施例中，間隔物120及122可用乾式蝕刻製程或濕式蝕刻製程移除。舉例而言且並非限制，乾式蝕刻化學物質可為氟基(CxHyFz)或氯基(Cl2、BxCly)化學物質。示例性濕式蝕刻化學物質可為鹽酸、磷酸、硝酸及過氧化氫化學物質。第10圖圖示在移除剩餘的第一間隔物120及第二間隔物122以及中心部分110且形成介電質襯墊層1000之後的第9圖。介電質襯墊層1000覆蓋蝕刻終止覆蓋層800、400且部分地填充在形成的互連件之間的間隔(線間隔)，其允許在互連件之間形成空穴1010。空穴1010可稱為「氣隙」。在一些實施例中，空穴1010包含氣體。在一些實施例中，空穴1010可不含氣體。空穴1010可具有將近1之介電常數，因此增加空穴1010之大小可進一步降低介電質襯墊層1000之介電常數。在一些實施例中，具有空穴1010存在之介電質襯墊層1000之介電常數可在2至6範圍內。在一些實施例中，介電質襯墊層1000係使用化學氣相沉積(CVD)或原子層沉積(atomic layer；ALD)製程沉積。沉積製程條件及導電材料700與300之間的線間隔可調節空穴1010之大小。舉 例而言，製程條件(諸如壓力與氣體比)可影響沉積薄膜之保形性且允許空穴1010形成。在一些實施例中，線間隔可在5nm至20nm之範圍內。在此線間隔範圍下，空穴1010自然地形成且可佔據導電材料700與300之間的總體積之30%至70%。舉例而言且並非限制，介電質襯墊層1000可為SiO2、SiN或SiC且其厚度可在10nm至100nm範圍內。歸因於存在於介電質襯墊層1000中之空穴1010，介電質襯墊層1000可能不具有經受來自後續處理之振動或機械/熱應力之熱機械剛性。在一些實施例中，可形成介電質帽於介電質襯墊層1000上以保護介電質襯墊層1000免於斷裂及/或崩潰。
參考第11圖，介電質帽1100經旋塗或用CVD沉積在介電質襯墊層1000上方。在一些實施例中，介電質帽1100為低介電常數層，其向介電質襯墊層1000提供機械支持。在一些實施例中，介電質襯墊層1000之厚度可在10nm與100nm之間的範圍內。在一些實施例中，介電質襯墊層1000之介電常數可在2至6範圍內。
參考第12圖，圖示了根據本揭露之多金屬填充、具有介電質襯墊層及介電質帽的自對準互連件之示例性圖案化製作方法1200之流程圖。其他製造步驟可在方法1200之各種步驟之間執行，且僅出於簡明性目的將其省略。多金屬填充、具有介電質襯墊層及介電質帽之自對準金屬線之圖案化製程不限於示例性製作方法1200。
示例性製作方法1200自步驟1210開始，其中在基板上方形成複數個圖案結構，例如，如第1圖中所示。舉例而 言且並非限制，基板可為包括先前形成的層之部分製造的晶圓。各圖案均包括中心部分110及對應的相對間隔物120與122對。示例性基板包括層間介電層130、蝕刻終止層140及底層金屬線150。底層金屬線150在層間介電層160及蝕刻終止層170上方，如第1圖中所示。其他層，如至少一個具有一或多個接觸金屬層之電晶體，可存在於蝕刻終止層170下方，但出於簡明性目的未圖示。在一些實施例中，中心部分110係由非晶矽製成。在一些實施例中，第一及第二間隔物120及122分別由氧化鈦或氮化矽製成。在一些實施例中，中心部分110及間隔物120、122充當蝕刻遮罩以使得形成的通孔及接線與第一中心部分110之第二間隔物122及臨近第二中心部分110之第一間隔物120自對準。舉例而言且並非限制，層間介電層130具有在10nm與100nm之間的厚度。在一些實施例中，層間介電層130可為介電質之堆疊，諸如低介電常數介電質與另一介電質：(i)低介電常數介電質(例如，摻雜碳的氧化矽)與具有氮摻雜之碳化矽；(ii)低介電常數介電質與具有氧摻雜之碳化矽；(iii)具有氮化矽之低介電常數介電質；或(iv)具有氧化矽之低介電常數介電質。
示例性製作方法1200以步驟1215繼續，其中開口在基板中形成且與圖案結構自對準。參考第1圖，開口包括層間介電層130及蝕刻終止層140中之通孔開口。通孔開口在垂直方向上電連接兩個層，且接線在實質上與基板表面平行的平面中之同一層中進行電連接。步驟1215涉及若干光微影及蝕刻步驟。參考第2圖，在結構100上方塗覆、光曝露及圖案化 光阻劑200以建立具有寬度220之開口210。後續蝕刻製程經由光阻劑中的開口210移除層間介電層130及蝕刻終止層140之曝露區域以形成在底層金屬線150上終止的通孔開口。蝕刻製程可具有對於層間介電層130及蝕刻終止層140之高選擇性。示例性蝕刻化學物質可包括HBr、He、O2及Cl2之組合。在一些實施例中，蝕刻製程在預定量的時間之後自動終止。在一些實施例中，蝕刻製程之製程第一部分可為定時的且製程第二部分為終點指向的。
在步驟1220中，第一導電材料安置在開口中以形成包括導電結構之互連層。導電材料自開口向上延伸至實質上填充第一結構之第二間隔物與臨近第二結構之第一間隔物之間的區域，即填充第一開口。參考第3圖，導電材料300填充通孔開口210(在先前步驟1215中形成)及接線開口250。在一些實施例中，通孔開口210之高度大於接線開口250之高度。在一些實施例中，當由導電材料填充時，通孔開口210及接線開口250在互連層中形成導電結構。在一些實施例中，導電材料300為銅、鈷、鋁、石墨烯或任何其他適當的導電材料。隨後用CMP製程將導電材料300研磨至與中心部分110及間隔物120與122齊平。
在CMP製程之後，在導電結構上選擇性地生長金屬氧化層。金屬氧化物層為蝕刻終止覆蓋層，例如第4圖中之蝕刻終止覆蓋層400。舉例而言且並非限制，蝕刻終止覆蓋層400可為金屬氧化物，諸如鋁基、鈷基、鎢基、鎳基或鋯基氧化物。熟習此項技術者將理解此等僅為實例且可使用其他適當 的氧化物。舉例而言且並非限制，可用CVD、PVD或旋塗式製程後接金屬氧化物圖案化製程來沉積蝕刻終止覆蓋層400。蝕刻終止覆蓋層400之作用之一為保護導電材料300免受後續蝕刻製程損害。
在步驟1225中，藉由根據例如所製造的積體電路之互連件佈局在預定位置自圖案結構移除中心部分110之一部分或全部以形成額外的通孔開口及接線開口。光微影可用於定義結構100之將移除中心部分110之區域。選擇性蝕刻製程移除中心部分110之一部分而不移除其對應的相對第一及第二間隔物120及122，因此形成開口(例如，第5圖中所示的開口510)。在一些實施例中，乾式蝕刻化學物質可用於移除中心部分110。舉例而言且並非限制，乾式蝕刻化學物質可為HBr、He、O2及Cl2之組合。在移除中心部分110之後，剝離在光微影製程中使用的光阻劑500。
在步驟1230中，形成與圖案結構之相對第一及第二間隔物(120及122)自對準之第二開口。此步驟涉及如結合步驟1215描述之類似的光微影及蝕刻製程。舉例而言，參考第6圖，光阻劑600經施加在結構100上且隨後經圖案化。在光阻劑圖案化製程末尾，通孔開口610在光阻劑600中形成。一些開口，如臨近間隔物120之間的開口510，係藉由光阻劑600覆蓋以使得其不曝露於蝕刻製程。
在此製程期間，上覆窗保持較寬。舉例而言，開口610具有寬度630。在一些實施例中，其中上覆或對準不良誤差為零，開口610可與寬度620一樣寬，其係出於至少兩個 原因：(i)因為通孔/接線開口寬度係藉由相對間隔物120與122之間的距離640定義；及(ii)因為蝕刻終止覆蓋層400保護導電材料300免受蝕刻化學物質損害，因此若寬度630較寬且包括導電材料300曝露的區域，則導電材料受保護而免受蝕刻損害。在一些實施例中，對準不良誤差為非零的，因此開口610之寬度630可比距離640寬，但歸因於光微影製程中之變化，寬度630不可比寬度620寬。因此，上覆誤差限制寬度630可接近寬度620之程度，寬度620為無任何對準不良誤差之最大寬度。開口610亦為如此。
選擇性製程經由光阻劑開口610移除層間介電層130及蝕刻終止層140之曝露區域以形成在底層金屬線150終止的通孔開口。光阻劑隨後經剝離。舉例而言且並非限制，用於移除層間介電層130之化學物質可不同於用於蝕刻終止層140之蝕刻化學物質。在一些實施例中，蝕刻製程對於層間介電層130及蝕刻終止層140具有高選擇性。示例性蝕刻化學物質可包括HBr、He、O2及Cl2之組合。在一些實施例中，蝕刻製程為定時的、終點指向的或兩者之組合。舉例而言，蝕刻製程在製程開始時為定時的且在接近製程結束時為終點指向的。
在步驟1235中，另一導電材料填充第二開口以形成包括導電結構之額外互連層。在第7圖中，導電材料700填充通孔開口610及接線開口510。在一些實施例中，開口510為接線開口，且通孔開口610之高度大於接線開口510之高度。在一些實施例中，當由導電材料填充時，通孔及接線開口610及510在互連層中形成導電結構。在一些實施例中，導電 材料700不同於導電材料300。在一些實施例中，導電材料700為鋁、鈷、銅、石墨烯或具有適當電阻率的任何適當導電材料。在第8圖中，用CMP將導電材料700研磨到蝕刻終止覆蓋層400之層。在一些實施例中，用金屬蝕刻製程蝕刻多餘的導電材料700。在一些實施例中，可用CMP與乾式蝕刻之組合移除多餘的導電材料700。在CMP及乾式蝕刻之情況下，可使導電材料的表面低於蝕刻終止覆蓋層400。當導電材料經研磨或蝕刻後，其頂表面由蝕刻終止覆蓋層800覆蓋。在一些實施例中，具有不同導電材料300及700的接線或通孔為交替的。導電材料300及700為交替的可具有不同的選擇性生長蝕刻終止覆蓋層。在一些實施例中，如同蝕刻終止覆蓋層400的製作方式，蝕刻終止覆蓋層800在導電材料700上選擇性地生長。舉例而言且並非限制，蝕刻終止覆蓋層800可為金屬氧化物，例如鋁基、鈷基、鎢基、鎳基或鋯基氧化物。熟習此項技術者將理解此等僅為實例且可使用其他適當的氧化物。舉例而言且並非限制，可用CVD、PVD或旋塗式製程後接金屬氧化物圖案化製程來沉積蝕刻終止覆蓋層800。
在步驟1240中，第三開口係藉由移除相對的第一及第二間隔物120、122及剩餘的中心部分110形成，此些開口將由介電質襯墊層填充。在一些實施例中，間隔物120、122可用乾式蝕刻製程或濕式蝕刻製程移除。舉例而言且並非限制，乾式蝕刻化學物質可為氟基(CxHyFz)或氯基(Cl2、BxCly)化學物質。示例性濕式蝕刻化學物質可為鹽酸、磷酸、硝酸及過氧化氫化學物質。
在步驟1245中，第三開口係由介電質襯墊層填充，其中空穴正在導電結構之間形成。舉例而言，參考第10圖，介電質襯墊層1000覆蓋蝕刻終止覆蓋層800、400且部分填充形成的互連件(導電材料300及700)之間的間隔，其允許在互連件之間形成空穴1010。空穴1010可稱為「氣隙」。在一些實施例中，空穴1010包含氣體。在一些實施例中，空穴1010可不含氣體。空穴1010可具有將近1之介電常數，因此增加空穴1010之大小可進一步降低介電質襯墊層1000之介電常數。在一些實施例中，具有空穴1010存在之介電質襯墊層1000之介電常數可在2至6範圍內。在一些實施例中，介電質襯墊層1000係使用CVD或ALD製程沉積。沉積製程條件及互連件之間的可用空間之大小可調節空穴1010之大小。製程條件(諸如壓力與氣體比)可影響沉積介電質襯墊層1000之保形性且允許空穴1010形成。在一些實施例中，線間隔可在5nm至20nm範圍內。在此線間隔範圍下，空穴1010自然地形成且可佔據導電材料700與300之間的總體積之30%至70%之間的任何比率。介電質襯墊層1000可為SiO2、SiN或SiC且其厚度可在10nm至100nm範圍內。歸因於存在於介電質襯墊層1000中之空穴1010，此層不具有經受來自後續處理之振動或機械/熱應力之熱機械剛性。在一些實施例中，使用介電質帽以保護介電質襯墊層1000免於斷裂及/或崩潰。
在步驟1250中，介電質帽在襯墊介電層上方形成。參考第11圖，介電質帽1100經旋塗或用CVD沉積在介電質襯墊層1000上方。在一些實施例中，介電質帽1100為低介 電常數層，其向介電質襯墊層1000提供機械支撐。在一些實施例中，介電質襯墊層1000之厚度在10nm與100nm之間，介電常數在2與6之間。
本揭露之一實施方式提供一種互連件形成製程，其使用具有自對準互連件之圖案化光微影/蝕刻製程，以改良光微影上覆邊際，因為對準係在較寬圖案上完成。較寬上覆窗減小與圖案化相關聯的晶圓缺陷度，例如金屬橋及變形之互連件。圖案化缺陷為可靠的關注點，其不利地影響晶圓產量。此外，具有自對準互連件之圖案化光微影/蝕刻製程支持使用多金屬間隙填充製程，其中互連件可由不同類型的導電材料填充。多金屬間隙填充製程利用選擇性金屬氧化物，其在填充製程之後生長以保護沉積金屬免受後續蝕刻製程傷害。在一些實施例中，介電質襯墊層係在互連件之間形成。襯墊介電層包括在形成的互連件之間的空間中之空穴，或「氣隙」。空穴或「氣隙」進一步降低襯墊介電層之介電常數。在介電質襯墊層上方形成介電質帽層以保護介電質襯墊層免於斷裂及/或崩潰。
本揭露之一實施方式提供了一種具互連結構的半導體裝置的製作方法，包含提供一基板，在基板上方形成一介電質堆疊，在介電質堆疊上形成由一第一導電材料製成之一第一互連層及由一第二導電材料製成之一第二互連層，其中第一及第二導電材料彼此不同。接著，在第一互連層上形成一第一金屬氧化物層及在第二互連層上形成一第二金屬氧化物層，並在第一及第二互連層之間及在第一及第二金屬氧化物層 上方形成一第一介電層，其中第一介電層包含一空穴，最後，在第一介電層上方形成一第二介電層。
於一或多個實施例中，方法更包含在基板上方形成至少一個具有一或多個接觸金屬層之電晶體，在接觸金屬層上方形成另一互連層，以及在該另一互連層上方形成介電質堆疊。
於一或多個實施例中，第一及第二互連層包含接線。
於一或多個實施例中，其中形成第一及第二互連層包含在介電質堆疊上方形成一第一圖案結構及一第二圖案結構，其中第一及第二圖案結構中之每一者包含一第一間隔物、一第二間隔物及在第一與第二間隔物之間的一中心部分。接著在第一與第二圖案結構之間沉積第一導電材料。
於一或多個實施例中，方法更包含移除在第一與第二間隔物之間的第二圖案結構之中心部分，以及在第二圖案結構之第一與第二間隔物之間沉積第二導電材料。
於一或多個實施例中，第一及第二導電材料包含銅、鈷、鋁或石墨烯。
於一或多個實施例中，金屬氧化物材料層包含鋁基氧化物或鈷基氧化物。
本揭露之一實施方式提供一種具互連結構的半導體裝置的製作方法，包含提供一基板，在基板上方形成一介電質堆疊，形成一第一互連層及一第二互連層，其中第一及第二互連層中之至少一者經安置在介電質堆疊中。接著在第一與第二互連層之間形成一開口，在開口中安置一第一介電層， 其中第一介電層包含一空穴，以及在第一介電層上方形成一第二介電層。
於一或多個實施例中，方法更包含在基板上方形成至少一個具有一或多個接觸金屬層之電晶體，在接觸金屬層上方形成另一互連層，以及在該另一互連層上方形成介電質堆疊。
於一或多個實施例中，形成第一及第二導電結構包含形成通孔。
於一或多個實施例中，形成第一及第二互連層包含在介電質堆疊上方形成一第一圖案結構及一第二圖案結構，其中第一及第二圖案結構中之每一者包含一第一間隔物、一第二間隔物及在第一與第二間隔物之間的一中心部分，在介電質堆疊中形成一第一開口，其中第一開口與第一與第二圖案結構之間的一間隔自對準。接著在第一開口中沉積一第一導電材料以形成第一導電結構，以及在第一導電結構上形成一第一金屬氧化物層。
於一或多個實施例中，方法更包含移除在第一與第二間隔物之間的第二圖案結構之中心部分，在介電質堆疊中形成一第二開口，其中第二開口與第二圖案結構之第一及第二間隔物自對準，在第二開口中沉積一第二導電材料以形成第二導電結構，其中第二導電材料不同於第一導電材料，以及在第二導電結構上形成一第二金屬氧化物層，其中第二金屬氧化物層不同於第一導電結構上之第一金屬氧化物層。
於一或多個實施例中，第一及第二導電材料包含銅、鈷、鋁或石墨烯。
於一或多個實施例中，第一及第二金屬氧化物層包含鋁基氧化物或鈷基氧化物。
本揭露之又一實施方式提供了一種具互連結構的半導體裝置，包含一基板、設置在基板上方之一介電質堆疊、設置在介電質堆疊上方之一第一介電層、設置在第一介電層上方之一第二介電層、嵌入在第一介電層中之一第一導電結構，以及嵌入在第一介電層中之一第二導電結構。第一導電結構形成具有一第一導電材料之一第一互連層及穿透該介電質堆疊之一第一部分。第二導電結構形成具有一第二導電材料之一第二互連層及穿透介電質堆疊之一第二部分。第一介電層包含在第一與第二導電結構之間形成的一空穴。
於一或多個實施例中，半導體裝置更包含設置在基板上方之至少一個具有一或多個接觸金屬層之電晶體，以及設置在接觸金屬層上方之另一互連層，其中介電質堆疊係在該另一互連層上方。
於一或多個實施例中，第一互連層之第一部分與該二互連層之第二部分中之至少一者包含一通孔。
於一或多個實施例中，第一導電材料不同於第二導電材料。
於一或多個實施例中，第一及第二互連層之第一及第二導電材料包含銅、鈷、鋁或石墨烯。
於一或多個實施例中，第一互連層之第一導電結構包含在第一導電材料上方之一第一金屬氧化物層，且第二互連層之第二導電結構包含在第二導電材料上方之第二金屬氧化物層。
應理解，實施方式部分而非本揭露之摘要部分係意欲用於解釋申請專利範圍。本揭露之摘要部分可闡明由發明者所預期之本揭露之一或多個而非所有可能的實施例，且因此不意欲以任何方式限制附加之申請專利範圍。
前述揭露內容概述若干實施例之特徵以使得熟習此項技術者可較佳理解本揭露之態樣。熟習此項技術者將理解，其可容易地使用本揭露作為設計或修改用於執行本文所介紹之實施例之相同目的及/或達成同樣優點之其他製程及結構之基礎。熟習此項技術者將亦意識到此等等效構造不偏離本揭露之精神及範疇，且熟習此項技術者可在不偏離本揭露之精神及範疇之情況下於本文中進行各種變化、替換及變更。

Claims (1)

  1. 一種具互連結構的半導體裝置的製作方法，包含：提供一基板；在該基板上方形成一介電質堆疊；在該介電質堆疊上形成由一第一導電材料製成之一第一互連層及由一第二導電材料製成之一第二互連層，其中該些第一及第二導電材料彼此不同；在該第一互連層上形成一第一金屬氧化物層及在該第二互連層上形成一第二金屬氧化物層；在該些第一及第二互連層之間及在該些第一及第二金屬氧化物層上方形成一第一介電層，其中該第一介電層包含一空穴；以及在該第一介電層上方形成一第二介電層。
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