TWI525746B - 多層元件及其製作方法 - Google Patents

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Description

多層元件及其製作方法
本發明有關於電子元件，且特別是有關於多層元件。
半導體積體電路(integrated circuit，IC)工業已經歷了快速的成長。在積體電路發展的期間內，當幾何尺寸(例如以一製程製作的最小組件或線)縮小時，功能密度(functional density，例如在單位晶片面積內的互連元件數)已普遍地增加。微縮化製程(scaling down process)有益於增加生產效率以及降低製作成本。微縮化也會增加處理與製作積體電路的複雜度，因此，為實現前述微縮化製程的優點，需要一併提昇積體電路製程技術。
舉例來說，隨著半導體工業進展至奈米技術製程節點以追求較高的元件密度、較佳的性能、以及較低的製作成本，為克服來自製造與設計的挑戰已研發出多層(或3維)積體元件。多層元件可包括多個層間介電層(ILDs)，其各包括一或多個導電層對齊並連接其他導電層。然而，當微縮化持續進行，形成與對準導電層變得益發困難。因此，雖然現行的多層元件以及其製作方法已逐漸滿足部分預期的需求，但是其尚未完全滿足各方面的需求。
本發明一實施例提供一種多層元件，包括：一基板；一第一層間介電層，配置於基板上；一第一導電層，包括一第一群導線形成於第一層間介電層中；一第二層間介電層，配置於第一層間介電層上；以及一第二導電層，包括一第二群導線形成於第二層間介電層中，其中，第二群導線中的至少一導線相鄰於第一群導線中的至少一導線，其中，第二群導線中的至少一導線接觸第一群導線中的至少一導線於一交界面，以及其中，交界面使第二群導線中的至少一導線電性接觸第一群導線中的至少一導線，而未使用一導電通道。
本發明一實施例提供一種多層元件，包括：一基板；一第一層間介電層，配置於基板上；一第一導電層，配置於第一層間介電層中，第一導電層包括一第一群導線，第一群導線位於一第一方向上；一第二層間介電層，配置於第一層間介電層上，並位於第一群導線上；以及一第二導電層，配置於第二層間介電層中，並位於第一層間介電層以及第一群導線上，第二導電層包括一第二群導線，第二群導線位於一第二方向上，其中，第二群導線中的一導線橫越第一群導線中的一導線於一交界面，其中，第一群導線中的導線的一表面電性接觸第二群導線中的導線的一表面於交界面，以及其中，交界面為一自對準內連線。
本發明一實施例提供一種多層元件的製作方法，包括：提供一基板；形成一第一層間介電層於基板上；形成一第一導電層於第一層間介電層中；形成一第二層間介電層於第 一層間介電層與第一導電層上；形成一圖案化罩幕層於第二層間介電層上，圖案化罩幕層的圖案包括一開口位於第一導電層的一第一導線上；蝕刻出一溝槽貫穿位於圖案化罩幕層的開口中的第二層間介電層，以暴露出第一導電層的第一導線的一頂面以及鄰近第一導電層的第一導線的第一層間介電層的一頂面；以及在溝槽中形成一第二導電層的一第一導線，第二導電層的第一導線延伸過第一導電層的第一導線之暴露出的頂面以及鄰近第一導電層的第一導線的第一層間介電層之暴露出的頂面，以形成一自對準內連線於第二導電層的第一導線延伸過第一導電層的第一導線之暴露出的頂面之處。
100、400‧‧‧製作方法
102、104、106、108、110、112、402、404、406、408、410、412‧‧‧步驟
200、300‧‧‧多層元件
212、312‧‧‧第一層間介電(ILD1)層
214、314‧‧‧第一金屬(M1)層
216、316‧‧‧第二層間介電(ILD2)層
218、320‧‧‧第二金屬(M2)層
220、322‧‧‧自對準內連線
310‧‧‧基板
318‧‧‧光阻層
500‧‧‧半導體元件、多層元件
510‧‧‧硬罩幕
第1圖繪示本發明多個實施例之製作一多層元件的製作流程圖。
第2A-2C圖本發明多個實施例之製作一半導體元件的不同中間步驟的局部上視圖。
第3圖至第9圖繪示第1圖之多層元件的製作方法的多個製程步驟的剖面圖。
第10圖繪示本發明多個實施例之製作一多層元件的製作流程圖。
第11圖至第18圖繪示第10圖之多層元件的製作方法的多個製程步驟的剖面圖。
以下將詳細說明本發明實施例之製作與使用方 式。然應注意的是，本發明提供許多可供應用的發明概念，其可以多種特定型式實施。文中所舉例討論之特定實施例僅為製造與使用本發明之特定方式，非用以限制本發明之範圍。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本發明，不代表所討論之不同實施例及/或結構之間具有任何關連性。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸或間隔有一或更多其他材料層之情形。在圖式中，實施例之形狀或是厚度可擴大，以簡化或是方便標示。再者，圖中未繪示或描述之元件，為所屬技術領域中具有通常知識者所知的形式。
現今的半導體元件可利用內連線結構於半導體晶圓上的多個元件與結構之間進行電路佈局(electrical routing)以電性連接外部的元件。舉例來說，內連線結構可包括多個圖案化介電層以及多個互相電性連接的導電層。這些互相電性連接的導電層提供多個互連結構(interconnection，例如：導線)以及多種摻雜結構，互連結構連接於電路、輸入端子/輸出端子之間，摻雜結構形成於半導體基板中。具體而言，內連線結構可包括多個互連層(interconnect層)，亦可稱為金屬層(例如：M1、M2、M3等)。各互連層包括多個互連部分(interconnect feature)，亦可稱為金屬線路。層間介電層可包括多個內連線結構的層間介電層，層間介電層使金屬線之間彼此隔離。
內連線結構亦可包括多個導電通道/接點以電性連接金屬線與不同的互連層。舉例來說，導電通道可垂直地延伸 以電性連接M1層的金屬線與M2層的金屬線。隨著半導體元件的製作技術的持續發展，位於半導體元件上的各種結構的尺寸逐漸縮小，包括導電通道與金屬線的尺寸。位於半導體元件上的各種結構的尺寸縮小會導致製程面臨許多挑戰。舉例來說，形成導電通道會需要進行一或多道微影與蝕刻製程。這些製程的變數(variation，例如：臨界尺寸均勻性的變數、微影膜層誤差)會使得導電通道對準的問題日益惡化。或者是，元件尺寸縮小會導致製程需相當嚴格地要求精準地對齊導電通道與其上及/或其下的內連金屬線，因為，一個小偏差都有可能使導電通道對不準(misalign)金屬線。因此，需要研發一種不會遭受到這些導電通道對準問題的內連線結構。
本發明多個實施例揭露一種無導電通道(via-free)的內連線結構。無導電通道的內連線結構含有金屬層，金屬層中的金屬線係電性連接其他金屬層中的金屬線，藉此排除需以導電通道來進行互連的需求。換言之，這些金屬線係自對準(self-aligned)。以下將進一步地描述本發明多個實施例之內連線結構。
參照第1以及2-9圖，製作方法100以及多層元件200、300係選擇性地描述於下。第1圖繪示本發明多個實施例之製作一積體電路元件的製作方法100。在本實施例中，製作方法100係用以製作一多層積體電路元件。製作方法100的步驟102為提供一基板包括第一層間介電(ILD1)層以及第一金屬(M1)層。步驟104為將第二層間介電(ILD2)層形成於ILD1層上。步驟106為將一圖案化光阻層形成於ILD2層上。步驟108 為利用圖案化光阻層蝕刻ILD2層以暴露出M1層的頂面。蝕刻製程可包括多道蝕刻步驟/處理，包括乾式蝕刻、濕式蝕刻、或前述之組合。步驟110為將一第二金屬(M2)層形成在M1層之暴露出的頂面上，以使一自對準內連線(self-aligned interconnect)形成於M1層與M2層的交界面之間。可進行一化學機械研磨製程以移除多餘的M2層材料以及光阻層，進而平坦化多層元件的頂面。在另一實施例中，在形成M2層之前移除圖案化光阻層，之後，進行一化學機械研磨製程以移除多餘的M2層材料。製作方法100的步驟112為完成積體電路元件的製作。可以了解的是，雖然本實施例所述之導電層為金屬層(例如：M1、M2)，但導電層亦可為任何其他適合的導電材料。再者，可以了解的是，雖然本實施例所述之導電層僅兩層(例如：M1、M2)，但亦可以是多於兩層的導電層。額外的步驟可於製作方法100之前、之時、之後進行，且在其他實施例中，可取代或是排除一些描述的步驟。以下係描述根據第1圖之製作方法100製作出多層元件的多個實施例。
第2A圖至第9圖繪示第1圖之多層元件200、300的製作方法的多個製程步驟的上視圖與剖面圖。可以了解的是，多層元件200、300可包括各種其他元件與結構，例如其他種類的電晶體(例如雙極性接面電晶體)、電阻、電容、二極體、保險絲等。為清楚描述以有助於了解本發明之發明概念，已簡化第2A-9圖。可在多層元件200、300中增加額外的結構，且在其他實施中，多層元件200、300的下述結構可被取代或是刪除。
請參照第2A-2C圖，第2A-2C圖為一多層元件200 的上視圖，其可有助於了解發明概念。關於第2A圖，提供一第一層間介電(ILD1)層212，其包括一第一金屬(M1)層214。關於第2B圖，提供一第二層間介電(ILD2)層216，其包括一第二金屬(M2)層218。關於第2C圖，當第2B圖的ILD2層216與M2層218形成於第2A圖的ILD1層212與M1層214上時，在M1層214與M2層218的界面會產生一自對準內連線220。因此，M1層214與M2層218無需對準一導電通道，因為自對準內連線220會發生在M1層導線與M2層導線相交的界面的任一點。
請參照第3圖，其繪示一多層元件的剖面圖。多層元件300包括一基板310。基板310(例如晶圓)為一塊體矽基板(bulk silicon substrate)。或者是，基板310包括一半導體元素(例如結晶結構的矽、或鍺)、一化合物半導體(例如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦)、或前述之組合。或者是，基板310包括絕緣層上矽(silicon-on-insulator，SOI)基板。SOI基板的製作方法包括以植入氧(implantation of oxygen，SIMOX)、晶圓接合、及/或其他適合的方法來形成間隔結構。基板310可包括各種元件以及對應各種元件的各種結構。舉例來說，基板310包括一場效電晶體元件，並形成各種摻雜區以定義源極/汲極區。同樣地，基板310包括任何其他元件，且可形成各種結構以提供功能性、或是連接至元件。
再次參照第3圖，基板310更包括一第一層間介電(ILD1)層312。將一第一金屬(M1)層314形成於ILD1層312中。M1層314包括多條導線，用以連接於基板310的各種元件 以及多層元件300的其他層/元件之間。ILD1層312的材質可包括氮化矽、氧化矽、氮氧化矽、低介電材料(例如氟矽玻璃(fluorinated silica glass，FSG))、摻雜碳的氧化矽、黑鑽(Applied Materials of Santa Clara；加州)、乾凝膠(Xerogel)、氣凝膠(Aerogel)、非晶的氟化碳、聚對二甲苯基(Parylene)、雙苯環丁烯(BCB，bis-benzocyclobutenes))、SiLK(Dow Chemical，Midland，密西根州)、聚亞醯胺、及/或其他適合的材料。可以任何適合的製程形成ILD1層312，包括化學氣相沉積、高密度電漿化學氣相沉積(high density plasma CVD，HDP-CVD)、旋轉塗布、物理氣相沉積(PVD或濺鍍)、或其他適合的方法。化學氣相沉積例如可利用化學物品，包括六氯二矽烷(Hexachlorodisilane，HCD或Si2Cl6)、二氯矽烷(Dichlorosilane，DCS或SiH2Cl2)、Bis(TertiaryButylAmino)Silane(BTBAS或C8H22N2Si)、以及二矽烷(DS或Si2H6)。
再次參照第3圖，M1層314的形成方法包括圖案化一光阻/硬罩幕以及蝕刻ILD1層312以定義M1層314之位於ILD1層312中的位置。之後，在蝕刻部中沉積導電材料(本實施例為金屬)以形成M1層314。導電材料可包括鋁、銅、鋁合金、銅合金、鋁/矽/銅合金、鈦、氮化鈦、鉭、氮化鉭、鎢、多晶矽、金屬矽化物、前述之組合、或任何其他適合的導電材料。
請參照第4圖，在ILD1層312上形成一第二層間介電(ILD2)層316。ILD2層316的材質可包括氧化矽、氮氧化矽、低介電材料(例如氟矽玻璃)、摻雜碳的氧化矽、黑鑽(Applied Materials of Santa Clara；加州)、乾凝膠(Xerogel)、氣凝膠(Aerogel)、非晶的氟化碳、聚對二甲苯基(Parylene)、雙苯環丁烯(BCB，bis-benzocyclobutenes))、SiLK(Dow Chemical，Midland，密西根州)、聚亞醯胺、及/或其他適合的材料。ILD2層316的形成方法包括化學氣相沉積、高密度電漿化學氣相沉積(high density plasma CVD，HDP-CVD)、旋轉塗布、物理氣相沉積(PVD或濺鍍)、或其他適合的方法。化學氣相沉積例如可利用化學物品，包括六氯二矽烷(Hexachlorodisilane，HCD或Si2Cl6)、二氯矽烷(Dichlorosilane，DCS或SiH2Cl2)、Bis(TertiaryButylAmino)Silane(BTBAS或C8H22N2Si)、以及二矽烷(DS或Si2H6)。
請參照第5圖，於ILD2層316上形成並圖案化一光阻層318以定義ILD2層316之後將被蝕刻的多個區域。圖案化光阻層318的方法包括對光阻層318曝照一圖案，進行一曝照後烘烤製程，以及使光阻層318顯影，以形成一圖案化光阻層318。亦可以其他適合的方法來進行圖案化製程，例如無罩幕微影(maskless photolithography)、電子束寫入、離子束寫入、以及分子印模(molecular imprint)。
參照第6圖，蝕刻位於M1層314上的ILD2層316，藉此暴露出M1層314的一或多條導線的頂面。蝕刻製程係使用圖案化光阻層318來定義預定要被蝕刻的區域。蝕刻製程可為一或多個步驟的蝕刻製程。再者，蝕刻製程可包括濕蝕刻、乾蝕刻、或前述之組合。乾蝕刻製程可為一非等向性蝕刻製程(anisotropic etching process)。蝕刻製程可使用反應式離子蝕 刻(reactive ion etch，RIE)及/或其他適合的製程。在一實施例中，以一乾蝕刻製程蝕刻ILD2層316，乾蝕刻製程包括一包括含氟氣體的化學物質。在一實施例中，乾蝕刻製程使用的化學物質包括CF4、SF6、或NF3。如上述，在本實施例中，蝕刻製程對蝕刻時間相當敏感，因此，可利用蝕刻化學劑的蝕刻速度來決定蝕刻時間，以蝕刻掉ILD2層316之預定移除的部份並保留ILD1層312的其他部分。或者是，蝕刻製程可為任何適合的蝕刻製程，而且可根據設計需求而停止蝕刻。
參照第7圖，在蝕刻製程之後，可以任何適合的製程移除光阻層318。舉例來說，可以液態的『光阻剝離劑』移除光阻層318，光阻剝離劑可化學性地改變光阻的性質以使其不再黏著下方的硬罩幕。或者是，可以一含氧的電漿移除光阻層318，其中含氧的電漿係氧化光阻層318。
參照第8圖，形成一第二金屬(M2)層320以連接多層元件300的M1層314以及其他元件/結構。M2層320可包括一金屬，例如鋁、銅、鋁合金、銅合金、鋁/矽/銅合金、鈦、氮化鈦、鉭、氮化鉭、鎢、多晶矽、金屬矽化物、前述之組合、或任何其他適合的導電材料。M2層320的形成方法包括化學氣相沉積、物理氣相沉積、原子層沉積(atomic layer deposition，ALD)、高密度電漿化學氣相沉積、電鍍、其他適合的方法、及/或前述之組合。如上述，M2層320係配置於M1層314上，並電性接觸M1層314。M1層314的導線與M2層320的導線之間的交界面形成一自對準內連線322。交界面之所以可以自對準是因為無需導電通道形成於M1層314與M2層320之間。在本實施 例中，M1層314與M2層320係直接接觸且電性接觸。在另一實施例中，一材料係插置於二層之間以電性接觸於M1層314與M2層320之間。
參照第9圖，可進行一化學機械研磨製程以移除M2層320的多餘材料以平坦化多層元件300的表面。在多個實施例中，若是光阻層318尚未被移除，則化學機械研磨製程可一併移除光阻層318。
請參照第10圖，第10圖係繪示用以製作本發明多個實施例之半導體元件的製作方法400。製作方法400可包括相似於上述製作方法100的製程步驟。在以下描述中，為簡化起見，會省略描述製作方法400之相似於製作方法100的製程及/或結構。
在本實施例中，製作方法400係用以製作一多層積體電路元件。製作方法400的步驟402為提供一基板，基板包括第一層間介電(ILD1)層以及第一金屬(M1)層。在步驟404中，於ILD1層上形成第二層間介電(ILD2)層，於ILD2層上形成一硬罩幕層，以及於硬罩幕層上形成一光阻層。在步驟406中，圖案化光阻層，並且利用圖案化光阻層蝕刻硬罩幕層。蝕刻製程可包括多道蝕刻步驟/處理包括乾蝕刻、濕蝕刻、或前述之組合。在步驟408中，移除光阻層，以及以圖案化硬罩幕層蝕刻ILD2層，以暴露出M1層的一頂面。在步驟410中，在M1層之暴露出的頂面上形成一第二金屬(M2)層，以於M1層與M2層的交界面之間形成一自對準內連線。可進行一化學機械研磨製程以移除多餘的M2層材料以及硬罩幕層，進而平坦化 多層元件的頂面。在另一實施例中，在形成M2層之後，以化學機械研磨製程移除圖案化光阻。在步驟412中，完成積體電路元件的製作。可以了解的是，雖然本實施例所述之導電層為金屬層(例如：M1、M2)，但導電層亦可為任何其他適合的導電材料。再者，可以了解的是，雖然本實施例所述之導電層僅兩層(例如：M1、M2)，但亦可以是多於兩層的導電層。額外的步驟可於製作方法400之前、之時、之後進行，且在其他實施例中，可取代或是排除一些描述的步驟。以下係描述根據第10圖之製作方法400製作出的多層元件的多個實施例。
第11圖至第18圖繪示第10圖之多層元件500的製作方法的多個製程步驟的上視圖與剖面圖。第11圖至第18圖的半導體元件500部分類似於第3圖至第9圖的半導體元件300。因此，為清楚與簡化起見，在第3-9圖與第11-18圖中之相似結構係標以相同的元件符號。可以了解的是，多層元件500可包括各種其他元件與結構，例如其他種類的電晶體(例如雙極性接面電晶體)、電阻、電容、二極體、保險絲等。為清楚描述以有助於了解本發明之發明概念，已簡化第11-18圖。可在多層元件500中增加額外的結構，且在其他實施中，多層元件500的下述結構可被取代或是刪除。
請參照第11圖，其係繪示多層元件500的剖面圖。多層元件500包括一基板310。就材料的組成與形成而言，在本實施例中，多層元件500的基板310係大體上相似於多層元件300的基板310。在其他實施例中，多層元件500的基板310可不同於多層元件300的基板310。
再次參照第11圖，基板310更包括一第一層間介電(ILD1)層312。就材料的組成與形成而言，在本實施例中，多層元件500的ILD1層312係大體上相似於多層元件300的ILD1層312。在其他實施例中，多層元件500的ILD1層312可不同於多層元件300的ILD1層312。將一第一金屬(M1)層314形成於ILD1層312中。就材料的組成與形成而言，在本實施例中，多層元件500的M1層314係大體上相似於多層元件300的M1層314。在其他實施例中，多層元件500的M1層314可不同於多層元件300的M1層314。
請參照第12圖，在ILD1層312上形成一第二層間介電(ILD2)層316。就材料的組成與形成而言，在本實施例中，多層元件500的ILD2層316係大體上相似於多層元件300的ILD2層316。在其他實施例中，多層元件500的ILD2層316可不同於多層元件300的ILD2層316。
請繼續參照第12圖，於ILD2層316上形成一硬罩幕510。形成硬罩幕510的方法包括以化學氣相沉積法於ILD2層316上沉積一材料。前述材料可例如包括氧化物、氮化物、或其他適合的材料。在多個實施例中，形成硬罩幕510的方法包括原子層沉積、高密度電漿化學氣相沉積、其他適合的方法、及/或前述之組合。化學氣相沉積例如可利用化學物品，包括六氯二矽烷(Hexachlorodisilane，HCD或Si2Cl6)、二氯矽烷(Dichlorosilane，DCS或SiH2Cl2)、Bis(TertiaryButylAmino)Silane(BTBAS或C8H22N2Si)、以及二矽烷(DS或Si2H6)。在硬罩幕510上形成一光阻層318。就材料的組成與形成而言，在 本實施例中，多層元件500的光阻層318係大體上相似於多層元件300的光阻層318。在其他實施例中，多層元件500的光阻層318不同於多層元件300的光阻層318。
請參照第13圖，圖案化光阻層318以定義出硬罩幕510與ILD2層316之後將被蝕刻的區域。圖案化光阻層318的方法包括對光阻層318曝照一圖案，進行一曝照後烘烤製程，以及使光阻層顯影，以形成一圖案化光阻層318。亦可以其他適合的方法來進行圖案化製程，例如無罩幕微影(maskless photolithography)、電子束寫入、離子束寫入、以及分子印模(molecular imprint)。
請參照第14圖，利用圖案化的光阻層318圖案化硬罩幕510。圖案化硬罩幕510的方法包括蝕刻製程。蝕刻製程可包括濕式蝕刻製程、乾式蝕刻製程、或前述之組合。在一實施例中，用以蝕刻硬罩幕的乾蝕刻製程包括一包括含氟氣體的化學物質。在一實施例中，乾蝕刻製程使用的化學物質包括CF4、SF6、或NF3。
參照第15圖，在圖案化硬罩幕510之後，可以任何適合的製程移除光阻層318。舉例來說，可以液態的『光阻剝離劑』移除光阻層318，光阻剝離劑可化學性地改變光阻的性質以使其不再黏著下方的硬罩幕。或者是，可以一含氧的電漿移除光阻層318，其中含氧的電漿係氧化光阻層318。
參照第16圖，蝕刻位於M1層314上的ILD2層316，藉此暴露出M1層314的一或多條導線的頂面。蝕刻製程係使用圖案化硬罩幕510來定義預定要被蝕刻的區域。蝕刻製程可為 一或多個步驟的蝕刻製程。再者，蝕刻製程可包括濕蝕刻、乾蝕刻、或前述之組合。乾蝕刻製程可為一非等向性蝕刻製程。蝕刻製程可使用反應式離子蝕刻及/或其他適合的製程。在一實施例中，以一乾蝕刻製程蝕刻ILD2層316，乾蝕刻製程包括一包括含氟氣體的化學物質。在一實施例中，乾蝕刻製程使用的化學物質包括CF4、SF6、或NF3。如上述，在本實施例中，蝕刻製程對蝕刻時間相當敏感，因此，可利用蝕刻化學劑的蝕刻速度來決定蝕刻時間，以蝕刻掉ILD2層316之預定蝕刻移除的部份並保留ILD1層312的其他部分。或者是，蝕刻製程可為任何適合的蝕刻製程，而且可根據設計需求而停止蝕刻。
參照第17圖，形成一第二金屬(M2)層320以連接多層元件500的M1層314以及其他元件/結構。就材料的組成與形成而言，在本實施例中，多層元件500的M2層320係大體上相似於多層元件300的M2層320。在其他實施例中，多層元件500的M2層320不同於多層元件300的M2層320。
參照第18圖，可進行一化學機械研磨製程以移除M2層320的多餘材料以及硬罩幕510，以平坦化多層元件500的表面。在多個實施例中，若是光阻層318尚未被移除(如第14圖所示)，則化學機械研磨製程可一併移除光阻層318。
如第9、18圖所示，元件300、500包括一基板310，基板310具有一形成於其上的ILD1層312，ILD1層312包括M1層314。M1層包括多條接觸線，接觸線具有一第一方向。在ILD1層312上形成一ILD2層316，ILD2層316包括M2層320。M2層包括多條接觸線，接觸線具有一第二方向。第一方向與第二方向 可為彼此相同或彼此不同。第一方向與第二方向可為彼此平行、彼此正交或彼此垂直。在M2層320的接觸線與M1層314的接觸線相交的交界面，形成一自對準內連線。特別是，在本實施例中，M2層320的接觸線橫跨M1層314的接觸線的一寬度。可以了解的是，雖然本實施例僅介紹M1層314的單一條接觸線係接觸M2層320的一接觸線於兩者的交界面，以形成一自對準內連線，但不限於此，亦即在元件300、500中可出現任何數量的交界面。因此，M2層320的一接觸線可與M1層314的一或多條接觸線構成多個交界面。再者，可以了解的是，M1層314的接觸線可電性接觸基板310或是形成於基板310中的元件。此外，M2層320的厚度大抵上相同於ILD2層316的厚度。在本實施例中，M2層320的一頂面係共平面於ILD2層316的一頂面，且M2層320的一底面係共平面於ILD2層316的一底面。可以了解的是，M2層320可貫穿多於一層的ILD層，以使M2層可延伸通過多個ILD層並與下方膜層形成一自對準內連線。再者，可以了解的是，可依設計需求而選用任何數量的導電層(M)與ILD層。
相較於傳統製程，上述製作方法100、400係提供一改良製程以形成自對準內連線於ILD層的導電層之間，藉以提昇鍍膜控制以及降低製作成本。舉例來說，由於自對準內連線無需導電通道連接下方導電層的線路，故無需進行對準、圖案化、以及形成導電通道等多個步驟。再者，相較於習知技術使用的導電通道，形成於導電層的線路的交界面的自對準內連線相當堅固且可靠度較佳。再者，在此描述的製作方法可輕易 地施行於現行的製程與技術中，藉此降低製作成本並減少製程複雜度。不同的實施例可具有不同的優點，沒有特定的優點是每個實施例都需要具備的。
可以了解的是，雖然前述揭露之內連線結構可完全不形成導電通道，但無需完全照此進行。舉例來說，在其他實施例中，一些互連層可利用本揭露之佈線設計形成無導電通道的結構，但其他互連層依然可使用導電通道來連接其多個金屬線路。可根據設計需求與製程考量而安裝並實施內連線結構的特定佈線設計。
本發明一實施例提供一種多層元件。多層元件包括：一基板；一第一層間介電層，配置於基板上；以及一第一導電層，包括一第一群導線形成於第一層間介電層中。多層元件更包括：一第二層間介電層，配置於第一層間介電層上；以及一第二導電層，包括一第二群導線形成於第二層間介電層中。第二群導線中的至少一導線相鄰於第一群導線中的至少一導線。第二群導線中的至少一導線接觸第一群導線中的至少一導線於一交界面。交界面使第二群導線中的至少一導線電性接觸第一群導線中的至少一導線，而未使用一導電通道。
在一些實施例中，第二群導線中的至少一導線的厚度大抵上相同於第二層間介電層的厚度。在一些實施例中，第二群導線中的至少一導線延伸貫穿第二層間介電層。在一些實施例中，第一層間介電層包括一材質，材質係選自於由氮化矽、氧化矽、以及氮氧化矽所構成的群組。在一些實施例中，第二層間介電層包括一材質，材質係選自於由氮化矽、氧化 矽、以及氮氧化矽所構成的群組。在一些實施例中，第一群導線與第二群導線包括一材質，材質係選自於由鋁、鎢、以及銅所構成的群組。在一些實施例中，第一層間介電層與第二層間介電層為低介電常數之介電層。在一些實施例中，交界面橫跨第一群導線中的至少一導線的一寬度。
本發明另一實施例提供一種多層元件。多層元件包括：一基板；一第一層間介電層，配置於基板上；一第一導電層，配置於第一層間介電層中，第一導電層包括一第一群導線，第一群導線位於一第一方向上。多層元件更包括：一第二層間介電層，配置於第一層間介電層上，並位於第一群導線上；以及一第二導電層，配置於第二層間介電層中，並位於第一層間介電層以及第一群導線上，第二導電層包括一第二群導線，第二群導線位於一第二方向上。第二群導線中的一導線橫越第一群導線中的一導線於一交界面。第一群導線中的導線的一表面電性接觸第二群導線中的導線的一表面於交界面，以及其中，交界面為一自對準內連線。
在一些實施例中，第一方向大抵上相同於第二方向。在一些實施例中，第一方向不同於第二方向。在一些實施例中，第一方向正交於第二方向。在一些實施例中，第一方向與第二方向彼此垂直。在一些實施例中，第二導電層的厚度大抵上相同於第二層間介電層的厚度。在一些實施例中，第二導電層的一頂面大抵上共平面於第二層間介電層的一頂面，以及其中，第二導電層的一底面大抵上共平面於第二層間介電層的一底面。
本發明一實施例提供一種多層元件的製作方法。多層元件的製作方法包括：提供一基板；形成一第一層間介電層於基板上；形成一第一導電層於第一層間介電層中。多層元件的製作方法更包括：形成一第二層間介電層於第一層間介電層與第一導電層上；形成一圖案化罩幕層於第二層間介電層上，圖案化罩幕層的圖案包括一開口位於第一導電層的一第一導線上。多層元件的製作方法更包括：蝕刻出一溝槽貫穿位於圖案化罩幕層的開口中的第二層間介電層，以暴露出第一導電層的第一導線的一頂面以及鄰近第一導電層的第一導線的第一層間介電層的一頂面。多層元件的製作方法更包括：在溝槽中形成一第二導電層的一第一導線，第二導電層的第一導線延伸過第一導電層的第一導線之暴露出的頂面以及鄰近第一導電層的第一導線的第一層間介電層之暴露出的頂面。形成一自對準內連線於第二導電層的第一導線延伸過第一導電層的第一導線之暴露出的頂面之處。
在一些實施例中，圖案化罩幕層為一光阻層。在一些實施例中，圖案化罩幕層的形成步驟包括：形成一硬罩幕層於第二層間介電層上；形成一光阻層於硬罩幕層上；圖案化光阻層與硬罩幕層，以定義開口於第一導電層的第一導線上；以及在蝕刻溝槽貫穿第二層間介電層之前，移除光阻層。在一些實施例中，多層元件的製作方法更包括：進行一平坦化製程，以移除第二導電層的多餘材料以及硬罩幕層。在一些實施例中，圖案化罩幕層的開口寬度大於第一導電層的第一導線的寬度。在一些實施例中，第一導電層與第二導電層包括一材 質，材質係選自於由鋁、鎢、以及銅所構成的群組。在一些實施例中，第二導電層的厚度大抵上相同於第二層間介電層的厚度。在一些實施例中，第一層間介電層與第二層間介電層為低介電常數之介電層。
本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
300‧‧‧多層元件
310‧‧‧基板
312‧‧‧第一層間介電(ILD1)層
314‧‧‧第一金屬(M1)層
316‧‧‧第二層間介電(ILD2)層
320‧‧‧第二金屬(M2)層
322‧‧‧自對準內連線

Claims (8)

  1. 一種多層元件，包括：一基板；一第一層間介電層，配置於該基板上；一第一導電層，包括一第一群導線形成於該第一層間介電層中，其中該第一群導線中的至少一導線位於一第一方向上；一第二層間介電層，配置於該第一層間介電層上；以及一第二導電層，包括一第二群導線形成於該第二層間介電層中；其中，該第二群導線中的至少一導線位於一第二方向上且相鄰於該第一群導線中的該至少一導線，且其中該第二方向垂直於該第一方向；其中，該第二群導線中的該至少一導線接觸該第一群導線中的該至少一導線於一交界面；以及其中，該交界面使該第二群導線中的該至少一導線電性接觸該第一群導線中的該至少一導線，而未使用一導電通道。
  2. 如申請專利範圍第1項所述之多層元件，其中該第二群導線中的該至少一導線的厚度大抵上相同於該第二層間介電層的厚度。
  3. 如申請專利範圍第1項所述之多層元件，其中該第二群導線中的該至少一導線延伸貫穿該第二層間介電層。
  4. 如申請專利範圍第1項所述之多層元件，其中該交界面橫跨該第一群導線中的該至少一導線的一寬度。
  5. 一種多層元件，包括：一基板；一第一層間介電層，配置於該基板上；一第一導電層，配置於該第一層間介電層中，該第一導電層包括一第一群導線，該第一群導線中的至少一導線位於一第一方向上；一第二層間介電層，配置於該第一層間介電層上，並位於該第一群導線上；以及一第二導電層，配置於該第二層間介電層中，並位於該第一層間介電層以及該第一群導線上，該第二導電層包括一第二群導線，該第二群導線中的至少一導線位於一第二方向上，其中該第二方向垂直於該第一方向；其中，該第二群導線中的一導線橫越該第一群導線中的一導線於一交界面；其中，該第一群導線中的該導線的一表面電性接觸該第二群導線中的該導線的一表面於該交界面；以及其中，該交界面為一自對準內連線。
  6. 如申請專利範圍第5項所述之多層元件，其中該第二導電層的一頂面大抵上共平面於該第二層間介電層的一頂面；其中，該第二導電層的一底面大抵上共平面於該第二層間介電層的一底面。
  7. 一種多層元件的製作方法，包括：提供一基板；形成一第一層間介電層於該基板上； 形成一第一導電層於該第一層間介電層中；形成一第二層間介電層於該第一層間介電層與該第一導電層上；形成一圖案化罩幕層於該第二層間介電層上，該圖案化罩幕層的圖案包括一開口位於該第一導電層的一第一導線上，且該第一導電層的該第一導線位於一第一方向上；蝕刻出一溝槽貫穿位於該圖案化罩幕層的該開口中的該第二層間介電層，以暴露出該第一導電層的該第一導線的一頂面以及鄰近該第一導電層的該第一導線的該第一層間介電層的一頂面；以及在該溝槽中形成一第二導電層的一第一導線，該第二導電層的該第一導線位於一第二方向上且延伸過該第一導電層的該第一導線之暴露出的該頂面以及鄰近該第一導電層的該第一導線的該第一層間介電層之暴露出的該頂面，以形成一自對準內連線於該第二導電層的該第一導線延伸過該第一導電層的該第一導線之暴露出的該頂面之處，其中該第二方向垂直於該第一方向。
  8. 如申請專利範圍第7項所述之多層元件的製作方法，其中該圖案化罩幕層的形成步驟包括：形成一硬罩幕層於該第二層間介電層上；形成一光阻層於該硬罩幕層上；圖案化該光阻層與該硬罩幕層，以定義該開口於該第一導電層的該第一導線上；以及在蝕刻出該溝槽以及形成該第二導電層之後，進行一平坦 化製程，以移除該第二導電層的多餘材料以及硬罩幕層。
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