JP3058898B2 - 半導体装置及びその評価方法 - Google Patents

半導体装置及びその評価方法

Info

Publication number
JP3058898B2
JP3058898B2 JP2234097A JP23409790A JP3058898B2 JP 3058898 B2 JP3058898 B2 JP 3058898B2 JP 2234097 A JP2234097 A JP 2234097A JP 23409790 A JP23409790 A JP 23409790A JP 3058898 B2 JP3058898 B2 JP 3058898B2
Authority
JP
Japan
Prior art keywords
semiconductor device
layer
semiconductor
metal
transmission line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2234097A
Other languages
English (en)
Other versions
JPH04113648A (ja
Inventor
康晴 中島
晃 井上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2234097A priority Critical patent/JP3058898B2/ja
Priority to US07/753,049 priority patent/US5160907A/en
Priority to GB9118724A priority patent/GB2248346B/en
Priority to FR9110875A priority patent/FR2666452A1/fr
Publication of JPH04113648A publication Critical patent/JPH04113648A/ja
Application granted granted Critical
Publication of JP3058898B2 publication Critical patent/JP3058898B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置及びその評価方法に関し、特
にマイクロ波帯で使用される多層MMIC（モノリシックマ
イクロ波集積回路）の各層の回路間の結線方法、多層MM
ICを電気的に評価する方法，及び複数個の多層MMICを電
気的に接続する方法に関するものである。
〔従来の技術〕
第12図は従来の半導体装置の一例を示す斜視図で、１
はGaAsやSi等の半導体基板、２はSiON等の第１層絶縁
膜、３はSiON等の第２層絶縁膜、４は半導体基板１上に
形成された回路要素よりなる第１層回路、５は第１層絶
縁膜２上に形成された回路要素よりなる第２層回路、６
は第２層絶縁膜３上に形成された回路要素よりなる第３
層回路、12は第１層絶縁膜２を貫通する金属配線（以
下、バイアホールと称す）であって、第１層回路４と第
２層回路５を結線している第１層，第２層間バイアホー
ル、13は第２層絶縁膜を貫通するバイアホールであって
第２層回路５と第３層回路６を結線している第２層，第
３層間バイアホール、14は入出力端子であって外部より
電気的に接触できるようになっている。
そして各層の回路4,5,6の間をバイアホール12,13によ
り結線することにより全層の回路が１つの回路として機
能する構成となっている。
第13図は、上で述べた従来の半導体装置の高周波特性
測定時のプロービングの様子を示す概観斜視図である。
図において、１ないし6,12ないし14は、第12図に示した
部分と同一部分に相当する。19は入出力端子14に電気的
に接続され、図示しない電気的特性測定器と接続し、高
周波信号を入出力するための、例えば、コプレーナ線路
やスロット線路などの高周波伝送線路からなる高周波プ
ローブ針であり、高周波プローブ針19より、入出力パッ
ド14を介して、高周波信号を入出力し、従来の半導体装
置の電気的特性を測定していた。
更に、第14図は従来の半導体装置である多層MMICを２
個縦続接続したものの斜視図である。第12図に示す構造
を有する第１多層MMIC31と第２多層MMIC32において、第
１多層MMICの出力端子14と第２多層MMICの入力端子14を
例えば金リボン24や金線を用いて相互に接続して第１多
層MMICと第２多層MMICを電気的に接続し、２個のMMICを
用いたモジュールを実現していた。
〔発明が解決しようとする課題〕
従来の半導体装置は以上のように構成されているの
で、第12図に示したように層間の結線にバイアホール1
2,13を用いなければならず、絶縁膜2,3とバイアホール
を構成している金属の膨張率の差により、高温では絶縁
膜2,3にストレスを生じやすく、最悪の場合、半導体装
置にクラックが生じてしまうという問題があった。
また、従来の半導体装置では、第12図中のxz平面やyz
平面方向の側壁面上には、何も形成しておらず、又各層
の回路の結線にはバイアスホール12,13を用いなければ
ならないため、設計の自由度が限定されていた。
また、従来ではバイアホールを用いて結線しているた
め、結線部は同軸線路や導波管等の特性インピーダンス
が一定な伝送線路となっておらず、線路の特性インピー
ダンスが乱れてしまうため、マイクロ波帯では不要な反
射が生じてしまい問題であった。
また、第12図に示したように、従来の半導体装置で
は、各層の結線をバイアホール12,13を用いて行なうた
め、各層の接地電極の結線をバイアホール12,13により
行なわねばならず、各層の接地電極のインダクタンスが
大きくなってしまうという問題がある。これは、バイア
ホール径が高々数100μｍと細いため、バイアホールの
寄生インダクタンスが生じることに起因している。接地
電極のインダクタンスが大きくなると利得低下、発振等
の特性劣化が生じ問題となる。
また、従来の半導体装置では、側壁面より湿気が侵入
し、信頼性が低下するという問題点もあった。
また、従来の半導体装置の電気的特性評価方法におい
ては、最表面に配設した入出力端子を介して各集積回路
層を相互にバイアホールにより接続した多層MMICにプロ
ービングしていたので、多層MMICの全体回路の特性測定
は可能であったが、第１層回路や第２層回路などの特性
を個別に評価することが不可能であるという問題点があ
った。
更に、従来の半導体装置を複数個用いたモジュール形
式への実装方法においては、多層MMICの最表面層に形成
した入出力端子間を相互起に金リボンや金線などにより
接続していたので、多層MMIC間の接続距離が長くなり、
高周波的な不整合を生じ、この接続部分において高周波
信号の反射や放射などを発生する。そのため、第１多層
MMICと第２多層MMIC間で高周波信号が効率良く伝送され
ていないという問題点があった。
この発明は、上記のような問題点を解消するためにな
されたもので、バイアホールを用いることなく各層の回
路を結線でき、設計の自由度を大きくできると共に膨張
率の差異によるクラックを防止可能な半導体装置を得る
ことを目的とする。
また、さらには各層の回路をマイクロ波帯にて不要な
反射が生じない伝送線路により結線することが可能な半
導体装置、設計自由度が大きい半導体装置、信頼性の良
好な半導体装置、さらに各層の接地電極と半導体装置裏
面の接地電極とを低インダクタンスにて結線可能な半導
体装置を得ることを目的とする。
また、この発明は多層半導体装置の部分的な回路の特
性評価を可能とする半導体装置の構造、及びその半導体
装置の一部回路もしくは全回路の電気的特性を測定する
評価方法を提供することを目的とする。
更にこの発明は、複数個の多層半導体装置を相互に接
続して実装する半導体装置において、高周波的な不整合
を極めて少なくすることが可能な半導体装置を得ること
を目的とする。
〔課題を解決するための手段〕
上記課題を解決するために、請求項１に係る半導体装
置は、半導体基板とこの半導体基板上に絶縁体層を介し
て配設された第1,第２配線層とこの第1,第２の配線層に
接続された回路要素とを有する半導体積層構造と、この
半導体積層構造の側壁面上に配設され、接地配線層とこ
の接地配線層に並行し上記第1,第２の配線層を相互に接
続する信号伝送線路とを有する高周波伝送線路と、を備
えたことを特徴とする。
また、請求項２に係る半導体装置は、請求項１記載の
半導体装置において、高周波伝送線路がコプレーナ線路
又はスロット線路であることを特徴とする。
また、請求項３に係る半導体装置は、請求項１又は２
記載の半導体装置において、高周波伝送線路の信号伝送
線路上に配設された突起状電極を介し複数個の半導体積
層構造が接続されたことを特徴とする。
また、請求項４に係る半導体装置は、請求項１乃至３
のいずれか１項に記載の半導体装置において、高周波伝
送線路の接地配線層及び信号伝送線路上にそれぞれプロ
ーブ接触電極を更に配設したことを特徴とする。
また、請求項５に係る半導体装置の評価方法は、請求
項４記載の半導体装置を評価する方法において、プロー
ブ接触電極にプローブ針を電気的に接触させることによ
り、請求項４記載の半導体装置の一部回路もしくは全回
路の電気的特性を測定することを特徴とする。
〔作用〕
この発明の半導体装置においては、上述した手段を採
用することにより、バイアホールを用いることなく各層
の回路を結線出来るため、設計の自由度が増すと共に、
バイアホール内部の金属絶縁膜との膨張率の差異により
生ずるクラックが防止される。
また、この発明の半導体装置の評価方法においては、
多層半導体装置の側壁面上に形成され、各層の回路要素
に接続された金属配線パターン上にプローブ用の電極を
設け、これにプローブ針を電気的に接触させて評価を行
っているので、多層半導体装置の一部回路もしくは全回
路の電気的特性の評価が可能となる。
また、この発明の半導体装置の実装方法においては、
多層半導体装置の側壁面上に形成した金属配線パターン
上に突起状の電極を設け、突起状の電極どうし，あるい
は突起状の電極と側壁上の金属配線パターンとを接触さ
せて複数個の半導体装置を相互に電気的に接続している
ので、従来のように複数個の半導体装置の接続に金リボ
ンまたは金線等を用いる必要がなく、寄生インダクタン
ス成分や高周波的な不整合を抑えることが可能となり、
高周波信号の反射や放射等を生じることなく効率良く高
周波信号を伝送することが可能となる。
〔実施例〕
以下、この発明の一実施例を図について説明する。
第１図は本発明の第１の実施例による多層に回路要素
を有する半導体装置の斜視図である。図において、１な
いし６は従来例と同一又は相当部分を示す。７はxz方向
の側壁面上にメッキ等の方法により形成された金属は配
線なる第１層，第２層間の配線であり、これにより第１
層回路４と第２層回路５を結線している。本実施例で
は、両側の接地配線11と共にコプレーナ線路を形成して
いる。８はyz方向の側壁面上に同様にメッキ等の方法に
より形成された金属配線なる第１層，第３層間配線であ
り、これにより第１層回路４と第３層回路６を結線して
いる。本実施例では、横の接地配線11と共にスロット線
路を構成している。９はxz方向の側壁面上に形成された
キャパシタでありMIM（メタル・インシュレータ・メタ
ル）キャパシタやインタデジタルキャパシタ等のキャパ
シタである。10はxz方向壁面状に設けられた抵抗であっ
て金属薄膜抵抗等の抵抗である。11は側壁面上に形成さ
れた金属配線であって、これは基板１裏面の接地電極と
結線された接地配線である。本実施例では、第２層回路
５と第３層回路６にも結線されている。
また、第２図は第１図の半導体装置のyz方向の側壁面
の上面図、第３図は第１図の半導体装置のxz方向の側壁
面の上面図である。
このような本実施例では、各層の回路４ないし６間の
配線7,8を半導体装置の側壁面上に形成することによ
り、バイアホールを用いることなく各層の回路を結線出
来る。このため、従来、絶縁膜2,3とバイアホール内の
金属との膨張率の差異により生じていたクラックを防止
出来ると共に、側壁面上に配線を形成することにより設
計の自由度が増加する。
また第１層，第２層間の配線７をコプレーナ線路とな
るように構成することにより、マイクロ波帯の信号を、
不要な反射を生ずることなく伝送可能となる。さらにま
た、第１層，第３層間の配線８をスロット線路となるよ
うに構成することによって、コプレーナ線路と同様に良
好なマイクロ波的結線が可能となる。
更に本実施例では、キャパシタ９や抵抗10を側壁面上
に形成しているので、設計の自由度をさらに大きくでき
る。
また、本実施例に示すように、多層半導体装置の側壁
面上に接地配線11を設け、側壁面上の金属配線パターン
を接地配線11を介して半導体基板裏面の接地電極に接続
するようにしたので、バイアホールを用いて結線するよ
りも低いインダクタンスで、半導体装置裏面の接地電極
と各層の回路5,6を結線でき、マイクロ波素子に有害な
接地インダクタンスを低減可能となる。これは、バイア
ホールの径が高々数百μｍであるのに対し、接地配線11
の幅は数千μｍに形成可能であるからである。
また、第４図及び第５図は本発明の第２の実施例を示
す半導体装置の側壁面の上面図であり、15は上記側壁面
の上面に形成された絶縁膜であり、第４図ではキャパシ
タ９および抵抗10を覆っている。また、第５図では、接
触用端子である入出力端子14以外の全面を絶縁膜15によ
り覆っている。この絶縁膜15はSiON等により形成されて
おり、これにより、絶縁膜15の下部すなわち側壁面上の
回路要素への湿気の侵入を防止し保護することが可能と
なり、半導体装置の信頼性を向上できる。
また、第６図は本発明の第３の実施例による半導体装
置を示す斜視図である。第６図において、１ないし3,6
ないし11は第１図または従来例と同一または相当部分を
示す。16は第１層，第２層間の配線７または、多層半導
体装置のチップ側面の接地配線11の表面上に形成した、
たとえば金（Au）あるいはその他の合金などからなる突
起状の電極である金属バンプである。17は第３層回路６
より接続されるとともに、第１層，第３層間の配線８ま
たは多層半導体装置のチップ側面の接地配線11に接続さ
れるように形成された例えば金などからなる金属パッド
である。
本実施例においては、金属バンプ16をコプレーナ線路
を構成する金属配線の表面上に配設し、また、金属パッ
ド17をスロット線路を構成する金属配線に接続されるよ
うに配設しているので本半導体装置の外部から、金属バ
ンプ16もしくは金属パッド17を介し、高周波信号を授受
することが可能となり、多層半導体装置の一部回路また
は全回路の電気特性を測定することが可能である。ま
た、第７図は第６図の半導体装置のxz面方向の側面図で
ある。接地配線11及び第１層，第２層間の配線７の表面
上に金属バンプ16を配設している。
また第８図は本発明の第４の実施例によるもので、上
記第３の実施例の半導体装置の製造方法の一例の一様態
を示しており、第６図のxz面方向の側面図である。
第３図に示す半導体装置が実現された後に第８図に示
したように多層半導体装置のチップ側面の全面に、例え
ばフォトレジスト18を塗布し、金属バンプ16を配設する
所定部分をパターニングして除去する。この後に、メッ
キ法により例えば金（Au）などの金属を成長させて金属
バンプ16を形成する。
また、第９図は本発明の第５の実施例を示すもので、
上記実施例により得られた半導体装置を実際に評価する
方法を示す斜視図である。19は高周波信号用プローブ針
であり、金属バンプ16に多層半導体装置のチップ側面よ
り接触している。また、さらに高周波信号用のプローブ
針19は多層半導体層の最表面層、この実施例において
は、第３層回路に配設した金属パッド17に接触してい
る。
第10図（ａ），（ｂ）は、本実施例におけるプローブ
針19の先端部を示す。第10図（ａ）において、例えばセ
ラミックやガラスよりなる絶縁対20を芯材として、前記
絶縁体の一部の表面上に例えば、金や金を含む合金など
からなる３本の金属薄膜線路21によりコプレーナ線路を
構成している。第10図（ｂ）は同図（ａ）の金属薄膜線
路21が２本である場合を示し、スロット線路を構成して
いる。前記プローブ針19を用いて、金属バンプ16、もし
くは金属パッド17を介し高周波信号を授受することによ
って、第１層回路４もしくは第２層回路５、あるいは第
３層回路６の部分的な、または多層半導体装置の全回路
の電気的特性の評価を容易に実施できる。
なお、上記実施例においては、プローブ針として、複
数の金属薄膜線路からなるものを用いて高周波信号を授
受する場合について述べたが、単線のプローブ針を用
い、多層半導体装置の直流的な電気的特性を測定する場
合も同様である。
また、第11図は本発明の第６の実施例として上記実施
例の構成の半導体装置を実装する方法を示すものであ
る。第11図（ａ）は第１図あるいは第６図に示したよう
な、チップ側面に金属配線パターンもしくは金属バンプ
を有するチップを２個、相互に縦続接続して構成する斜
視図である。同図（ｂ）は、同図（ａ）のyz面方向より
の側面図である。
図において、第１多層MMIC31の第１層第２層間配線７
の表面上に配設した金属バンプ16と、第２多層MMICの第
１層第３層間配線８を相互に接触させて、２個の多層半
導体装置を配置し、例えば、コバールや銅タングステン
などの金属キャリアまたはパッケージ22などに金−スズ
（AuSn）などのハンダ23を用いて実装されている。第１
多層MMIC31のチップ側面に形成され、コプレーナ線路や
スロット線路などの高周波伝送線路を構成する金属配線
を伝搬した高周波信号は第２多層MMIC32のチップ側面上
に形成した高周波伝送線路と、金属バンプ16を介して、
最短距離で損失も少なく伝達される。
このような本実施例では、多層半導体装置のチップ側
面上の金属バンプもしくは金属配線パターンを用いて複
数個のチップを相互に接続することができるため、従来
のように金リボンまたは金線を用いていた場合に比して
チップ間の距離を短くでき、これにより寄生インダクタ
ンス成分や高周波的な不整合を生じることなく、複数個
の半導体チップ間で効率よく高周波信号を伝送すること
ができる。
なお、上記実施例においては、第１層，第２層間配線
と第１層，第３層間配線を相互に接続する場合について
述べたが、第１層，第３層間配線どうしや、層間を配線
しないチップ側面に引き出した金属配線など、その他の
金属配線パターンを用いて接続する場合も同様である。
〔発明の効果〕
以上のようにこの発明によれば、半導体装置の側壁面
上に金属配線パターンを設け、各層の回路要素に結線し
たので、設計の自由度が大きく、膨張率の差異によるク
ラックを防止可能な半導体装置を得ることができる効果
がある。
また、多層半導体装置の側面上に形成した金属配線パ
ターンの表面に突起状の金属バンプを配設したので、金
属バンプにプローブ針を電気的に接触させることによ
り、多層半導体装置の部分的な回路もしくは全回路の電
気的特性が測定可能となる効果がある。
またこの発明においては、チップ側面上の金属配線パ
ターンの表面上に形成した金属バンプと、他の多層半導
体層のチップ側面上の金属配線パターンもしくは金属バ
ンプを相互に接触させて、実装したので寄生インダクタ
ンスが少なく、高周波的な不整合を抑止して複数の多層
半導体装置を接続することが可能となる効果がある。
【図面の簡単な説明】
第１図は本発明の第１の実施例による半導体装置の構成
を示す斜視図、第２図は第１図のyz面方向よりの側面
図、第３図は第１図のxz面方向よりの側面図、第４図，
第５図は本発明の第２の実施例による半導体装置の側面
図、第６図は本発明の第３の実施例による半導体装置の
構成を示す斜視図、第７図は第６図のxz面方向よりの側
面図、第８図は本発明の第４の実施例による半導体装置
の製造方法プロセス途中の一様態を示す側面図、第９図
は本発明の第５の実施例による半導体装置の評価方法を
示す概略図、第10図は第９図にて使用するプローブ針の
実施例を示す図、第11図は本発明の第６の実施例による
半導体装置の実装方法を示す斜視図及びそのyz面方向よ
りの側面図、第12図は従来例による半導体装置の斜視
図、第13図は従来技術による多層半導体装置の評価方法
を示す斜視図、第14図は従来技術による多層半導体装置
の実装方法の一様態を示す斜視図である。 図において、１は半導体基板、２は第１層絶縁膜、３は
第２層絶縁膜、４は第１層回路、５は第２層回路、６は
第３層回路、７は第１層第２層間配線、８は第１層第３
層間配線、９はキャパシタ、10は抵抗、11は接地配線、
12は第１層第２層間バイアホール、13は第２層第３層間
バイアホール、14は入出力端子、15は絶縁膜、16は金属
バンプ、17は金属パッド、18はフォトレジスト、19は高
周波プローブ針、20は絶縁体、21は金属薄膜線路、22は
金属パッケージ、23はハンダ、24は金リボン、31は第１
多層MMIC、32は第２多層MMICである。 なお図中同一符号は同一又は相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−95841（ＪＰ，Ａ) 特開 昭58−56455（ＪＰ，Ａ) 特開 昭62−94965（ＪＰ，Ａ) 特開 昭58−90733（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3205 - 21/3213 H01L 21/66 H01L 21/768 H01L 27/00 301

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体基板とこの半導体基板上に絶縁体層
    を介して配設された第1,第２配線層とこの第1,第２の配
    線層に接続された回路要素とを有する半導体積層構造
    と、 この半導体積層構造の側壁面上に配設され、接地配線層
    とこの接地配線層に並行し上記第1,第２の配線層を相互
    に接続する信号伝送線路とを有する高周波伝送線路と、 を備えたことを特徴とする半導体装置。
  2. 【請求項２】高周波伝送線路がコプレーナ線路又はスロ
    ット線路であることを特徴とする請求項１記載の半導体
    装置。
  3. 【請求項３】高周波伝送線路の信号伝送線路上に配設さ
    れた突起状電極を介し複数個の半導体積層構造が接続さ
    れたことを特徴とする請求項１又は２記載の半導体装
    置。
  4. 【請求項４】高周波伝送線路の接地配線層及び信号伝送
    線路上にそれぞれプローブ接触電極を更に配設したこと
    を特徴とする請求項１乃至３のいずれか１項に記載の半
    導体装置。
  5. 【請求項５】請求項４記載の半導体装置を評価する方法
    において、 プローブ接触電極にプローブ針を電気的に接触させるこ
    とにより、請求項４記載の半導体装置の一部回路もしく
    は全回路の電気的特性を測定することを特徴とする半導
    体装置の評価方法。
JP2234097A 1990-09-03 1990-09-03 半導体装置及びその評価方法 Expired - Lifetime JP3058898B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2234097A JP3058898B2 (ja) 1990-09-03 1990-09-03 半導体装置及びその評価方法
US07/753,049 US5160907A (en) 1990-09-03 1991-08-30 Multiple layer semiconductor circuit module
GB9118724A GB2248346B (en) 1990-09-03 1991-09-02 Multiple layer semiconductor circuit module
FR9110875A FR2666452A1 (fr) 1990-09-03 1991-09-03 Module de circuit a semiconducteurs multicouche.

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2234097A JP3058898B2 (ja) 1990-09-03 1990-09-03 半導体装置及びその評価方法

Publications (2)

Publication Number Publication Date
JPH04113648A JPH04113648A (ja) 1992-04-15
JP3058898B2 true JP3058898B2 (ja) 2000-07-04

Family

ID=16965577

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2234097A Expired - Lifetime JP3058898B2 (ja) 1990-09-03 1990-09-03 半導体装置及びその評価方法

Country Status (4)

Country Link
US (1) US5160907A (ja)
JP (1) JP3058898B2 (ja)
FR (1) FR2666452A1 (ja)
GB (1) GB2248346B (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5309122A (en) * 1992-10-28 1994-05-03 Ball Corporation Multiple-layer microstrip assembly with inter-layer connections
US5376759A (en) * 1993-06-24 1994-12-27 Northern Telecom Limited Multiple layer printed circuit board
KR0160542B1 (ko) * 1994-12-15 1999-02-01 정선종 모노리틱 마이크로 웨이브 집적회로용 기판 및 그 제조방법
US5805431A (en) * 1996-01-17 1998-09-08 Synergy Microwave Corporation Surface Mountable transformer
EP0943157A4 (en) * 1996-10-31 2000-05-24 Sarnoff Corp INTEGRATED ELECTRONIC CIRCUIT
JPH10241996A (ja) * 1997-02-26 1998-09-11 Ngk Spark Plug Co Ltd 積層回路
US6061228A (en) 1998-04-28 2000-05-09 Harris Corporation Multi-chip module having an integral capacitor element
US7015869B2 (en) * 2002-11-18 2006-03-21 Visteon Global Technologies, Inc. High frequency antenna disposed on the surface of a three dimensional substrate
JP5618662B2 (ja) * 2010-07-15 2014-11-05 三菱電機株式会社 半導体素子の特性測定方法および半導体装置の製造方法
US9627310B2 (en) * 2012-04-11 2017-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with self-aligned interconnects

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1445268A (en) * 1974-06-19 1976-08-11 Uralsky Politekhn Inst Multilayer electric circuit structures and methods of fabricating the same
US4110712A (en) * 1975-05-14 1978-08-29 The Secretary Of State For Defence In Her Britannic Majesty's Government Of The United Kingdom Of Great Britain And Northern Ireland Microstrip circuit having coplanar waveguide port
US4500905A (en) * 1981-09-30 1985-02-19 Tokyo Shibaura Denki Kabushiki Kaisha Stacked semiconductor device with sloping sides
JPS58103149A (ja) * 1981-12-15 1983-06-20 Matsushita Electric Works Ltd 半導体装置
US4770640A (en) * 1983-06-24 1988-09-13 Walter Howard F Electrical interconnection device for integrated circuits
JPS60114004A (ja) * 1983-11-25 1985-06-20 Murata Mfg Co Ltd 誘電体フィルタの実装構造
JPS6118164A (ja) * 1984-07-04 1986-01-27 Mitsubishi Electric Corp 半導体装置
JPS61288455A (ja) * 1985-06-17 1986-12-18 Fujitsu Ltd 多層半導体装置の製造方法
US4706166A (en) * 1986-04-25 1987-11-10 Irvine Sensors Corporation High-density electronic modules--process and product
JPS6350102A (ja) * 1986-08-20 1988-03-03 Fujitsu Ltd 誘電体共振器
US4967171A (en) * 1987-08-07 1990-10-30 Mitsubishi Danki Kabushiki Kaisha Microwave integrated circuit
US4906953A (en) * 1988-09-08 1990-03-06 Varian Associates, Inc. Broadband microstrip to coplanar waveguide transition by anisotropic etching of gallium arsenide
US5093639A (en) * 1990-09-20 1992-03-03 The United States Of America As Represented By The Secretary Of The Air Force Electromagnetic stripline coupler apparatus

Also Published As

Publication number Publication date
FR2666452A1 (fr) 1992-03-06
US5160907A (en) 1992-11-03
JPH04113648A (ja) 1992-04-15
GB2248346A (en) 1992-04-01
GB9118724D0 (en) 1991-10-16
GB2248346B (en) 1995-01-04

Similar Documents

Publication Publication Date Title
KR900001273B1 (ko) 반도체 집적회로 장치
JP3859340B2 (ja) 半導体装置
JPH04180401A (ja) 高周波伝送線路
JP2507476B2 (ja) 半導体集積回路装置
JP3058898B2 (ja) 半導体装置及びその評価方法
US7613009B2 (en) Electrical transition for an RF component
US5182631A (en) Film carrier for RF IC
JPH09172221A (ja) 光半導体素子の実装構造
EP1372215A2 (en) Semiconductor module structure incorporating antenna
US6605871B2 (en) RF circuit chip and RF circuit device including the RF circuit chip
US7408119B2 (en) Electrical interconnection for high-frequency devices
JP2002271101A (ja) 半導体装置
JP3489926B2 (ja) 高周波回路装置
US6094114A (en) Slotline-to-slotline mounted flip chip
JP3140385B2 (ja) 高周波用半導体装置
JP3462062B2 (ja) 高周波用伝送線路の接続構造および配線基板
JP3048992B2 (ja) Ｍｍｉｃモジュール
JP3181036B2 (ja) 高周波用パッケージの実装構造
JP3641710B2 (ja) 高周波伝送路の変換線路を用いた回路機能ブロックの接続方法と、それを用いた高周波回路基板およびその実装構造
JP4206185B2 (ja) 高周波半導体装置
JP3112253B2 (ja) 高周波用半導体装置
JPH01143502A (ja) マイクロ波集積回路
JP2666156B2 (ja) 高周波ｉｃ用フイルムキヤリア
JP3852589B2 (ja) マイクロ波集積回路、誘電体基板
JP2637975B2 (ja) 半導体装置用パツケージ

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040511

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040712

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050322

RD01 Notification of change of attorney

Effective date: 20050414

Free format text: JAPANESE INTERMEDIATE CODE: A7426

A61 First payment of annual fees (during grant procedure)

Effective date: 20050414

Free format text: JAPANESE INTERMEDIATE CODE: A61

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090428

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees