JPS61288455A - 多層半導体装置の製造方法 - Google Patents
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
三次元集積回路を実現することを目的として、複数の集
積回路の形成された半導体ウェーI\の厚さを薄くし、
銀ペースト等を使用して、それらを好ましくはそれらの
背面を相互に連結して2層の集積回路が1対をなす集積
回路の組を作り、これらの集積回路の組を積層して二酸
化シリコンを主体とする接着剤等をもって接着し、各集
積回路毎にスライス分割して多層半導体装置チップを形
成する多層半導体装置の製造方法の改良であり、上記二
つの半導体ウェー八を銀ペースト等をもって連結する場
合、かなりの厚さの金属板を介在させ、これを放熱板と
して活用するものである。さらに、少なくとも1の側面
において半導体層と絶縁物層とを溶解除去してこの金属
板を突出させ、外気との接触面を大きくして放射効果を
大きくすることができる。また、上記の多層半導体装置
の1の側面にヒートシンクを固着すれば、放熱効果が大
きくなる。さらに、上記の突出した金属板と嵌合するス
リットを有するヒートシンクを用意しておき、このヒー
トシンクに上記の突出した金属板を挿入すれば、放熱効
果はさらに大きくなる。
積回路の形成された半導体ウェーI\の厚さを薄くし、
銀ペースト等を使用して、それらを好ましくはそれらの
背面を相互に連結して2層の集積回路が1対をなす集積
回路の組を作り、これらの集積回路の組を積層して二酸
化シリコンを主体とする接着剤等をもって接着し、各集
積回路毎にスライス分割して多層半導体装置チップを形
成する多層半導体装置の製造方法の改良であり、上記二
つの半導体ウェー八を銀ペースト等をもって連結する場
合、かなりの厚さの金属板を介在させ、これを放熱板と
して活用するものである。さらに、少なくとも1の側面
において半導体層と絶縁物層とを溶解除去してこの金属
板を突出させ、外気との接触面を大きくして放射効果を
大きくすることができる。また、上記の多層半導体装置
の1の側面にヒートシンクを固着すれば、放熱効果が大
きくなる。さらに、上記の突出した金属板と嵌合するス
リットを有するヒートシンクを用意しておき、このヒー
トシンクに上記の突出した金属板を挿入すれば、放熱効
果はさらに大きくなる。
本発明は、多層半導体装置の製造方法の改良に関する。
特に、多層半導体装置の放熱効果を向上し電流容量を増
大する改良に関する。
大する改良に関する。
集積回路の集積度の向上は、従来、パターンを微細化す
ることにより、二次元的集積度を向上し、さらにプリン
ト基板の実装技術を改善することによ°り達成されて来
たが、これらの手法には自づと限界がある。
ることにより、二次元的集積度を向上し、さらにプリン
ト基板の実装技術を改善することによ°り達成されて来
たが、これらの手法には自づと限界がある。
そこで、本出願の発明者は、集積回路チップ自 ′体を
積層する積層チップ型多層半導体装置の製造方法を開発
して既に特許出願をなしている(特願昭59−6094
3号)。
積層する積層チップ型多層半導体装置の製造方法を開発
して既に特許出願をなしている(特願昭59−6094
3号)。
これは、第8図に示すように、半導体ウェーハlの1面
に複数の素子2を形成し配線も形成して複数の集積回路
となし、集積回路として一応完成した後、上記複数の集
積回路がその中に形成されている半導体ウェーハ1の他
面を研磨して厚さを50〜70ル国程度に減し、これら
の集積回路の裏面ヲ例えば銀ペーストのような導電性板
状体3を介して貼着して2層の集積回路が1対をなす集
積回路の組4を作り、これらの集積回路の組4を積層し
、接着剤(例えば富士通型の、二酸化シリコンを主体と
する接着剤プロス等)を使用して接着して、多層の集積
回路の組を内包するウェーハ積層体6を製造し、これを
スライスして多層半導体装置チップを形成し、その後、
この多層半導体装置チップのそれぞれの層に含まれる回
路の間に電極配線13をなすものである。
に複数の素子2を形成し配線も形成して複数の集積回路
となし、集積回路として一応完成した後、上記複数の集
積回路がその中に形成されている半導体ウェーハ1の他
面を研磨して厚さを50〜70ル国程度に減し、これら
の集積回路の裏面ヲ例えば銀ペーストのような導電性板
状体3を介して貼着して2層の集積回路が1対をなす集
積回路の組4を作り、これらの集積回路の組4を積層し
、接着剤(例えば富士通型の、二酸化シリコンを主体と
する接着剤プロス等)を使用して接着して、多層の集積
回路の組を内包するウェーハ積層体6を製造し、これを
スライスして多層半導体装置チップを形成し、その後、
この多層半導体装置チップのそれぞれの層に含まれる回
路の間に電極配線13をなすものである。
この構造の多層半導体装置は、その寸法特に高さを減少
して集積度を向上するには顕著な効果を有する。
して集積度を向上するには顕著な効果を有する。
しかし、単位体積当り発熱量が増加し過熱のおそれがあ
り、特に、パワートランジスタ等の高発熱体を含ませる
ことが困難であるという欠点がある。
り、特に、パワートランジスタ等の高発熱体を含ませる
ことが困難であるという欠点がある。
本発明の目的は、この欠点を解消するものであり、上記
せる積層チップ型多層半導体装置の製造方法において、
放熱効果を向上する改良を提供することにある。
せる積層チップ型多層半導体装置の製造方法において、
放熱効果を向上する改良を提供することにある。
本発明は、第1図に示すように、積層チップ型多層半導
体装置の製造方法において、半導体ウェーハ1の1面に
素子2を形成し、この半導体ウェーハlの他面を研磨し
てこの半導体ウェーハlの厚さを減少し、この厚さの減
少した半導体ウェーハ1を2個、放熱板を構成する金属
板3を銀ペースト等を使用して、互いに貼着してこの半
導体ウェーハ1の組4を形成し、この半導体ウェーハl
の組4の複数個を接着して多層の半導体装置の組を内包
するウェーハ積層体6を形成し、このウェーハ積層体6
を前記の多層の半導体装置の粗角にスライスして多層半
導体装置チップ7を形成し、この多層半導体装置チップ
7の側面に前記の多層半導体装置チップ7のそれぞれの
層に含まれる素子2をもって構成される回路の間に接続
される中間接続回路9を形成する工程を含むことを特徴
とする。
体装置の製造方法において、半導体ウェーハ1の1面に
素子2を形成し、この半導体ウェーハlの他面を研磨し
てこの半導体ウェーハlの厚さを減少し、この厚さの減
少した半導体ウェーハ1を2個、放熱板を構成する金属
板3を銀ペースト等を使用して、互いに貼着してこの半
導体ウェーハ1の組4を形成し、この半導体ウェーハl
の組4の複数個を接着して多層の半導体装置の組を内包
するウェーハ積層体6を形成し、このウェーハ積層体6
を前記の多層の半導体装置の粗角にスライスして多層半
導体装置チップ7を形成し、この多層半導体装置チップ
7の側面に前記の多層半導体装置チップ7のそれぞれの
層に含まれる素子2をもって構成される回路の間に接続
される中間接続回路9を形成する工程を含むことを特徴
とする。
そして、上記の中間接続回路9は4面には形成せず(3
面までは可)、少なくとも1面において、半導体層lと
絶縁物層5を除去して金属板3の端部31を突出させれ
ば、放熱面積が増大する。
面までは可)、少なくとも1面において、半導体層lと
絶縁物層5を除去して金属板3の端部31を突出させれ
ば、放熱面積が増大する。
また、大きなヒートシンクを用意しておき、上記の側面
の1面をこれと固着すれば、さらに放熱効果は良好とな
る。
の1面をこれと固着すれば、さらに放熱効果は良好とな
る。
さらに、上記の金属板3の端部31が突出している多層
半導体装置の端部31と嵌合しうるようなスリット11
を有するヒートシンク12を用意しておき、これらを嵌
合させれば、や゛はり放熱効果が良好となる。
半導体装置の端部31と嵌合しうるようなスリット11
を有するヒートシンク12を用意しておき、これらを嵌
合させれば、や゛はり放熱効果が良好となる。
本発明は、上記せる積層チップ型多層半導体装置におい
て、各チップ間に放熱板を挿入して放熱面積を増大し、
また、放熱板の端部を突出させて放熱面積を増加し、さ
らに、積層チップ型多層半導体装置の側面にヒートシン
クを取り付けてさらに放熱効果を大きくしたものである
。
て、各チップ間に放熱板を挿入して放熱面積を増大し、
また、放熱板の端部を突出させて放熱面積を増加し、さ
らに、積層チップ型多層半導体装置の側面にヒートシン
クを取り付けてさらに放熱効果を大きくしたものである
。
以下、図面を参照しつ一1本発明の3の実施例に係る多
層半導体装置の製造方法についてさらに説明する。
層半導体装置の製造方法についてさらに説明する。
第」二例
第2図参照
半導体ウェーハ1の上面に、素子2の組み合わせよりな
る集積回路を形成する。このとき、後の工程で側面に形
成される回路との接続端子を各集積回路の境界すなわち
後の工程においてスライスされる領域に形成しておく必
要がある。なお、後の工程でスライスしたとき(100
)面が出るように結晶方位を選択しておくことが望まし
い。
る集積回路を形成する。このとき、後の工程で側面に形
成される回路との接続端子を各集積回路の境界すなわち
後の工程においてスライスされる領域に形成しておく必
要がある。なお、後の工程でスライスしたとき(100
)面が出るように結晶方位を選択しておくことが望まし
い。
第3図参照
半導体ウェーハ1の裏面を研磨して厚さを5〜70ル鳳
程度に減少した後、これらの半導体ウェーハlの裏面を
相互に対向させ、これらの間に厚さが約0.05〜1■
のアルミニウム等の金属板3を入れて、例えば銀ペース
トを使用して貼着して、半、 薯ル内−−ハの釦Aか
廐濤十りこの2下程においては、ビセン(C22H14
)のような熱可塑性接着剤を使用して半導体ウェーハ1
をラッピングマシンまたはプレスに支持する必要のある
ことは周知である。
程度に減少した後、これらの半導体ウェーハlの裏面を
相互に対向させ、これらの間に厚さが約0.05〜1■
のアルミニウム等の金属板3を入れて、例えば銀ペース
トを使用して貼着して、半、 薯ル内−−ハの釦Aか
廐濤十りこの2下程においては、ビセン(C22H14
)のような熱可塑性接着剤を使用して半導体ウェーハ1
をラッピングマシンまたはプレスに支持する必要のある
ことは周知である。
第4図参照
半導体ウェーへの組4を複数個接着する。この工程は、
上記と同様ピセン等の熱可塑性接着剤を使用して半導体
ウェーへの組4の一方の面をプレスに接着し、他方の面
を例えば二酸化シリコンを主成分とする接着剤(富士通
製プロス)等を使用して相互に接着する。換言すれば、
2組の半導体ウェーへの組4の間に接着剤を挟んで押圧
する。
上記と同様ピセン等の熱可塑性接着剤を使用して半導体
ウェーへの組4の一方の面をプレスに接着し、他方の面
を例えば二酸化シリコンを主成分とする接着剤(富士通
製プロス)等を使用して相互に接着する。換言すれば、
2組の半導体ウェーへの組4の間に接着剤を挟んで押圧
する。
2組の接着が完了したら、一部領域を加熱してプレスの
一方と接着している側の熱可塑性接着剤を溶解して、次
の半導体ウェーへの組4を積層接着する。接着剤は硬化
の後二酸化シリコンを主体とする絶縁物層5となる。こ
の工程により、多層の半導体装置の組を内包するウェー
ハ積層体6が形成される。
一方と接着している側の熱可塑性接着剤を溶解して、次
の半導体ウェーへの組4を積層接着する。接着剤は硬化
の後二酸化シリコンを主体とする絶縁物層5となる。こ
の工程により、多層の半導体装置の組を内包するウェー
ハ積層体6が形成される。
第°1図参照
多層の半導体装置の組を内包するウェーハ積層体6を多
層の半導体装置の粗角に、すなわち、後の工程で一体の
集積回路とされる回路群毎にスライスして、多層半導体
装置チップ7を形成する。
層の半導体装置の粗角に、すなわち、後の工程で一体の
集積回路とされる回路群毎にスライスして、多層半導体
装置チップ7を形成する。
スライスによって露出した側面8を研磨して鏡面となし
、各層の集積回路の間を有機的に結合する中間接続回路
9を、上記の鏡面とされた側面8に形成する。
、各層の集積回路の間を有機的に結合する中間接続回路
9を、上記の鏡面とされた側面8に形成する。
以上の工程をもって製造された多層集積回路には、大き
な放熱板が設けられているので、熱はチップ全面に容易
に広がり、チップの一部領域のみが過熱することはなく
、放熱効果が良好である。
な放熱板が設けられているので、熱はチップ全面に容易
に広がり、チップの一部領域のみが過熱することはなく
、放熱効果が良好である。
第」L例
第5図参照
上記説明せる工程において、多層半導体装置チップ7を
形成した後、その側面8の少なくとも1面には、上記と
同様、各層の集積回路の間を有機的に結合する中間接続
回路9を形成し、他の少なくとも1面からは、放熱板3
のみを残して半導体層lと絶縁物層5とを除去して放熱
板3を残留突出させる。この工程には、半導体チップの
組の厚さは 1001L■以上あるので、カッタをもっ
て機械的にカットすることも可能であり、また、 −放
熱板3をモリブデン等をもって製作すれば、過塩素酸と
リン酸との混合液をもってシリコン層lを、マタ、フッ
酸溶液をもって二酸化シリコン層5を溶解することによ
り実行しうる。
形成した後、その側面8の少なくとも1面には、上記と
同様、各層の集積回路の間を有機的に結合する中間接続
回路9を形成し、他の少なくとも1面からは、放熱板3
のみを残して半導体層lと絶縁物層5とを除去して放熱
板3を残留突出させる。この工程には、半導体チップの
組の厚さは 1001L■以上あるので、カッタをもっ
て機械的にカットすることも可能であり、また、 −放
熱板3をモリブデン等をもって製作すれば、過塩素酸と
リン酸との混合液をもってシリコン層lを、マタ、フッ
酸溶液をもって二酸化シリコン層5を溶解することによ
り実行しうる。
以上の工程をもって製造された多層集積回路の放熱板は
、その端子部31が空中に突出しており、大きな接触面
積をもって空気と接触しているので、放熱効果が良好で
ある。
、その端子部31が空中に突出しており、大きな接触面
積をもって空気と接触しているので、放熱効果が良好で
ある。
1ユ1
第6図参照
上記説明せる工程において、多層半導体装置チップ7を
形成した後、その側面8の少なくとも1面には、上記と
同様、各層の集積回路の間を有機的に結合する中間接続
回路9を形成し、他の1面を、あらかじめ用意しておい
たヒートシンク1゜に半田付は等の手法をもって固着す
る。このとき、金属板3と半田が融着する。
形成した後、その側面8の少なくとも1面には、上記と
同様、各層の集積回路の間を有機的に結合する中間接続
回路9を形成し、他の1面を、あらかじめ用意しておい
たヒートシンク1゜に半田付は等の手法をもって固着す
る。このとき、金属板3と半田が融着する。
以上の工程をもって製造された多層集積回路の放熱板は
大きなヒートシンクと固着されているので、放熱効果が
極めてよい。
大きなヒートシンクと固着されているので、放熱効果が
極めてよい。
1工l
第7図参照
上記説明せる工程において、多層半導体装置チップ7を
形成した後、その側面8の少なくとも1面には、上記と
同様、各層の集積回路の間を有機的に結合する中間接続
回路9を形成し、他の少なくとも1面からは、放熱板3
のみを残して半導体層lと絶縁物層5とを除去して放熱
板3を残留突出させる。一方、放熱板3の突出した端部
31の間隔と同一の間隔の複数のスリット11が形成さ
れているヒートシンク12を用意しておき、上記の端部
31をスリット11に挿入すればよい。
形成した後、その側面8の少なくとも1面には、上記と
同様、各層の集積回路の間を有機的に結合する中間接続
回路9を形成し、他の少なくとも1面からは、放熱板3
のみを残して半導体層lと絶縁物層5とを除去して放熱
板3を残留突出させる。一方、放熱板3の突出した端部
31の間隔と同一の間隔の複数のスリット11が形成さ
れているヒートシンク12を用意しておき、上記の端部
31をスリット11に挿入すればよい。
以上の工程をもって製造された多層集積回路の放熱板は
、大きなヒートシンクに設けられたスリットの中に植え
込まれているので、放熱効果が極めてよい。
、大きなヒートシンクに設けられたスリットの中に植え
込まれているので、放熱効果が極めてよい。
第」L例
第9図参照
例3.4で形成されたヒートシンクを有する次元チップ
は、第9図に示した毎くパッケージに封入される。ヒー
トシンクに立てられた3次元チップはパッシベーション
膜(ポリイミド系)で被覆された後ポンディングパッド
を出してこれに出力ビンを接続する3次元パッケージを
行なう。
は、第9図に示した毎くパッケージに封入される。ヒー
トシンクに立てられた3次元チップはパッシベーション
膜(ポリイミド系)で被覆された後ポンディングパッド
を出してこれに出力ビンを接続する3次元パッケージを
行なう。
以上説明せるとおり、本発明によれば、上記せる積層チ
ップ型多層半導体装置において、各チップ間に放熱板を
挿入して放熱面積を増大し、また、放熱板の端部を突出
させて放熱面積を増加し、さらに、積層チップ型多層半
導体装置の側面にヒートシンクを取り付けてさらに放熱
効果を大きくされているので、放熱効果の大きな積層チ
ップ型多層半導体装置を提供することができる。
ップ型多層半導体装置において、各チップ間に放熱板を
挿入して放熱面積を増大し、また、放熱板の端部を突出
させて放熱面積を増加し、さらに、積層チップ型多層半
導体装置の側面にヒートシンクを取り付けてさらに放熱
効果を大きくされているので、放熱効果の大きな積層チ
ップ型多層半導体装置を提供することができる。
第1図は、本発明に係る。多層半導体装置の製造方法を
実施して製造した多層集積回路の側面図である。 第2〜4図は、本発明の一実施例に係る多層半導体装置
の製造方法の主要工程完了後の側面図である。 第5図は、本発明の他の実施例に係る多層半導体装置の
製造方法の工程説明図である。 第6図は、本発明のさらに他の実施例に係る多層半導体
装置の製造方法の工程説明図である。 第7図は、本発明の第4の実施例に係る多層半導体装置
の製造方法の工程説明図である。 第8図は、従来技術に係る多層半導体装置の製造方法の
工程説明図である。 第9(a)、(b)図は、本発明の第5の実施例に係る
多層半導体装置の製造方法の工程説明図である。 l・・・半導体ウェーハ、 2・・・素子、3・・・金
属板(放熱板)、 31拳・・金属板(放熱板)の端部
、 4・・・半導体ウェー/\の組、 5・1・絶縁物
層、 6・・拳多層の半導体装置の組を内包するウェ
ーハ積層体、7・・・多層半導体装置チップ、 8・
・・多層半導体装置チップの側面、 9・・会中間接
続回路、 10−−−ヒートシンク、 11・1スリ
ツト、 12−・・ヒートシンク、 13・−・配
線。 不発明 第1図 二層目 第2図 二層目 第3′F3 第4図 44.4 fE ’lta 4tl 第5図 流朱状侑 第8図 第9(a)図 名 ター 欠 )珀二う万・j 19(b)W
実施して製造した多層集積回路の側面図である。 第2〜4図は、本発明の一実施例に係る多層半導体装置
の製造方法の主要工程完了後の側面図である。 第5図は、本発明の他の実施例に係る多層半導体装置の
製造方法の工程説明図である。 第6図は、本発明のさらに他の実施例に係る多層半導体
装置の製造方法の工程説明図である。 第7図は、本発明の第4の実施例に係る多層半導体装置
の製造方法の工程説明図である。 第8図は、従来技術に係る多層半導体装置の製造方法の
工程説明図である。 第9(a)、(b)図は、本発明の第5の実施例に係る
多層半導体装置の製造方法の工程説明図である。 l・・・半導体ウェーハ、 2・・・素子、3・・・金
属板(放熱板)、 31拳・・金属板(放熱板)の端部
、 4・・・半導体ウェー/\の組、 5・1・絶縁物
層、 6・・拳多層の半導体装置の組を内包するウェ
ーハ積層体、7・・・多層半導体装置チップ、 8・
・・多層半導体装置チップの側面、 9・・会中間接
続回路、 10−−−ヒートシンク、 11・1スリ
ツト、 12−・・ヒートシンク、 13・−・配
線。 不発明 第1図 二層目 第2図 二層目 第3′F3 第4図 44.4 fE ’lta 4tl 第5図 流朱状侑 第8図 第9(a)図 名 ター 欠 )珀二う万・j 19(b)W
Claims (1)
- 【特許請求の範囲】 [1]半導体ウェーハ(1)の1面に素子(2)を形成
し、 該半導体ウェーハ(1)2を、放熱板を構成する金属板
(3)を介して、互いに貼着して該半導体ウェーハ(1
)の組(4)を形成し、 該半導体ウェーハ(1)の組(4)の複数個を接着して
多層の半導体装置の組を内包するウェーハ積層体(6)
を形成し、 該ウェーハ積層体(6)を前記多層の半導体装置の組毎
にスライスして多層半導体装置チップ(7)を形成し、 該多層半導体装置チップ(7)の側面に、前記多層半導
体装置チップ(7)のそれぞれの層に含まれる素子(2
)をもって構成される回路の間に接続される中間接続回
路(9)を形成する工程を含むことを特徴とする多層半
導体装置の製造方法。 [2]前記ウェーハ積層体(6)を前記多層半導体装置
の組毎にスライスして多層半導体装置チップ(7)を形
成した後、該多層半導体装置チップ(7)の4の側面(
8)の少なくとも1面に、前記多層半導体装置チップ(
7)のそれぞれの層に含まれる素子(2)をもって構成
される回路の間に接続される中間接続回路(9)を形成
し、前記4の側面(8)の少なくとも1面の半導体層(
1)と絶縁物層(5)とを除去して前記金属板(3)の
端部(31)を残留突出させる工程を含むことを特徴と
する特許請求の範囲第1項記載の多層半導体装置の製造
方法。 [3]前記ウェーハ積層体(6)を前記多層半導体装置
の組毎にスライスして多層半導体装置チップ(7)を形
成した後、該多層半導体装置チップ(7)の4の側面(
8)の少なくとも1面に、前記多層半導体装置チップ(
7)のそれぞれの層に含まれる素子(2)をもって構成
される回路の間に接続される中間接続回路(9)を形成
し、前記4の側面(8)の1面を、あらかじめ用意して
おいたヒートシンク(10)に固着する工程を含むこと
を特徴とする特許請求の範囲第1項または第2項記載の
多層半導体装置の製造方法。 [4]前記残留突出した金属板(3)の間隔と同一の間
隔の複数のスリット(11)を表面に有するヒートシン
ク(12)をあらかじめ用意しておき、前記残留突出し
た金属板(3)の端部(31)を前記ヒートシンク(1
2)のスリット(11)に挿入固着する工程を含むこと
を特徴とする特許請求の範囲第2項記載の多層半導体装
置の製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60131009A JPS61288455A (ja) | 1985-06-17 | 1985-06-17 | 多層半導体装置の製造方法 |
EP86304575A EP0206696B1 (en) | 1985-06-17 | 1986-06-13 | Multi-layer semiconductor device |
DE8686304575T DE3685612T2 (de) | 1985-06-17 | 1986-06-13 | Mehrschicht-halbleiteranordnung. |
KR1019860004722A KR900008973B1 (ko) | 1985-06-17 | 1986-06-13 | 다층 반도체장치 |
US07/667,257 US5051865A (en) | 1985-06-17 | 1991-03-11 | Multi-layer semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60131009A JPS61288455A (ja) | 1985-06-17 | 1985-06-17 | 多層半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61288455A true JPS61288455A (ja) | 1986-12-18 |
JPH0528503B2 JPH0528503B2 (ja) | 1993-04-26 |
Family
ID=15047836
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60131009A Granted JPS61288455A (ja) | 1985-06-17 | 1985-06-17 | 多層半導体装置の製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5051865A (ja) |
EP (1) | EP0206696B1 (ja) |
JP (1) | JPS61288455A (ja) |
KR (1) | KR900008973B1 (ja) |
DE (1) | DE3685612T2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6982489B2 (en) | 2003-04-01 | 2006-01-03 | Renesas Technology Corp. | Semiconductor device having a plurality of laminated semiconductor elements with water absorbing resin films interposed therebetween |
US7361944B2 (en) | 2004-03-18 | 2008-04-22 | Seiko Epson Corporation | Electrical device with a plurality of thin-film device layers |
WO2008139605A1 (ja) * | 2007-05-14 | 2008-11-20 | Kabushiki Kaisha Nihon Micronics | 積層型パッケージ、及び、積層型パッケージの形成方法 |
US9401183B2 (en) | 1997-04-04 | 2016-07-26 | Glenn J. Leedy | Stacked integrated memory device |
Families Citing this family (59)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4954875A (en) * | 1986-07-17 | 1990-09-04 | Laser Dynamics, Inc. | Semiconductor wafer array with electrically conductive compliant material |
FR2634064A1 (fr) * | 1988-07-05 | 1990-01-12 | Thomson Csf | Composant electronique a couche de conductivite thermique elevee |
US5038201A (en) * | 1988-11-08 | 1991-08-06 | Westinghouse Electric Corp. | Wafer scale integrated circuit apparatus |
EP0476136A4 (en) * | 1990-01-24 | 1992-04-22 | Nauchno-Proizvodstvenny Tsentr Elektronnoi Mikrotekhnologii Akademii Nauk Ssr | Three-dimensional electronic unit and method of construction |
JP3058898B2 (ja) * | 1990-09-03 | 2000-07-04 | 三菱電機株式会社 | 半導体装置及びその評価方法 |
JPH0817221B2 (ja) * | 1990-11-13 | 1996-02-21 | 株式会社東芝 | 半導体装置及び半導体ウェーハの実装方法 |
US5847448A (en) * | 1990-12-11 | 1998-12-08 | Thomson-Csf | Method and device for interconnecting integrated circuits in three dimensions |
US5451550A (en) * | 1991-02-20 | 1995-09-19 | Texas Instruments Incorporated | Method of laser CVD seal a die edge |
JPH0513666A (ja) * | 1991-06-29 | 1993-01-22 | Sony Corp | 複合半導体装置 |
US5202754A (en) * | 1991-09-13 | 1993-04-13 | International Business Machines Corporation | Three-dimensional multichip packages and methods of fabrication |
JPH0715969B2 (ja) * | 1991-09-30 | 1995-02-22 | インターナショナル・ビジネス・マシーンズ・コーポレイション | マルチチツプ集積回路パツケージ及びそのシステム |
ATE145292T1 (de) * | 1992-03-17 | 1996-11-15 | Massachusetts Inst Technology | Geringbenachbarte dreidimensionale verbindung. |
US5691885A (en) * | 1992-03-17 | 1997-11-25 | Massachusetts Institute Of Technology | Three-dimensional interconnect having modules with vertical top and bottom connectors |
DE4211899C2 (de) * | 1992-04-09 | 1998-07-16 | Daimler Benz Aerospace Ag | Mikrosystem-Laseranordnung und Mikrosystem-Laser |
JPH0779144B2 (ja) * | 1992-04-21 | 1995-08-23 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 耐熱性半導体チップ・パッケージ |
US5343366A (en) * | 1992-06-24 | 1994-08-30 | International Business Machines Corporation | Packages for stacked integrated circuit chip cubes |
US5854534A (en) * | 1992-08-05 | 1998-12-29 | Fujitsu Limited | Controlled impedence interposer substrate |
EP0586888B1 (en) * | 1992-08-05 | 2001-07-18 | Fujitsu Limited | Three-dimensional multichip module |
US5313097A (en) * | 1992-11-16 | 1994-05-17 | International Business Machines, Corp. | High density memory module |
US5502667A (en) * | 1993-09-13 | 1996-03-26 | International Business Machines Corporation | Integrated multichip memory module structure |
US5561622A (en) * | 1993-09-13 | 1996-10-01 | International Business Machines Corporation | Integrated memory cube structure |
US5596226A (en) * | 1994-09-06 | 1997-01-21 | International Business Machines Corporation | Semiconductor chip having a chip metal layer and a transfer metal and corresponding electronic module |
US5521434A (en) * | 1994-10-17 | 1996-05-28 | International Business Machines Corporation | Semiconductor chip and electronic module with integrated surface interconnects/components |
US5818112A (en) * | 1994-11-15 | 1998-10-06 | Siemens Aktiengesellschaft | Arrangement for capacitive signal transmission between the chip layers of a vertically integrated circuit |
US5701037A (en) * | 1994-11-15 | 1997-12-23 | Siemens Aktiengesellschaft | Arrangement for inductive signal transmission between the chip layers of a vertically integrated circuit |
US5609772A (en) * | 1995-06-05 | 1997-03-11 | International Business Machines Corporation | Cube maskless lead open process using chemical mechanical polish/lead-tip expose process |
US5719745A (en) * | 1995-07-12 | 1998-02-17 | International Business Machines Corporation | Extended surface cooling for chip stack applications |
US5648684A (en) * | 1995-07-26 | 1997-07-15 | International Business Machines Corporation | Endcap chip with conductive, monolithic L-connect for multichip stack |
DE19543540C1 (de) * | 1995-11-22 | 1996-11-21 | Siemens Ag | Vertikal integriertes Halbleiterbauelement mit zwei miteinander verbundenen Substraten und Herstellungsverfahren dafür |
US5763943A (en) * | 1996-01-29 | 1998-06-09 | International Business Machines Corporation | Electronic modules with integral sensor arrays |
US5952725A (en) | 1996-02-20 | 1999-09-14 | Micron Technology, Inc. | Stacked semiconductor devices |
US5673218A (en) | 1996-03-05 | 1997-09-30 | Shepard; Daniel R. | Dual-addressed rectifier storage device |
US6784023B2 (en) | 1996-05-20 | 2004-08-31 | Micron Technology, Inc. | Method of fabrication of stacked semiconductor devices |
US5781413A (en) * | 1996-09-30 | 1998-07-14 | International Business Machines Corporation | Method and apparatus for directing the input/output connection of integrated circuit chip cube configurations |
US5815374A (en) * | 1996-09-30 | 1998-09-29 | International Business Machines Corporation | Method and apparatus for redirecting certain input/output connections of integrated circuit chip configurations |
US5835396A (en) * | 1996-10-17 | 1998-11-10 | Zhang; Guobiao | Three-dimensional read-only memory |
SE511425C2 (sv) * | 1996-12-19 | 1999-09-27 | Ericsson Telefon Ab L M | Packningsanordning för integrerade kretsar |
US6075287A (en) * | 1997-04-03 | 2000-06-13 | International Business Machines Corporation | Integrated, multi-chip, thermally conductive packaging device and methodology |
US5793103A (en) * | 1997-05-08 | 1998-08-11 | International Business Machines Corporation | Insulated cube with exposed wire lead |
JP3501644B2 (ja) * | 1998-02-02 | 2004-03-02 | 日本電気株式会社 | 半導体パッケージの熱抵抗計算方法および記録媒体および熱抵抗計算装置 |
CA2338335A1 (en) * | 1998-07-27 | 2000-02-10 | Reveo, Inc. | Three-dimensional packaging technology for multi-layered integrated circuits |
JP2001352035A (ja) * | 2000-06-07 | 2001-12-21 | Sony Corp | 多層半導体装置の組立治具及び多層半導体装置の製造方法 |
US6956757B2 (en) * | 2000-06-22 | 2005-10-18 | Contour Semiconductor, Inc. | Low cost high density rectifier matrix memory |
US6727422B2 (en) | 2000-09-18 | 2004-04-27 | Chris Macris | Heat sink/heat spreader structures and methods of manufacture |
US6743972B2 (en) | 2000-09-18 | 2004-06-01 | Chris Macris | Heat dissipating IC devices |
US6818817B2 (en) | 2000-09-18 | 2004-11-16 | Chris Macris | Heat dissipating silicon-on-insulator structures |
US20030002267A1 (en) * | 2001-06-15 | 2003-01-02 | Mantz Frank E. | I/O interface structure |
US6945054B1 (en) * | 2002-10-04 | 2005-09-20 | Richard S. Norman | Method and apparatus for cooling microelectronic complexes including multiple discrete functional modules |
US6856010B2 (en) * | 2002-12-05 | 2005-02-15 | Staktek Group L.P. | Thin scale outline package |
JP4554152B2 (ja) * | 2002-12-19 | 2010-09-29 | 株式会社半導体エネルギー研究所 | 半導体チップの作製方法 |
US20040207990A1 (en) * | 2003-04-21 | 2004-10-21 | Rose Andrew C. | Stair-step signal routing |
US7999383B2 (en) | 2006-07-21 | 2011-08-16 | Bae Systems Information And Electronic Systems Integration Inc. | High speed, high density, low power die interconnect system |
US7813157B2 (en) * | 2007-10-29 | 2010-10-12 | Contour Semiconductor, Inc. | Non-linear conductor memory |
US7933133B2 (en) * | 2007-11-05 | 2011-04-26 | Contour Semiconductor, Inc. | Low cost, high-density rectifier matrix memory |
US20090225621A1 (en) * | 2008-03-05 | 2009-09-10 | Shepard Daniel R | Split decoder storage array and methods of forming the same |
WO2009149061A2 (en) * | 2008-06-02 | 2009-12-10 | Contour Semiconductor, Inc. | Diode decoder array with non-sequential layout and methods of forming the same |
US8325556B2 (en) * | 2008-10-07 | 2012-12-04 | Contour Semiconductor, Inc. | Sequencing decoder circuit |
US8772920B2 (en) * | 2011-07-13 | 2014-07-08 | Oracle International Corporation | Interconnection and assembly of three-dimensional chip packages |
MY192051A (en) * | 2016-12-29 | 2022-07-25 | Intel Corp | Stacked dice systems |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5839055A (ja) * | 1981-08-31 | 1983-03-07 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JPS5890744A (ja) * | 1981-11-25 | 1983-05-30 | Mitsubishi Electric Corp | 半導体装置 |
JPS5891664A (ja) * | 1981-11-26 | 1983-05-31 | Mitsubishi Electric Corp | 積層構造半導体装置 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3243660A (en) * | 1966-03-29 | Electroni c module as sbmbly | ||
GB1083200A (en) * | 1966-08-17 | 1967-09-13 | Standard Telephones Cables Ltd | Improvements in or relating to semiconductor devices |
DE1591105A1 (de) * | 1967-12-06 | 1970-09-24 | Itt Ind Gmbh Deutsche | Verfahren zum Herstellen von Festkoerperschaltungen |
US3705332A (en) * | 1970-06-25 | 1972-12-05 | Howard L Parks | Electrical circuit packaging structure and method of fabrication thereof |
US3704455A (en) * | 1971-02-01 | 1972-11-28 | Alfred D Scarbrough | 3d-coaxial memory construction and method of making |
US4283754A (en) * | 1979-03-26 | 1981-08-11 | Bunker Ramo Corporation | Cooling system for multiwafer high density circuit |
US4546406A (en) * | 1980-09-25 | 1985-10-08 | Texas Instruments Incorporated | Electronic circuit interconnection system |
US4500905A (en) * | 1981-09-30 | 1985-02-19 | Tokyo Shibaura Denki Kabushiki Kaisha | Stacked semiconductor device with sloping sides |
US4628407A (en) * | 1983-04-22 | 1986-12-09 | Cray Research, Inc. | Circuit module with enhanced heat transfer and distribution |
US4514784A (en) * | 1983-04-22 | 1985-04-30 | Cray Research, Inc. | Interconnected multiple circuit module |
DE3381187D1 (de) * | 1983-11-07 | 1990-03-08 | Irvine Sensors Corp | Detektoranordnungsstruktur und -herstellung. |
JPS6118164A (ja) * | 1984-07-04 | 1986-01-27 | Mitsubishi Electric Corp | 半導体装置 |
US4698662A (en) * | 1985-02-05 | 1987-10-06 | Gould Inc. | Multichip thin film module |
-
1985
- 1985-06-17 JP JP60131009A patent/JPS61288455A/ja active Granted
-
1986
- 1986-06-13 KR KR1019860004722A patent/KR900008973B1/ko not_active IP Right Cessation
- 1986-06-13 DE DE8686304575T patent/DE3685612T2/de not_active Expired - Fee Related
- 1986-06-13 EP EP86304575A patent/EP0206696B1/en not_active Expired - Lifetime
-
1991
- 1991-03-11 US US07/667,257 patent/US5051865A/en not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5839055A (ja) * | 1981-08-31 | 1983-03-07 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JPS5890744A (ja) * | 1981-11-25 | 1983-05-30 | Mitsubishi Electric Corp | 半導体装置 |
JPS5891664A (ja) * | 1981-11-26 | 1983-05-31 | Mitsubishi Electric Corp | 積層構造半導体装置 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9401183B2 (en) | 1997-04-04 | 2016-07-26 | Glenn J. Leedy | Stacked integrated memory device |
US6982489B2 (en) | 2003-04-01 | 2006-01-03 | Renesas Technology Corp. | Semiconductor device having a plurality of laminated semiconductor elements with water absorbing resin films interposed therebetween |
US7361944B2 (en) | 2004-03-18 | 2008-04-22 | Seiko Epson Corporation | Electrical device with a plurality of thin-film device layers |
WO2008139605A1 (ja) * | 2007-05-14 | 2008-11-20 | Kabushiki Kaisha Nihon Micronics | 積層型パッケージ、及び、積層型パッケージの形成方法 |
JPWO2008139605A1 (ja) * | 2007-05-14 | 2010-07-29 | 株式会社日本マイクロニクス | 積層型パッケージ、及び、積層型パッケージの形成方法 |
JP5069744B2 (ja) * | 2007-05-14 | 2012-11-07 | 株式会社日本マイクロニクス | 積層型パッケージ、及び、積層型パッケージの形成方法 |
Also Published As
Publication number | Publication date |
---|---|
EP0206696A2 (en) | 1986-12-30 |
US5051865A (en) | 1991-09-24 |
JPH0528503B2 (ja) | 1993-04-26 |
KR870000760A (ko) | 1987-02-20 |
DE3685612T2 (de) | 1993-01-28 |
DE3685612D1 (de) | 1992-07-16 |
KR900008973B1 (ko) | 1990-12-15 |
EP0206696B1 (en) | 1992-06-10 |
EP0206696A3 (en) | 1988-08-10 |
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