JP2002026233A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JP2002026233A
JP2002026233A JP2000203395A JP2000203395A JP2002026233A JP 2002026233 A JP2002026233 A JP 2002026233A JP 2000203395 A JP2000203395 A JP 2000203395A JP 2000203395 A JP2000203395 A JP 2000203395A JP 2002026233 A JP2002026233 A JP 2002026233A
Authority
JP
Japan
Prior art keywords
semiconductor chip
back surface
connection electrode
external connection
bridge
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000203395A
Other languages
English (en)
Other versions
JP3650001B2 (ja
Inventor
Noriaki Sakamoto
則明 坂本
Akira Ochiai
公 落合
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2000203395A priority Critical patent/JP3650001B2/ja
Priority to US09/821,361 priority patent/US7208826B2/en
Publication of JP2002026233A publication Critical patent/JP2002026233A/ja
Application granted granted Critical
Publication of JP3650001B2 publication Critical patent/JP3650001B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828—Etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828—Etching
    • H01L21/4832—Etching a temporary substrate after encapsulation process to form leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32014—Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901—Structure
    • H01L2224/4903—Connectors having different sizes, e.g. different diameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4905—Shape
    • H01L2224/49051—Connectors having different shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】 従来のリードフレームを用い、半導体チップ
を複数個実装して１パッケージにした半導体装置は、半
導体チップ間を接続するブリッヂがアイランド状に形成
されるため、接着テープを用いてブリッヂを支持しなけ
ればならなかった。 【解決手段】 ダイパッド５０、５１、外部接続電極５
２およびブリッヂ５３等は、ハーフエッチングされた
後、絶縁性樹脂を被覆するため、支持リードや接着テー
プ等の連結部材を採用することなく１パッケージが可能
となる。しかも支持基板を採用することなく製造できる
ので、薄型で、放熱性の優れた半導体装置となる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
半導体装置の製造方法に関するものであり、特に複数の
半導体チップが平面的に、または重ね合わせて実装され
た半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】近年、メモリの容量を増大させるため
に、また回路機能を拡大するために複数のチップが１パ
ッケージされている。
【０００３】例えば、図１２には、２つの半導体チップ
１、２が２次元で配置され、１パッケージされた半導体
装置３が示されている。この半導体装置３は、リードフ
レームで構成され第１のダイパッド４と第２のダイパッ
ド５の周囲には、リード６が多数配置されている。また
第１のダイパッド４と第２のダイパッド５の間には、ブ
リッヂ７が配置されている。そして第１のダイパッド４
の上には第１の半導体チップ１が固着され、第２のダイ
パッド５の上には第２の半導体チップ２が固着され、半
導体チップ１、２の第１のボンディングパッド８とリー
ド６上の第２のボンディングパッド９との間は、金属細
線１０が接続されている。また第１の半導体チップ１と
第２の半導体チップ２を電気的に接続するため、ブリッ
ヂ７を使っている。つまり第１の半導体チップ１のボン
ディングパッド８とブリッヂ７、このブリッヂ７と前記
第２の半導体チップ２のボンディングパッド８ａは、金
属細線１０を介して接続されている。そして、全体が絶
縁性樹脂１１で１パッケージされている。
【０００４】また金属細線１０は、一方がボールボンデ
ィング、他方がスティッチボンディングで接続されてい
る。このスティッチボンディングは、超音波が長時間加
えられ、半導体チップの劣化を招くため、半導体チップ
側でボールボンディング、リード６上のボンディングパ
ッド側でスティッチボンディングが採用されている。
【０００５】しかし第１の半導体チップ１と第２の半導
体チップ２を金属細線１０で直接接続する場合、必ずど
ちらかの半導体チップがスティッチボンディングで接続
される。そのため、本構造ではブリッヂ７を形成する事
により、どちらの半導体チップもボールボンディングで
接続されるように構成している。
【０００６】
【発明が解決しようとする課題】しかしながら前述した
図１２のリードフレームに於いて、リード６…は、タイ
バーで連結されているため、取り扱いが容易であるが、
ブリッヂ７は、アイランド状に形成されるため、このま
までは落下してしまい、色々な工夫が施されている。
【０００７】ここでは、第１のダイパッド４と第２のダ
イパッド５を連結させる連結片１２を設け、この連結片
１２と前記ブリッヂ…を接着テープ１３で貼り合わせて
いる。
【０００８】しかしこの接着テープ１３は、モールド時
に熱が加えられるため、耐熱性が必要であり、高価なも
のであり、半導体装置としてコストアップになる問題が
あった。
【０００９】またブリッヂ７を落下させずに支持する方
法としては、フレキシブルシート、セラミック基板また
はプリント基板等の支持基板の上にブリッヂを含めたリ
ードパターンを形成し、これをモールドする方法が考え
られる。しかしこの支持基板を採用すれば、半導体装置
として厚くなり、コストアップになってしまう問題があ
った。また支持基板にモールドされた半導体チップは、
支持基板で熱的に絶縁されるため、半導体チップが温度
上昇してしまう問題がった。特に、半導体チップが温度
上昇すると、駆動電流の低下、駆動周波数の低下を招
き、本来の半導体チップの能力を引き出せない問題もあ
った。
【００１０】
【課題を解決するための手段】本発明は、前述した課題
に鑑みて成され、第１に、お互いが電気的に接続される
第１の半導体チップおよび第２の半導体チップと、前記
第１の半導体チップと前記第２の半導体チップの間に設
けられ、前記第１の半導体チップと前記第２の半導体チ
ップを電気的に接続するブリッヂと、前記第１の半導体
チップと前記第２の半導体チップの搭載領域を囲むよう
に設けられ、裏面の少なくとも一部が外部との接続電極
となる外部接続電極と、前記第１の半導体チップと前記
外部接続電極、前記第２の半導体チップと前記外部接続
電極を電気的に接続する第１の金属細線と、前記第１の
半導体チップと前記ブリッヂ、前記第２の半導体チップ
と前記ブリッヂを電気的に接続する第２の金属細線と、
前記第１の半導体チップ、前記第２の半導体チップ、前
記外部接続電極、第１の金属細線および前記第２の金属
細線を封止する絶縁性樹脂とを備えた半導体装置に於い
て、前記絶縁性樹脂は、前記ブリッヂおよび前記外部接
続電極の裏面を露出し、前記第２の金属細線は、前記第
１の半導体チップおよび前記第２の半導体チップ上でボ
ールボンディングされ、前記ブリッヂ上でスティッチボ
ンディングされることで解決するものである。
【００１１】後述する製造方法から明らかな様に、ブリ
ッヂ、外部接続電極は、絶縁性樹脂で支持されているた
め、従来のような接着テープが不要となり、しかも半導
体チップの裏面は、直接実装基板へと実装されるため、
半導体チップの温度上昇を防止することができる。
【００１２】第２に、前記絶縁性樹脂の裏面および前記
ブリッヂの裏面に絶縁被膜が設けられることにより、ブ
リッヂの裏面に実装基板上の配線を延在させることが可
能となり、実装基板側の配線パターンの簡略化がはかれ
る。
【００１３】第３に、前記絶縁性樹脂の裏面、前記ブリ
ッヂの裏面および前記外部接続電極の裏面に絶縁被膜が
設けられ、前記外部接続電極の一部が露出されること
で、実装基板側の電極と接続出来るようになり、または
絶縁もはかれる。
【００１４】第４に、樹脂封止領域に対応する全面に渡
り平坦な裏面と、前記裏面から所定の厚みでシート状に
形成され、上金型との当接領域で囲まれる領域に、外部
接続電極およびブリッヂが凸状に形成されている表面を
有する板状体を用意し、前記半導体素子搭載領域に半導
体素子を搭載すると共に、前記外部接続電極と前記半導
体チップ、ブリッヂと前記半導体チップを電気的に接続
し、前記板状体を金型に搭載し、前記板状体と前記上金
型で構成される空間に絶縁性樹脂を充填し、前記充填さ
れた樹脂の裏面に露出する板状体を取り除いて前記凸部
をそれぞれ分離する工程とを有することで解決するもの
である。
【００１５】半導体チップの搭載、電気的接続および絶
縁性樹脂の充填までは、外部接続電極やブリッヂとなる
板状体を支持基板として活用し、外部接続電極やブリッ
ヂの分離は、硬化された絶縁性樹脂を支持基板として採
用していることにより、従来用いていたプリント基板、
セラミック基板等の支持基板が不要となる。またブリッ
ヂも接着テープを採用することなく形成できる。
【００１６】
【発明の実施の形態】半導体装置を説明する第１の実施
の形態図１Ａは、本発明による半導体装置の平面図であ
り、図１Ｂ〜図１Ｅは、図１ＡのＡ−Ａ線に対応する断
面図である。また図１Ｂ〜図１Ｅで、半導体装置の裏面
構造を４タイプで示した。
【００１７】本発明は、第１のダイパッド５０と第２の
ダイパッド５１が実質同一平面に配置され、この周囲に
は、外部接続電極５２が設けられている。この外部接続
電極５２は、表面がボンディングパッドとなり、裏面が
外部と接続される。そして第１のダイパッド５０と第２
のダイパッド５１の間には、少なくとも１つのブリッヂ
５３が設けられている。
【００１８】また第１のダイパッド５０の上には、第１
の半導体チップ５４が固着され、第２のダイパッド５１
には第２の半導体チップ５５が固着され、金属細線を介
して接続されている。
【００１９】金属細線には、外部接続電極５２と接続さ
れる第１の金属細線５６とブリッヂ５３に接続される第
２の金属細線５７がある。また半導体チップの表面に
は、複数のボンディングパッドが設けられている。そし
てそのボンディングパッドの入出力信号に基づき、少な
くとも一部のボンディングパッドが選択され、これに対
応して外部接続電極５２の位置や数が決定されている。
そしてこの選択された半導体チップ上のボンディングパ
ッド５８と外部接続電極５２が第１の金属細線５６を介
して接続されている。
【００２０】一方第１の半導体チップ５４と第２の半導
体チップ５５との接続は、第１の半導体チップ５４のボ
ンディングパッド５９とブリッヂ５３の一端が第２の金
属細線５７で接続され、ブリッヂ５３の他端と第２の半
導体チップ５５のボンディングパッド６０が第２の金属
細線５７を介して接続されている。
【００２１】本構造は、ブリッヂ５３が設けられるた
め、第１の半導体チップ５４、第２の半導体チップ５５
側で接続される金属細線５６、５７は、全てボールボン
ディングで接続できる。
【００２２】また図７〜図１１の説明からも明らかな様
に、外部接続電極５２、ブリッヂ５３は、導電箔をハー
フエッチングし、完全に分離する前に絶縁性樹脂６１で
モールドして支持するため、従来用いた接着テープは全
く不要となる。
【００２３】本発明は、外部接続電極５２、ブリッヂ５
３が、支持リードやタブ吊りリード等の連結片で支持さ
れず、独立して絶縁性樹脂６１に封止される事にある。
しかもこれら独立した外部接続電極５２、ブリッヂ５３
は、接着テープもなく封止されていることにある。従っ
て完成品には、前記連結片の切断箇所がないものであ
る。
【００２４】従来のリードフレームは、吊りリード、タ
イバー等の連結部材を切除して、完成されたものであ
る。つまりリードの表面から側面、裏面に渡るまで完成
品として加工されている。従って完成品のリードフレー
ムであるが故に連結部材が必要になるわけである。そし
てこのリードフレームに半導体チップを搭載した後、絶
縁性樹脂で封止し、この連結部材を切断していた。その
ため、どこにも連結されず島状に配置されるブリッヂ７
は、図１２の如く接着テープ１３のような支持部材で接
着固定するしか方法は無かった。
【００２５】しかし本発明に於いて、リードフレームの
製造側で、導電箔がハーフエッチングされ、外部接続電
極５２、ブリッヂ５３が半完成品の状態で半導体メーカ
ーに供給される。そして半導体メーカー側で素子の実
装、電気的接続、絶縁性樹脂による封止を行い、最後に
外部接続電極５２、ブリッヂ５３の形状が全域に渡り分
離されるように、外部接続電極５２、ブリッヂ５３の裏
面を加工している。従って、タブ吊りリード等の連結部
材、接着テープを採用することなく、しかも連結部材の
機械的分離もなく完成品とする事ができる。
【００２６】絶縁性樹脂６１の裏面は、図１Ａの斜線部
で示した領域が露出している。これを示したものが図１
Ｂである。この露出領域に対応した電極を実装基板側に
形成し、本半導体装置を固着すると、半導体チップ５
４、５５から発生する熱は、熱伝導の優れたダイパッド
５０、５１を介し、実装基板側の電極に放熱できる。従
来の半導体装置は、全領域がパッケージされていたり、
ＳＭＤでは、半田ボールだけが熱伝導部材であり、放熱
性が劣り、半導体チップの特性を最大限に発揮できなか
ったが、本半導体装置は、非常に放熱性が優れ、半導体
チップの特性をより発揮させることができる。
【００２７】図１Ｃは、前述した構造（図１Ｂ）の第１
の変形例である。図１Ｂでは、斜線の部分が露出してい
るため、実装基板側の配線を本半導体装置の裏面に延在
させることが難しかった。また外部接続電極５２、ダイ
パッド５０、５１にロウ材を塗布すると、面積の違いか
ら、ロウ材の厚みが異なり、半導体装置が傾いてしまう
問題も発生した。
【００２８】本発明は、図１Ｃの様に半導体装置の裏面
に絶縁被膜６２を形成することで前記問題点を解決して
いる。図１Ａで示した点線の○は、絶縁被膜６２から露
出した外部接続電極５２、ダイパッド５０、５１を示す
ものである。つまりこの○以外は絶縁被膜６２で覆われ
ているため、実装基板に設けられる配線を本半導体装置
の裏面に延在させることができる特徴を持つ。更には、
○の部分のサイズが実質同一サイズであるため、ロウ材
の厚みは実質同一になる。これは、半田印刷後、リフロ
ー後でも同様である。またＡｇ、Ａｕ、Ａｇ−Ｐｄ等の
導電ペーストでも同様のことが言える。
【００２９】続いて第２の変形例を図１Ｄに示す。ダイ
パッド５０、５１、外部接続電極５２の裏面が絶縁性樹
脂６１の裏面よりも凹むように形成されている。この凹
み部６３の深さを調整すれば、ここに形成されたロウ
材、導電ペーストの量をコントロールでき、接着強度を
調整することができる。更には絶縁性樹脂６１から成る
飛び出し部６４が有るので、前記ロウ材または導電ペー
ストが半導体装置の裏面で接触する事も無くなる。尚、
図１Ｃと同様に絶縁被膜６２を被覆し、○で示した部分
のみを露出させても良い。
【００３０】更に第３の変形例を図１Ｅに示す。これ
は、図１Ｄと逆に凸部６５を設けた例である。この凸部
の高さを調整することにより、実装基板側にダストが存
在しても、半導体装置を良好に接続できるメリットを有
する。例えば、図１Ｂ、図１Ｃの半導体装置に於いて、
半導体装置と実装基板の間にダストがあると、ロウ材が
お互いに融合せず、半田不良になる事が想定できる。し
かし凸部を設けることにより、この問題が解決される。
【００３１】半導体装置を説明する第２の実施の形態図
２Ａは、本発明による半導体装置の平面図であり、図２
Ｂ〜図２Ｅは、図２ＡのＡ−Ａ線に対応する断面図であ
る。第１の実施の形態と同様に図２Ｂ〜図２Ｅで、半導
体装置の裏面構造を示した。
【００３２】本発明は、フェイスダウン用の半導体チッ
プ５４、５５を採用することにより、外部接続電極５２
を半導体チップの真下に配置でき、本半導体装置の平面
積も厚みも小さくできる特徴を有するものである。
【００３３】第１の半導体チップ５４、第２の半導体チ
ップ５５は、フェイスダウン用のベアチップ、フリップ
チップ、ＳＭＤ、ウェハスケールＣＳＰ等が活用でき、
これら半導体チップ５４、５５上の電極と対応する位置
に外部接続電極５２が設けられている。そして外部接続
電極５２と半導体チップ５４、５５上の電極が接続手段
を介して接続される。この接続手段としては、Ａｕバン
プ、ロウ材、半田ボール、導電ボール、異方性導電性樹
脂等が可能である。
【００３４】またブリッヂ５３は、外部接続電極５２
ａ、５２ｂと一体で形成され、第１の半導体チップ５４
のボンディングパッド５９から第２の半導体チップ５５
のボンディングパッド６０に延在されている。
【００３５】本半導体装置の熱は、半田ボールを介して
伝わる程度であり、放熱性に劣る。しかし絶縁性樹脂６
１から半導体チップ５４、５５の裏面を露出することに
より、また半導体チップ５４、５５裏面の絶縁性樹脂の
厚みを薄くすることにより半導体チップの温度上昇を防
止することができる。また半導体チップの裏面側に放熱
フィンを装着しても良い。半導体装置を説明する第３の
実施の形態図３Ａは、本発明による半導体装置の平面図
であり、図３Ｂ〜図３Ｅは、図３ＡのＡ−Ａ線に対応す
る断面図である。また前述した２つの実施の形態と同様
に図３Ｂ〜図３Ｅで、半導体装置の裏面構造を４タイプ
で示した。
【００３６】本発明は、第１の半導体チップ５４の上に
第２の半導体チップ５５を重ねたものである。ここで
は、２個の半導体チップを重ねたがこれ以上重ねても良
い。また金属細線を介して接続されるため、上方の半導
体チップの方が小さく形成され、この周囲に下方の半導
体チップのボンディングパッドが露出されるような構造
で積層される。
【００３７】まずダイパッド５０があり、この周囲に
は、外部接続電極５２が設けられている。この外部接続
電極５２は、表面がボンディングパッドとなり、裏面が
外部と接続される。そして外部接続電極５２の中には、
第１の半導体チップ５４と第２の半導体チップ５５を接
続するブリッヂ５２Ｃがある。このブリッヂ５２Ｃの数
は、それぞれの接続関係により所望の数で形成される。
【００３８】まずダイパッド５０の上には、第１の半導
体チップ５４が固着される。ここで第１の半導体チップ
５４が所定の電位に固定されるか、またはフローティン
グと成るかで固着手段が選択される。つまり所定の電位
に固定される場合は、半田または導電ペースト等で固着
され、フローティングの場合は、絶縁性接着剤で固着さ
れる。そしてこの第１の半導体チップ５４の上には、絶
縁性接着剤で第２の半導体チップ５５が固着される。そ
して第１の半導体チップ５４のボンディングパッド５８
Ａと外部接続電極５２Ａが金属細線５６Ａで、第２の半
導体チップ５５のボンディングパッド５８Ｂと外部接続
電極５２Ｂが金属細線５６Ｂを介して接続されている。
【００３９】一方第１の半導体チップ５４と第２の半導
体チップ５５との接続は、第１の半導体チップ５４のボ
ンディングパッド５９ａと外部接続電極５２Ｃが金属細
線６０で接続され、外部接続電極５２Ｃと第２の半導体
チップ５５のボンディングパッド５９ｂが金属細線６０
を介して接続される。尚、外部接続電極５２Ｃは、少な
くとも２本の金属細線が接続されるため、そのサイズが
他の外部接続電極よりも大きく形成されても良い。
【００４０】本構造は、外部接続電極５２Ｃが設けられ
てあるため、第１の半導体チップ５４、第２の半導体チ
ップ５５側で接続される金属細線は、全てボールボンデ
ィングで接続することができる特徴を有する。
【００４１】また外部接続電極５２は、導電箔をハーフ
エッチングし、完全に分離する前に絶縁性樹脂６１でモ
ールドして支持するため、従来用いた接着テープは全く
不要となる。
【００４２】本発明は、外部接続電極５２が、支持リー
ドやタブ吊りリード等の連結部材で支持されず、独立し
て絶縁性樹脂６１に封止される。しかもこれら独立した
外部接続電極５２は、接着テープもなく封止されている
ことにある。従って完成品には、前記連結部材の切断箇
所もないものである。
【００４３】従来のリードフレームは、吊りリード、タ
イバー等の連結片を除いて、完成されたものである。つ
まりリードの表面から側面、裏面に渡るまで完成品とし
て加工されている。従って完成品のリードフレームであ
るが故に連結部材が必要になるわけである。そしてこの
リードフレームに半導体チップを搭載した後、絶縁性樹
脂で封止し、この連結部材を切断していた。そのため、
どこにも連結されず島状に配置されるブリッヂは、接着
テープのような支持部材で接着固定するしか方法は無か
った。
【００４４】しかし本発明に於いて、リードフレームの
製造側で、外部接続電極５２は、導電箔がハーフエッチ
ングされた半完成品の状態で半導体メーカーに供給され
る。そして半導体メーカー側で素子の実装、電気的接
続、絶縁性樹脂による封止を行い、最後に外部接続電極
５２の形状が全域に渡り分離されるように、裏面を加工
している。従って、タブ吊りリード等の連結部材、接着
テープを採用することなく、しかも連結部材の機械的分
離もなく完成品とする事ができる。
【００４５】絶縁性樹脂６１の裏面は、図３Ａのダイパ
ッド５０と外部接続電極５２…が露出している。これを
示したものが図３Ｂである。この露出領域に対応した電
極を実装基板側に形成し、本半導体装置を固着すると、
半導体チップ５４から発生する熱は、熱伝導の優れたダ
イパッド５０を介し、実装基板側の電極に放熱できる。
従来の半導体装置は、全領域がパッケージされていた
り、ＳＭＤでは、半田ボールだけが熱伝導部材であり、
放熱性が劣り、半導体チップの特性を最大限に発揮でき
なかったが、本半導体装置は、非常に放熱性が優れ、半
導体チップの特性をより発揮させることができる。
【００４６】図３Ｃは、前述した構造（図３Ｂ）の第１
の変形例である。図３Ｂでは、斜線の部分が露出してい
るため、実装基板側の配線を本半導体装置の裏面に延在
させることが難しかった。また外部接続電極５２やダイ
パッド５０にロウ材を塗布すると、面積の違いから、ロ
ウ材の厚みが異なり、電気的接続不良が想定できる。
【００４７】本発明は、図３Ｃの様に半導体装置の裏面
に絶縁被膜６２を形成することで解決している。図３Ａ
で示した点線の○は、絶縁被膜６２から露出した外部接
続電極５２、ダイパッド５０を示すものである。つまり
この○以外は絶縁被膜６２で覆われているため、実装基
板に設けられる配線を本半導体装置の裏面に延在させる
ことができる。更には、○の部分のサイズが実質同一サ
イズであるため、ロウ材の厚みは実質同一になる。これ
は、半田印刷後、リフロー後でも同様である。またＡ
ｇ、Ａｕ、Ａｇ−Ｐｄ等の導電ペーストでも同様のこと
が言える。
【００４８】続いて第２の変形例を図３Ｄに示す。ダイ
パッド５０、外部接続電極５２の裏面が絶縁性樹脂６１
の裏面よりも凹むように形成されている。この凹み部６
３の深さを調整すれば、ここに形成されたロウ材、導電
ペーストの量をコントロールでき、接着強度を調整する
ことができる。更には絶縁性樹脂６１から成る飛び出し
部６４が有るので、前記ロウ材または導電ペーストが半
導体装置の裏面で接触する事も無くなる。尚、図３Ｃと
同様に絶縁性樹脂６１を被覆し、○で示した部分のみを
露出させても良い。
【００４９】更に第３の変形例を図３Ｅに示す。これ
は、図３Ｄと逆に凸部６５を設けた例である。この凸部
の高さを調整することにより、実装基板側にダストが存
在しても、半導体装置を良好に接続できるメリットがあ
る。例えば、図３Ｂ、図３Ｃの半導体装置に於いて、半
導体装置と実装基板の間にダストがあると、ロウ材がお
互いに融合せず、半田不良になる事が想定できる。しか
し凸部を設けることにより、この問題が解決される。こ
れは図３Ｄでも同様である。半導体装置を説明する第４
の実施の形態本実施の形態を図４に示す。図４は、図１
と図３の組み合わせで成る。第１のダイパッド５０に
は、図３の構造の様に、半導体チップ７０、７１が積層
される。また第２のダイパッド５１には、第３の半導体
チップ７３が固着される。そして第１の半導体チップ７
０、第２の半導体チップ７１または第３の半導体チップ
は、電気的接続に従い、外部接続電極５２…やブリッヂ
５３を介して相互に接続される。
【００５０】詳細な説明は、図１や図３で説明している
ので、省略する。半導体装置を説明する第５の実施の形
態本実施の形態を図５に示す。図５は、図１の変形例で
あり、ブリッヂ５３Ａとブリッヂ５３Ｂとの間に回路素
子が接続されているものである。ここでは回路素子とし
てチップコンデンサＣが接続されている。半導体装置を
説明する第６の実施の形態本実施の形態を図６に示す。
図６は、図３の変形例であり、２つの外部接続電極の間
に回路素子、例えばチップコンデンサＣが接続されてい
るものである。半導体装置の製造方法を説明する第７の
実施の形態Ｃｕを主材料とした導電箔を採用し、半導体
装置８０が製造されるまでを図７〜図１１を採用して説
明する。
【００５１】まず図７の様に導電箔から成る板状体８１
を用意する。この板状体８１は、第１の表面８２、第２
の表面８３は、平坦であり、更に第２の表面８３に導電
パターンが形取られた導電被膜８４またはホトレジスト
が形成されている。尚、導電パターンは、図８の如く斜
線でハッチングされた部分である。また導電被膜の代わ
りにホトレジストを採用する場合、ホトレジストの下層
には、少なくともボンディングパッドに対応する部分に
導電被膜が形成される。
【００５２】続いて、前記導電被膜８４またはホトレジ
ストを介して板状体８１をハーフエッチングする。エッ
チング深さは、板状体８１の厚みよりも浅ければよい。
尚、エッチングの深さが浅ければ浅いほど、微細パター
ンの形成が可能である。
【００５３】そしてハーフエッチングすることにより、
導電パターンが板状体８１の第２の表面８３に凸状に現
れる。尚、板状体８１は、Ｃｕ−Ａｌの積層体、Ａｌ−
Ｃｕ−Ａｌの積層体でも良い。特に、Ａｌ−Ｃｕ−Ａｌ
の積層体は、熱膨張係数の差により発生する反りを防止
できる。（以上図８を参照）続いて半導体素子搭載領域
に半導体素子８５を固着し、半導体素子８５のボンディ
ング電極と第１のパッド８６を電気的に接続する。図面
では、半導体素子８５がフェィスアップで実装されるた
め、接続手段として金属細線８７が採用される。
【００５４】このボンデイングに於いて、第１のパッド
８６は板状体８１と一体であり、しかも板状体８１の裏
面は、フラットであるため、ボンディングマシーンのテ
ーブルに面で当接される。従って板状体８１がボンディ
ングテーブルに完全に固定されれば、第１のパッド８６
の位置ずれもなく、ボンディングエネルギーを効率よく
金属細線８７と第１のパッド８６に伝えることができ
る。よって、金属細線の固着強度を向上させて接続する
ことができる。ボンディングテーブルの固定は、例えば
テーブル全面に複数の真空吸引孔を設けることで可能と
なる。
【００５５】またフェィスダウン型の半導体素子を採用
する場合、半導体素子８５上の電極は、半田ボール、Ａ
ｕや半田等のバンプが形成され、この真下に第１のパッ
ド８６が来るように配置され、両者が固着される。詳細
は、図２を参照。
【００５６】またパッド８６には、受動素子が半田等の
ロウ材、Ａｇペースト等の導電ペースト等を介して固着
されても良い。尚、ここで採用できる受動素子は、チッ
プ抵抗、チップコンデンサ、印刷抵抗、コイル等であ
る。（以上図９を参照）そして前記導電パターン、半導
体素子８５、および接続手段を覆うように絶縁性樹脂８
９が形成される。絶縁性樹脂としては、熱可塑性、熱硬
化性のどちらでも良い。
【００５７】また、トランスファーモールド、インジェ
クションモールド、ディッピングまたは塗布により実現
できる。樹脂材料としては、エポキシ樹脂等の熱硬化性
樹脂がトランスファーモールドで実現でき、液晶ポリマ
ー、ポリフェニレンサルファイド等の熱可塑性樹脂はイ
ンジェクションモールドで実現できる。
【００５８】本実施の形態では、絶縁性樹脂の厚さは、
金属細線８７の頂部から上に約１００μｍが被覆される
ように調整されている。この厚みは、半導体装置の強度
を考慮して厚くすることも、薄くすることも可能であ
る。
【００５９】尚、注入に於いて、導電パターンは、シー
ト状の板状体８１と一体で成るため、板状体８１のずれ
が無い限り、導電パターンの位置ずれは全くない。ここ
でも下金型と板状体８１裏面の固定は、真空吸引で実現
できる。
【００６０】以上、絶縁性樹脂８９には、凸部として形
成された導電パターン、半導体素子が埋め込まれ、凸部
よりも下方の板状体８１が裏面に露出されている。（以
上図１０を参照）続いて、前記絶縁性樹脂８９の裏面に
露出している板状体８１を取り除き、導電パターンを個
々に分離する。
【００６１】ここの分離工程は、色々な方法が考えら
れ、裏面をエッチングにより取り除いても良いし、研磨
や研削で削り込んでも良い。また、両方を採用しても良
い。例えば、絶縁性樹脂８９が露出するまで削り込んで
いくと、板状体８１の削りカスや外側に薄くのばされた
バリ状の金属が、絶縁性樹脂８９に食い込んでしまう問
題がある。そのため、絶縁性樹脂８９が露出する手前
で、削り込みを停止し、その後は、エッチングにより導
電パターンを分離すれば、導電パターンの間に位置する
絶縁性樹脂に板状体８１の金属が食い込むこと無く形成
できる。これにより、微細間隔の導電パターン同士の短
絡を防止することができる。
【００６２】また半導体装置８０と成る１ユニットが複
数形成されている場合は、この分離の工程の後に、個々
の半導体装置８０としてダイシングする工程がある。
【００６３】ここではダイシング装置を採用して個々に
分離しているが、チョコレートブレークでも、プレスや
カットでも可能である。（以上図１１を参照）以上の製
造方法により複数の導電パターン、半導体素子８５およ
び絶縁性樹脂８９の３要素で、軽薄短小のパッケージが
実現できる。
【００６４】次に、以上の製造方法により発生する効果
を説明する。
【００６５】まず第１に、導電パターンは、ハーフエッ
チングされ、板状体と一体となって支持されているた
め、従来支持基板として用いた基板を無くすことができ
る。
【００６６】第２に、板状体は、ハーフエッチングされ
て凸部となった導電パターンが形成されるため、導電パ
ターンの微細化が可能となる。従って導電パターン幅、
導電パターン間隔を狭くすることができ、より平面サイ
ズの小さいパッケージが形成できる。
【００６７】第３に、前記３要素で構成されるため、必
要最小限で構成でき、極力無駄な材料を無くすことがで
き、コストを大幅に抑えた薄型の半導体装置が実現でき
る。
【００６８】第４に、ダイパッド、外部接続電極、ブリ
ッヂ、配線は、ハーフエッチングで凸部と成って形成さ
れ、個別分離は封止の後に行われるため、タイバー、吊
りリードは不要となる。よって、タイバー（吊りリー
ド）の形成、タイバー（吊りリード）のカットは、本発
明では全く不要となる。更にはブリッヂは、接着テープ
の支持もなく形成することができる。
【００６９】第５に、凸部となった導電パターンが絶縁
性樹脂に埋め込まれた後、絶縁性樹脂の裏面から板状体
を取り除いて、リードを分離しているため、従来のリー
ドフレームのように、リードとリードの間に発生する樹
脂バリを無くすことができる。
【００７０】第６に、半導体素子の裏面が絶縁性樹脂の
裏面から露出するので、本半導体装置から発生する熱
を、本半導体装置の裏面から効率よく放出することがで
きる。
【００７１】
【発明の効果】以上の説明から明らかなように、本発明
は、導電被膜またはホトレジストを介して導電パターン
をハーフエッチングできる構造を有する。更には板状体
を表から裏まで、プレスやエッチングで抜かず、途中で
止め半導体装置の外部接続電極、ブリッヂの導電パター
ンとして構成することができる。このハーフエッチング
が採用できる構造により、導電パターンの間隔を狭める
事ができ、より微細なパターンが可能となる。またダイ
パッド、外部接続電極、ブリッヂは板状体と一体で構成
されるため、変形や反り等が抑制でき、タイバー、吊り
リードを不要とする事ができる。更には、絶縁性樹脂を
封止して完全に固定した後、板状体の裏面を研磨やエッ
チングする事で導電パターンの分離が可能となり、位置
ずれも無く所定の位置に導電パターンを配置することが
できる。特にブリッヂは、従来接着テープを用いて支持
していたが、本発明によりこの支持手段を採用すること
なく絶縁性樹脂に埋め込むことができる。
【００７２】またハーフエッチングされたシート状の導
電箔上に絶縁性樹脂を形成するため、従来リードとリー
ドの間から発生したバリをなくすことができる。
【００７３】また板状体をＣｕを主材料で構成し、導電
被膜をＮｉ、Ａｇ、ＡｕまたはＰｄ等で構成すると、導
電被膜をエッチングマスクとして活用することができ、
更には、ハーフエッチングした際、その側面を湾曲構造
にしたり、導電パターンの表面に導電被膜によるひさし
を形成することができ、アンカー効果を持たせた構造と
することができる。従って絶縁性樹脂の裏面に位置する
導電パターンの抜け、反りを防止することができる。
【００７４】また板状体で製造される半導体装置は、半
導体素子、導電パターン等の導電路および絶縁性樹脂の
必要最小限で構成され、資源に無駄のない半導体装置と
なる。よってコストを大幅に低減できる半導体装置を実
現できる。また絶縁性樹脂の被覆膜厚、導電箔の厚みを
最適値にすることにより、非常に小型化、薄型化および
軽量化された半導体装置を実現できる。
【００７５】しかも半導体素子がロウ材、Ａｕ、Ａｇ等
の導電被膜を介して直接ダイパッドに固着されている場
合、ダイパッドの裏面が露出されているため、半導体素
子から発生する熱をダイパッドを介して直接実装基板に
伝えることができる。特にこの放熱性により、パワー素
子の実装も可能となる。
【００７６】また本半導体装置は、分離溝の裏面と導電
パターンの裏面は、実質一致している平坦な面を有する
構造となっており、狭ピッチＱＦＰ等を実装基板に実装
しても、半導体装置自身をそのまま水平に移動できるの
で、外部取り出し用電極のずれの修正が極めて容易とな
る。
【００７７】また、絶縁性樹脂の被着時まで板状体で全
体を支持し、導電パターンの分離、ダイシングは絶縁性
樹脂が支持基板となる。従って、従来例で説明した如
く、支持基板が要らなくなり、コスト的にも安価にでき
るメリットを有する。
【図面の簡単な説明】
【図１】本発明の第１の半導体装置を説明する図であ
る。
【図２】本発明の第２の半導体装置を説明する図であ
る。
【図３】本発明の第３の半導体装置を説明する図であ
る。
【図４】本発明の第４の半導体装置を説明する図であ
る。
【図５】本発明の第５の半導体装置を説明する図であ
る。
【図６】本発明の第６の半導体装置を説明する図であ
る。
【図７】本発明の半導体装置の製造方法を説明する図で
ある。
【図８】本発明の半導体装置の製造方法を説明する図で
ある。
【図９】本発明の半導体装置の製造方法を説明する図で
ある。
【図１０】本発明の半導体装置の製造方法を説明する図
である。
【図１１】本発明の半導体装置の製造方法を説明する図
である。
【図１２】従来のリードフレームを使った半導体装置を
説明する図である。
【符号の説明】
５０ 第１のダイパッド ５１ 第２のダイパッド ５２ 外部接続電極 ５３ ブリッヂ ５４ 第１の半導体チップ ５５ 第２の半導体チップ ５６ 金属細線 ５７ 金属細線 ５８、５９、６０ ボンディングパッド ６１ 絶縁性樹脂 ６２ 絶縁被膜

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 お互いが電気的に接続される第１の半導
    体チップおよび第２の半導体チップと、 前記第１の半導体チップと前記第２の半導体チップの間
    に設けられ、前記第１の半導体チップと前記第２の半導
    体チップを電気的に接続するブリッヂと、 前記第１の半導体チップと前記第２の半導体チップの搭
    載領域を囲むように設けられ、裏面の少なくとも一部が
    外部との接続電極となる外部接続電極と、 前記第１の半導体チップと前記外部接続電極、前記第２
    の半導体チップと前記外部接続電極を電気的に接続する
    第１の金属細線と、 前記第１の半導体チップと前記ブリッヂ、前記第２の半
    導体チップと前記ブリッヂを電気的に接続する第２の金
    属細線と、 前記第１の半導体チップ、前記第２の半導体チップ、前
    記外部接続電極、第１の金属細線および前記第２の金属
    細線を封止する絶縁性樹脂とを備えた半導体装置に於い
    て、 前記絶縁性樹脂は、前記ブリッヂおよび前記外部接続電
    極の裏面を露出し、前記第２の金属細線は、前記第１の
    半導体チップおよび前記第２の半導体チップ上でボール
    ボンディングされ、前記ブリッヂ上でスティッチボンデ
    ィングされることを特徴とした半導体装置。
  2. 【請求項２】 前記絶縁性樹脂の裏面および前記ブリッ
    ヂの裏面に絶縁被膜が設けられることを特徴とした請求
    項１に記載の半導体装置。
  3. 【請求項３】 前記絶縁性樹脂の裏面、前記ブリッヂの
    裏面および前記外部接続電極の裏面に絶縁被膜が設けら
    れ、前記外部接続電極の一部が露出されることを特徴と
    した請求項１に記載の半導体装置。
  4. 【請求項４】 お互いが電気的に接続される第１の半導
    体チップおよび第２の半導体チップと、 前記第１の半導体チップを固着する第１のダイパッド
    と、 前記第２の半導体チップを固着する第２のダイパッド
    と、 前記第１の半導体チップと前記第２の半導体チップの間
    に設けられ、前記第１の半導体チップと前記第２の半導
    体チップを電気的に接続する少なくともひとつのブリッ
    ヂと、 前記第１の半導体チップと前記第２の半導体チップの搭
    載領域を囲むように設けられ、裏面の少なくとも一部が
    外部との接続電極となる外部接続電極と、 前記第１の半導体チップと前記外部接続電極、前記第２
    の半導体チップと前記外部接続電極を電気的に接続する
    第１の金属細線と、 前記第１の半導体チップ、前記ブリッヂおよび前記第２
    の半導体チップを電気的に接続する第２の金属細線と、 前記第１の半導体チップ、前記第２の半導体チップ、前
    記外部接続電極、第１の金属細線および前記第２の金属
    細線を封止する絶縁性樹脂とを備えた半導体装置に於い
    て、 前記絶縁性樹脂は、前記ブリッヂおよび前記外部接続電
    極の裏面を露出し、前記第２の金属細線は、前記第１の
    半導体チップおよび前記第２の半導体チップ上でボール
    ボンディングされ、前記ブリッヂ上でスティッチボンデ
    ィングされることを特徴とした半導体装置。
  5. 【請求項５】 前記絶縁性樹脂の裏面、前記第１のダイ
    パッド、前記第２のダイパッドおよび前記ブリッヂの裏
    面に絶縁被膜が設けられることを特徴とした請求項４に
    記載の半導体装置。
  6. 【請求項６】 前記絶縁性樹脂の裏面、前記第１のダイ
    パッド、前記第２のダイパッド、前記ブリッヂの裏面お
    よび前記外部接続電極の裏面に絶縁被膜が設けられ、前
    記第１のダイパッド、前記第２のダイパッドおよび／ま
    たは前記外部接続電極の一部が露出されることを特徴と
    した請求項４に記載の半導体装置。
  7. 【請求項７】 お互いが積層された第１の半導体チップ
    および第２の半導体チップと、 前記第１の半導体チップと前記第２の半導体チップを電
    気的に接続するブリッヂと、 前記第１の半導体チップと前記第２の半導体チップの搭
    載領域を囲むように設けられ、裏面の少なくとも一部が
    外部との接続電極となる外部接続電極と、 前記第１の半導体チップと前記外部接続電極、前記第２
    の半導体チップと前記外部接続電極を電気的に接続する
    第１の金属細線と、 前記第１の半導体チップと前記ブリッヂ、前記第２の半
    導体チップと前記ブリッヂを電気的に接続する第２の金
    属細線と、 前記第１の半導体チップ、前記第２の半導体チップ、前
    記外部接続電極、第１の金属細線および前記第２の金属
    細線を封止する絶縁性樹脂とを備えた半導体装置に於い
    て、 前記絶縁性樹脂は、前記ブリッヂおよび前記外部接続電
    極の裏面を露出し、前記第２の金属細線は、前記第１の
    半導体チップおよび前記第２の半導体チップ上でボール
    ボンディングされ、前記ブリッヂ上でスティッチボンデ
    ィングされることを特徴とした半導体装置。
  8. 【請求項８】 前記絶縁性樹脂の裏面および前記ブリッ
    ヂの裏面に絶縁被膜が設けられることを特徴とした請求
    項７に記載の半導体装置。
  9. 【請求項９】 前記絶縁性樹脂の裏面、前記ブリッヂの
    裏面および前記外部接続電極の裏面に絶縁被膜が設けら
    れ、前記外部接続電極の一部が露出されることを特徴と
    した請求項７に記載の半導体装置。
  10. 【請求項１０】 お互いが積層された第１の半導体チッ
    プおよび第２の半導体チップと、 下層に配置された前記第１の半導体チップを固着する第
    １のダイパッドと、 前記第１の半導体チップと前記第２の半導体チップを電
    気的に接続する少なくともひとつのブリッヂと、 前記第１の半導体チップと前記第２の半導体チップの搭
    載領域を囲むように設けられ、裏面の少なくとも一部が
    外部との接続電極となる外部接続電極と、 前記第１の半導体チップと前記外部接続電極、前記第２
    の半導体チップと前記外部接続電極を電気的に接続する
    第１の金属細線と、 前記第１の半導体チップ、前記ブリッヂおよび前記第２
    の半導体チップを電気的に接続する第２の金属細線と、 前記第１の半導体チップ、前記第２の半導体チップ、前
    記外部接続電極、第１の金属細線および前記第２の金属
    細線を封止する絶縁性樹脂とを備えた半導体装置に於い
    て、 前記絶縁性樹脂は、前記ブリッヂおよび前記外部接続電
    極の裏面を露出し、前記第２の金属細線は、前記第１の
    半導体チップおよび前記第２の半導体チップ上でボール
    ボンディングされ、前記ブリッヂ上でスティッチボンデ
    ィングされることを特徴とした半導体装置。
  11. 【請求項１１】 前記絶縁性樹脂の裏面、前記第１のダ
    イパッドおよび前記ブリッヂの裏面に絶縁被膜が設けら
    れることを特徴とした請求項１０に記載の半導体装置。
  12. 【請求項１２】 前記絶縁性樹脂の裏面、前記第１のダ
    イパッド、前記ブリッヂの裏面および前記外部接続電極
    の裏面に絶縁被膜が設けられ、前記第１のダイパッドお
    よび／または前記外部接続電極の一部が露出されること
    を特徴とした請求項３に記載の半導体装置。
  13. 【請求項１３】 樹脂封止領域に対応する全面に渡り平
    坦な裏面と、前記裏面から所定の厚みでシート状に形成
    され、上金型との当接領域で囲まれる領域に、外部接続
    電極およびブリッヂが凸状に形成されている表面を有す
    る板状体を用意し、 半導体素子搭載領域に半導体素子を搭載すると共に、前
    記外部接続電極と前記半導体チップ、ブリッヂと前記半
    導体チップを電気的に接続し、 前記板状体を金型に搭載し、前記板状体と前記上金型で
    構成される空間に絶縁性樹脂を充填し、 前記充填された樹脂の裏面に露出する板状体を取り除い
    て前記凸部をそれぞれ分離する工程とを有することを特
    徴とした半導体装置の製造方法。
  14. 【請求項１４】 前記絶縁性樹脂を充填した後、この絶
    縁性樹脂の裏面に前記外部接続電極の一部が露出するよ
    うに絶縁被膜を形成することを特徴とした請求項１３に
    記載の半導体装置の製造方法。
  15. 【請求項１５】 前記樹脂封止領域に対応する前記板状
    体の裏面の全域は、下金型に当接されることを特徴とし
    た請求項１３に記載の半導体装置の製造方法。
  16. 【請求項１６】 前記下金型の当接領域は、真空吸引手
    段が分散されて配置されることを特徴とした請求項１３
    に記載の半導体装置の製造方法。
  17. 【請求項１７】 樹脂封止領域に対応する全面に渡り平
    坦な裏面と、前記裏面から所定の厚みでシート状に形成
    され、上金型との当接領域で囲まれる領域に、外部接続
    電極、ダイパッドおよびブリッヂが凸状に形成されてい
    る表面を有する板状体を用意し、 前記ダイパッドに半導体素子を積層して固着すると共
    に、前記外部接続電極と前記半導体チップ、ブリッヂと
    前記半導体チップを電気的に接続し、 前記板状体を金型に搭載し、前記板状体と前記上金型で
    構成される空間に樹脂を充填し、 前記充填された樹脂の裏面に露出する板状体を取り除い
    て前記凸部をそれぞれ分離する工程とを有することを特
    徴とした半導体装置の製造方法。
  18. 【請求項１８】 前記絶縁性樹脂を充填した後、この絶
    縁性樹脂の裏面に前記外部接続電極の一部および／また
    は前記ダイパッドの一部が露出するように絶縁被膜を形
    成することを特徴とした請求項１３に記載の半導体装置
    の製造方法。
  19. 【請求項１９】 前記絶縁被膜から露出された前記外部
    接続電極の一部および前記ダイパッドの一部は、実質同
    一平面であり、前記外部接続電極の一部および前記ダイ
    パッドの一部には、ロウ材または導電ペーストが設けら
    れることを特徴とした請求項１８に記載の半導体装置の
    製造方法。
  20. 【請求項２０】 前記樹脂封止領域に対応する前記板状
    体の裏面の全域は、下金型に当接されることを特徴とし
    た請求項１７に記載の半導体装置の製造方法。
  21. 【請求項２１】 前記下金型の当接領域は、真空吸引手
    段が分散されて配置されることを特徴とした請求項１７
    に記載の半導体装置の製造方法。
JP2000203395A 2000-07-05 2000-07-05 半導体装置およびその製造方法 Expired - Fee Related JP3650001B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2000203395A JP3650001B2 (ja) 2000-07-05 2000-07-05 半導体装置およびその製造方法
US09/821,361 US7208826B2 (en) 2000-07-05 2001-03-29 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000203395A JP3650001B2 (ja) 2000-07-05 2000-07-05 半導体装置およびその製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2004357950A Division JP3963914B2 (ja) 2004-12-10 2004-12-10 半導体装置

Publications (2)

Publication Number Publication Date
JP2002026233A true JP2002026233A (ja) 2002-01-25
JP3650001B2 JP3650001B2 (ja) 2005-05-18

Family

ID=18700810

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000203395A Expired - Fee Related JP3650001B2 (ja) 2000-07-05 2000-07-05 半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US7208826B2 (ja)
JP (1) JP3650001B2 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006066712A (ja) * 2004-08-27 2006-03-09 Sanyo Electric Co Ltd フルブリッジ回路を実装した回路装置及びこの回路装置を用いたデータ記録装置
JP2012049577A (ja) * 2007-02-15 2012-03-08 Samsung Electro-Mechanics Co Ltd パッケージ基板及びその製造方法
JP2014007286A (ja) * 2012-06-25 2014-01-16 Denso Corp 電子装置
US8637966B2 (en) 2011-12-16 2014-01-28 Renesas Electronics Corporation Semiconductor device
JP2017509155A (ja) * 2014-03-04 2017-03-30 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングＯｓｒａｍ Ｏｐｔｏ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ＧｍｂＨ オプトエレクトロニクス部品の製造

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001185651A (ja) * 1999-12-27 2001-07-06 Matsushita Electronics Industry Corp 半導体装置およびその製造方法
EP1603158B1 (en) * 2003-03-11 2021-06-09 The Furukawa Electric Co., Ltd. Optical module, comprising printed wiring board, lead frame and multi-channel optical semiconductor element and method for manufacturing same
DE10317018A1 (de) * 2003-04-11 2004-11-18 Infineon Technologies Ag Multichipmodul mit mehreren Halbleiterchips sowie Leiterplatte mit mehreren Komponenten
US20050023682A1 (en) * 2003-07-31 2005-02-03 Morio Nakao High reliability chip scale package
TWI249209B (en) * 2004-12-22 2006-02-11 Siliconware Precision Industries Co Ltd Semiconductor package with support structure and fabrication method thereof
US7537965B2 (en) * 2006-06-21 2009-05-26 Delphi Technologies, Inc. Manufacturing method for a leadless multi-chip electronic module
KR101221807B1 (ko) * 2006-12-29 2013-01-14 페어차일드코리아반도체 주식회사 전력 소자 패키지
US7750451B2 (en) * 2007-02-07 2010-07-06 Stats Chippac Ltd. Multi-chip package system with multiple substrates
US7911053B2 (en) * 2007-04-19 2011-03-22 Marvell World Trade Ltd. Semiconductor packaging with internal wiring bus
CN102509708B (zh) * 2007-05-16 2014-09-24 库利克和索夫工业公司 金属线接合方法和接合力校准
US7759806B2 (en) * 2007-09-20 2010-07-20 Stats Chippac Ltd. Integrated circuit package system with multiple device units
US20090230524A1 (en) * 2008-03-14 2009-09-17 Pao-Huei Chang Chien Semiconductor chip package having ground and power regions and manufacturing methods thereof
US20100044850A1 (en) * 2008-08-21 2010-02-25 Advanced Semiconductor Engineering, Inc. Advanced quad flat non-leaded package structure and manufacturing method thereof
US7986048B2 (en) 2009-02-18 2011-07-26 Stats Chippac Ltd. Package-on-package system with through vias and method of manufacture thereof
JP5136458B2 (ja) * 2009-02-20 2013-02-06 ヤマハ株式会社 半導体パッケージ及びその製造方法
US8124447B2 (en) * 2009-04-10 2012-02-28 Advanced Semiconductor Engineering, Inc. Manufacturing method of advanced quad flat non-leaded package
US8227904B2 (en) 2009-06-24 2012-07-24 Intel Corporation Multi-chip package and method of providing die-to-die interconnects in same
US8334584B2 (en) * 2009-09-18 2012-12-18 Stats Chippac Ltd. Integrated circuit packaging system with quad flat no-lead package and method of manufacture thereof
US8212354B2 (en) * 2009-12-17 2012-07-03 Oracle America, Inc. Active plastic bridge chips
US20110163430A1 (en) * 2010-01-06 2011-07-07 Advanced Semiconductor Engineering, Inc. Leadframe Structure, Advanced Quad Flat No Lead Package Structure Using the Same, and Manufacturing Methods Thereof
CN102299083B (zh) * 2010-06-23 2015-11-25 飞思卡尔半导体公司 薄半导体封装及其制造方法
US8314489B2 (en) * 2010-09-13 2012-11-20 Infineon Technologies Ag Semiconductor module and method for production thereof
US8461669B2 (en) * 2010-09-20 2013-06-11 Monolithic Power Systems, Inc. Integrated power converter package with die stacking
US8519519B2 (en) * 2010-11-03 2013-08-27 Freescale Semiconductor Inc. Semiconductor device having die pads isolated from interconnect portion and method of assembling same
JP5514134B2 (ja) * 2011-02-14 2014-06-04 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5936310B2 (ja) * 2011-03-17 2016-06-22 三菱電機株式会社 パワー半導体モジュール及びその取り付け構造
JP5940257B2 (ja) * 2011-08-01 2016-06-29 株式会社三井ハイテック リードフレーム及びリードフレームの製造方法並びにこれを用いた半導体装置
US8501517B1 (en) 2012-04-09 2013-08-06 Freescale Semiconductor, Inc. Method of assembling pressure sensor device
JP5968713B2 (ja) * 2012-07-30 2016-08-10 ルネサスエレクトロニクス株式会社 半導体装置
TWM458672U (zh) * 2013-04-10 2013-08-01 Genesis Photonics Inc 光源模組
US9355963B2 (en) 2014-09-26 2016-05-31 Qualcomm Incorporated Semiconductor package interconnections and method of making the same
US9570381B2 (en) 2015-04-02 2017-02-14 Advanced Semiconductor Engineering, Inc. Semiconductor packages and related manufacturing methods
US10037970B2 (en) * 2016-09-08 2018-07-31 Nxp Usa, Inc. Multiple interconnections between die
US9773753B1 (en) * 2016-11-18 2017-09-26 Advanced Semiconductor Engineering, Inc. Semiconductor devices and methods of manufacturing the same
US10128169B1 (en) * 2017-05-12 2018-11-13 Stmicroelectronics, Inc. Package with backside protective layer during molding to prevent mold flashing failure
CN112951799B (zh) * 2021-02-05 2022-03-11 长鑫存储技术有限公司 封装基板及具有其的半导体结构

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2439478A1 (fr) * 1978-10-19 1980-05-16 Cii Honeywell Bull Boitier plat pour dispositifs a circuits integres
JP2582013B2 (ja) * 1991-02-08 1997-02-19 株式会社東芝 樹脂封止型半導体装置及びその製造方法
US5096852A (en) * 1988-06-02 1992-03-17 Burr-Brown Corporation Method of making plastic encapsulated multichip hybrid integrated circuits
JP2840317B2 (ja) * 1989-09-06 1998-12-24 新光電気工業株式会社 半導体装置およびその製造方法
US5200362A (en) * 1989-09-06 1993-04-06 Motorola, Inc. Method of attaching conductive traces to an encapsulated semiconductor die using a removable transfer film
JPH03169062A (ja) * 1989-11-28 1991-07-22 Nec Kyushu Ltd 半導体装置
JP2927053B2 (ja) * 1991-07-05 1999-07-28 日本電気株式会社 リードレスチップキャリア型ハイブリッドｉｃ
JPH05299456A (ja) * 1992-04-20 1993-11-12 Toshiba Corp 樹脂封止型半導体装置
US6005778A (en) * 1995-06-15 1999-12-21 Honeywell Inc. Chip stacking and capacitor mounting arrangement including spacers
US6014586A (en) * 1995-11-20 2000-01-11 Pacesetter, Inc. Vertically integrated semiconductor package for an implantable medical device
US6001671A (en) * 1996-04-18 1999-12-14 Tessera, Inc. Methods for manufacturing a semiconductor package having a sacrificial layer
KR0185512B1 (ko) * 1996-08-19 1999-03-20 김광호 칼럼리드구조를갖는패키지및그의제조방법
JP3481444B2 (ja) * 1998-01-14 2003-12-22 シャープ株式会社 半導体装置及びその製造方法
TW388976B (en) * 1998-10-21 2000-05-01 Siliconware Precision Industries Co Ltd Semiconductor package with fully exposed heat sink
TW409330B (en) * 1999-03-20 2000-10-21 United Microelectronics Corp Repairable multi-chip module package
JP2001077301A (ja) * 1999-08-24 2001-03-23 Amkor Technology Korea Inc 半導体パッケージ及びその製造方法
US6198171B1 (en) * 1999-12-30 2001-03-06 Siliconware Precision Industries Co., Ltd. Thermally enhanced quad flat non-lead package of semiconductor

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006066712A (ja) * 2004-08-27 2006-03-09 Sanyo Electric Co Ltd フルブリッジ回路を実装した回路装置及びこの回路装置を用いたデータ記録装置
JP4587743B2 (ja) * 2004-08-27 2010-11-24 三洋電機株式会社 回路装置
JP2012049577A (ja) * 2007-02-15 2012-03-08 Samsung Electro-Mechanics Co Ltd パッケージ基板及びその製造方法
US8637966B2 (en) 2011-12-16 2014-01-28 Renesas Electronics Corporation Semiconductor device
US8803303B2 (en) 2011-12-16 2014-08-12 Renesas Electronics Corporation Semiconductor device
JP2014007286A (ja) * 2012-06-25 2014-01-16 Denso Corp 電子装置
JP2017509155A (ja) * 2014-03-04 2017-03-30 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングＯｓｒａｍ Ｏｐｔｏ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ＧｍｂＨ オプトエレクトロニクス部品の製造

Also Published As

Publication number Publication date
US7208826B2 (en) 2007-04-24
JP3650001B2 (ja) 2005-05-18
US20020005576A1 (en) 2002-01-17

Similar Documents

Publication Publication Date Title
JP3650001B2 (ja) 半導体装置およびその製造方法
US6548328B1 (en) Circuit device and manufacturing method of circuit device
US6462418B2 (en) Semiconductor device having improved heat radiation
JP3526788B2 (ja) 半導体装置の製造方法
JP3679687B2 (ja) 混成集積回路装置
US7091606B2 (en) Circuit device and manufacturing method of circuit device and semiconductor module
US6501162B2 (en) Semiconductor device, semiconductor module and hard disk
JP3634735B2 (ja) 半導体装置および半導体モジュール
JP2002083903A (ja) 半導体装置およびその製造方法
KR20020070107A (ko) 표면에 장착 가능한 칩형 반도체 장치 및 그 제조 방법
JP2001257291A (ja) 回路装置
JP3668101B2 (ja) 半導体装置
JP2001217372A (ja) 回路装置およびその製造方法
JP3759572B2 (ja) 半導体装置
JP2001217353A (ja) 回路装置およびその製造方法
JP3574025B2 (ja) 回路装置およびその製造方法
JP3634709B2 (ja) 半導体モジュール
JP3963914B2 (ja) 半導体装置
JP3668090B2 (ja) 実装基板およびそれを用いた回路モジュール
JP4393503B2 (ja) 半導体装置
JP4393526B2 (ja) 半導体装置の製造方法
JP3676197B2 (ja) 半導体装置および混成集積回路装置
JP2002057173A (ja) 回路装置の製造方法
JP2002237545A (ja) 回路装置の製造方法
JPH1168034A (ja) 半導体装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040331

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20041012

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20041210

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050201

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050216

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090225

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090225

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100225

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110225

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110225

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120225

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120225

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130225

Year of fee payment: 8

LAPS Cancellation because of no payment of annual fees