JP2001217353A - 回路装置およびその製造方法 - Google Patents

回路装置およびその製造方法

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Abstract

(57)【要約】 【課題】 プリント基板、セラミック基板、フレキシブ
ルシート等が支持基板として回路素子が実装された回路
装置がある。しかしこれらの支持基板は、本来必要でな
く余分な材料である。しかも支持基板の厚みが、回路装
置を大型化にする問題もあった。 【解決手段】 導電箔６０に分離溝５４を形成した後、
回路素子を実装し、この導電箔６０を支持基板として絶
縁性樹脂５０を被着し、反転した後、今度は絶縁性樹脂
５０を支持基板として導電箔を研磨して導電路として分
離している。従って支持基板を採用することなく、導電
路５１、回路素子５２が絶縁性樹脂５０に支持された回
路装置が実現できる。しかも導電路５１の側面が湾曲と
なり、アンカー構造も発生し、導電路５１の抜けも防止
できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、回路装置およびそ
の製造方法に関し、特に支持基板を不要にした薄型の回
路装置およびその製造方法に関するものである。
【０００２】
【従来の技術】従来、電子機器にセットされる回路装置
は、携帯電話、携帯用のコンピューター等に採用される
ため、小型化、薄型化、軽量化が求められている。
【０００３】例えば、回路装置として半導体装置を例に
して述べると、一般的な半導体装置として、従来通常の
トランスファーモールドで封止されたパッケージ型半導
体装置がある。この半導体装置は、図２３のように、プ
リント基板ＰＳに実装される。
【０００４】またこのパッケージ型半導体装置は、半導
体チップ２の周囲を樹脂層３で被覆し、この樹脂層３の
側部から外部接続用のリード端子４が導出されたもので
ある。
【０００５】しかしこのパッケージ型半導体装置１は、
リード端子４が樹脂層３から外に出ており、全体のサイ
ズが大きく、小型化、薄型化および軽量化を満足するも
のではなかった。
【０００６】そのため、各社が競って小型化、薄型化お
よび軽量化を実現すべく、色々な構造を開発し、最近で
はＣＳＰ（チップサイズパッケージ）と呼ばれる、チッ
プのサイズと同等のウェハスケールＣＳＰ、またはチッ
プサイズよりも若干大きいサイズのＣＳＰが開発されて
いる。
【０００７】図２４は、支持基板としてガラスエポキシ
基板５を採用した、チップサイズよりも若干大きいＣＳ
Ｐ６を示すものである。ここではガラスエポキシ基板５
にトランジスタチップＴが実装されたものとして説明し
ていく。
【０００８】このガラスエポキシ基板５の表面には、第
１の電極７、第２の電極８およびダイパッド９が形成さ
れ、裏面には第１の裏面電極１０と第２の裏面電極１１
が形成されている。そしてスルーホールＴＨを介して、
前記第１の電極７と第１の裏面電極１０が、第２の電極
８と第２の裏面電極１１が電気的に接続されている。ま
たダイパッド９には前記ベアのトランジスタチップＴが
固着され、トランジスタのエミッタ電極と第１の電極７
が金属細線１２を介して接続され、トランジスタのベー
ス電極と第２の電極８が金属細線１２を介して接続され
ている。更にトランジスタチップＴを覆うようにガラス
エポキシ基板５に樹脂層１３が設けられている。
【０００９】前記ＣＳＰ６は、ガラスエポキシ基板５を
採用するが、ウェハスケールＣＳＰと違い、チップＴか
ら外部接続用の裏面電極１０、１１までの延在構造が簡
単であり、安価に製造できるメリットを有する。
【００１０】また前記ＣＳＰ６は、図２３のように、プ
リント基板ＰＳに実装される。プリント基板ＰＳには、
電気回路を構成する電極、配線が設けられ、前記ＣＳＰ
６、パッケージ型半導体装置１、チップ抵抗ＣＲまたは
チップコンデンサＣＣ等が電気的に接続されて固着され
る。
【００１１】そしてこのプリント基板で構成された回路
は、色々なセットの中に取り付けられる。
【００１２】つぎに、このＣＳＰの製造方法を図２５お
よび図２６を参照しながら説明する。尚、図２６では、
中央のガラエポ／フレキ基板と題するフロー図を参照す
る。
【００１３】まず基材（支持基板）としてガラスエポキ
シ基板５を用意し、この両面に絶縁性接着剤を介してＣ
ｕ箔２０、２１を圧着する。（以上図２５Ａを参照）続
いて、第１の電極７，第２の電極８、ダイパッド９、第
１の裏面電極１０および第２の裏面電極１１対応するＣ
ｕ箔２０、２１に耐エッチング性のレジスト２２を被覆
し、Ｃｕ箔２０、２１をパターニングする。尚、パター
ニングは、表と裏で別々にしても良い（以上図２５Ｂを
参照） 続いて、ドリルやレーザを利用してスルーホールＴＨの
ための孔を前記ガラスエポキシ基板に形成し、この孔に
メッキを施し、スルーホールＴＨを形成する。このスル
ーホールＴＨにより第１の電極７と第１の裏面電極１
０、第２の電極８と第２の裏面電極１０が電気的に接続
される。（以上図２５Ｃを参照） 更に、図面では省略をしたが、ボンデイングポストと成
る第１の電極７，第２の電極８にＮｉメッキを施すと共
に、ダイボンディングポストとなるダイパッド９にＡｕ
メッキを施し、トランジスタチップＴをダイボンディン
グする。
【００１４】最後に、トランジスタチップＴのエミッタ
電極と第１の電極７、トランジスタチップＴのベース電
極と第２の電極８を金属細線１２を介して接続し、樹脂
層１３で被覆している。（以上図２５Ｄを参照） そして必要により、ダイシングして個々の電気素子とし
て分離している。図２５では、ガラスエポキシ基板５
に、トランジスタチップＴが一つしか設けられていない
が、実際は、トランジスタチップＴがマトリックス状に
多数個設けられている。そのため、最後にダイシング装
置により個別分離されている。
【００１５】以上の製造方法により、支持基板５を採用
したＣＳＰ型の電気素子が完成する。この製造方法は、
支持基板としてフレキシブルシートを採用しても同様で
ある。
【００１６】一方、セラミック基板を採用した製造方法
を図２６左側のフローに示す。支持基板であるセラミッ
ク基板を用意した後、スルーホールを形成し、その後、
導電ペーストを使い、表と裏の電極を印刷し、焼結して
いる。その後、前製造方法の樹脂層を被覆するまでは図
２５の製造方法と同じであるが、セラミック基板は、非
常にもろく、フレキシブルシートやガラスエポキシ基板
と異なり、直ぐに欠けてしまうため金型を用いたモール
ドができない問題がある。そのため、封止樹脂をポッテ
ィングし、硬化した後、封止樹脂を平らにする研磨を施
し、最後にダイシング装置を使って個別分離している。
【００１７】
【発明が解決しようとする課題】図２４に於いて、トラ
ンジスタチップＴ、接続手段７〜１２および樹脂層１３
は、外部との電気的接続、トランジスタの保護をする上
で、必要な構成要素であるが、これだけの構成要素で小
型化、薄型化、軽量化を実現する電気回路素子を提供す
るのは難しかった。
【００１８】また、支持基板となるガラスエポキシ基板
５は、前述したように本来不要なものである。しかし製
造方法上、電極を貼り合わせるため、支持基板として採
用しており、このガラスエポキシ基板５を無くすことが
できなかった。
【００１９】そのため、このガラスエポキシ基板５を採
用することによって、コストが上昇し、更にはガラスエ
ポキシ基板５が厚いために、回路素子として厚くなり、
小型化、薄型化、軽量化に限界があった。
【００２０】更に、ガラスエポキシ基板やセラミック基
板では必ず両面の電極を接続するスルーホール形成工程
が不可欠であり、製造工程も長くなる問題もあった。
【００２１】
【課題を解決するための手段】本発明は、前述した多く
の課題に鑑みて成され、第１に、電気的に分離された複
数の導電路と、所望の該導電路上に固着された回路素子
と、該回路素子を被覆し且つ前記導電路を一体に支持す
る絶縁性樹脂とを備え、前記導電路の側面を湾曲させて
前記絶縁性樹脂と嵌合させたことで、構成要素を最小限
にして従来の課題を解決し、更には導電路の側面を湾曲
にする事で絶縁性樹脂からの抜けを抑制した導電路を実
現するものである。
【００２２】第２に、分離溝で電気的に分離された複数
の導電路と、所望の該導電路上に固着された回路素子
と、該回路素子を被覆し且つ前記導電路間の前記分離溝
に充填されて一体に支持する絶縁性樹脂とを備え、前記
導電路の側面を湾曲させて前記絶縁性樹脂と嵌合させた
ことで、分離溝に充填された絶縁性樹脂により複数の導
電路を一体に支持して従来の課題を解決するものであ
る。
【００２３】第３に、分離溝で電気的に分離された複数
の導電路と、所望の該導電路上に固着された回路素子
と、該回路素子を被覆し且つ前記導電路間の前記分離溝
に充填され前記導電路の裏面を露出して一体に支持する
絶縁性樹脂とを備え、前記導電路の側面を湾曲させて前
記絶縁性樹脂と嵌合させたことで、導電路の裏面が外部
との接続に供することができスルーホールを不要にでき
従来の課題を解決するものである。
【００２４】第４に、導電箔を用意し、少なくとも導電
路となる領域を除いた前記導電箔に、前記導電箔の厚み
よりも浅い分離溝を形成して側面が湾曲した導電路を形
成する工程と、所望の前記導電路上に回路素子を固着す
る工程と、前記回路素子を被覆し、前記分離溝に充填さ
れるように絶縁性樹脂でモールドし、前記導電路と前記
絶縁性樹脂を嵌合させる工程と、前記分離溝を設けてい
ない厚み部分の前記導電箔を除去する工程とを具備する
ことで、導電路を形成する導電箔がスタートの材料であ
り、絶縁性樹脂がモールドされるまでは導電箔が支持機
能を有し、モールド後は絶縁性樹脂が支持機能を有する
ことで支持基板を不要にでき、従来の課題を解決するこ
とができる。更には、分離溝を形成する際に、導電路の
側面を湾曲構造とし、この構造によりアンカー効果を持
たせたものである。
【００２５】第５に、導電箔を用意し、少なくとも導電
路と成る領域を除いた前記導電箔に、前記導電箔の厚み
よりも浅い分離溝を形成して側面が湾曲した導電路を形
成する工程と、所望の前記導電路上に回路素子を固着す
る工程と、前記回路素子の電極と所望の前記導電路とを
電気的に接続する接続手段を形成する工程と前記回路素
子を被覆し、前記分離溝に充填されるように絶縁性樹脂
でモールドし、前記導電路と前記絶縁性樹脂を嵌合させ
る工程と、前記分離溝を設けていない厚み部分の前記導
電箔を除去する工程と、前記絶縁性樹脂を切断して個別
の回路装置に分離する工程とを具備する回路装置の製造
方法を提供することで、多数個の回路装置を量産でき、
従来の課題を解決することができる。
【００２６】
【発明の実施の形態】回路装置を説明する第１の実施の
形態まず本発明の回路装置について図１を参照しながら
その構造について説明する。
【００２７】図１には、絶縁性樹脂５０に埋め込まれた
導電路５１を有し、前記導電路５１上には回路素子５２
が固着され、前記絶縁性樹脂５０で導電路５１を支持し
て成る回路装置５３が示されている。しかも導電路５１
の側面は湾曲構造５９を有している。
【００２８】本構造は、回路素子５２Ａ、５２Ｂ、複数
の導電路５１Ａ、５１Ｂ、５１Ｃと、この導電路５１
Ａ、５１Ｂ、５１Ｃを埋め込む絶縁性樹脂５０の３つの
材料で構成され、導電路５１間には、この絶縁性樹脂５
０で充填された分離溝５４が設けられる。そして絶縁性
樹脂５０により湾曲構造５９の前記導電路５１が支持さ
れている。
【００２９】絶縁性樹脂としては、エポキシ樹脂等の熱
硬化性樹脂、ポリイミド樹脂、ポリフェニレンサルファ
イド等の熱可塑性樹脂を用いることができる。また絶縁
性樹脂は、金型を用いて固める樹脂、ディップ、塗布を
して被覆できる樹脂であれば、全ての樹脂が採用でき
る。また導電路５１としては、Ｃｕを主材料とした導電
箔、Ａｌを主材料とした導電箔、またはＦｅ−Ｎｉ等の
合金から成る導電箔等を用いることができる。もちろ
ん、他の導電材料でも可能であり、特にエッチングでき
る導電材、レーザで蒸発する導電材が好ましい。
【００３０】本発明では、特にエッチングとしてドライ
エッチング、あるいはウェットエッチングを採用して非
異方性的なエッチングを施すことにより、導電路５１の
側面を湾曲構造５９とし、アンカー効果を発生させてい
る。その結果、導電路５１が絶縁性樹脂５０から抜けな
い構造を実現している。
【００３１】また回路素子５２の接続手段は、金属細線
５５Ａ、ロウ材から成る導電ボール、扁平する導電ボー
ル、半田等のロウ材５５Ｂ、Ａｇペースト等の導電ペー
スト５５Ｃ、導電被膜または異方性導電性樹脂等であ
る。これら接続手段は、回路素子５２の種類、回路素子
５２の実装形態で選択される。例えば、ベアの半導体素
子であれば、表面の電極と導電路５１との接続は、金属
細線が選択され、ＣＳＰであれば半田ボールや半田バン
プが選択される。またチップ抵抗、チップコンデンサ
は、半田５５Ｂが選択される。またパッケージされた回
路素子、例えばＢＧＡ等を導電路５１に実装しても問題
はなく、これを採用する場合、接続手段は半田が選択さ
れる。
【００３２】また回路素子と導電路５１Ａとの固着は、
電気的接続が不要であれば、絶縁性接着剤が選択され、
また電気的接続が必要な場合は、導電被膜が採用され
る。ここでは、導電被膜は少なくとも一層あればよい。
【００３３】この導電被膜として考えられる材料は、Ａ
ｇ、Ａｕ、ＰｔまたはＰｄ等であり、蒸着、スパッタリ
ング、ＣＶＤ等の低真空、または高真空下の被着、メッ
キまたは焼結等により被覆される。
【００３４】例えばＡｇは、Ａｕと接着するし、ロウ材
とも接着する。よってチップ裏面にＡｕ被膜が被覆され
ていれば、そのままＡｇ被膜、Ａｕ被膜、半田被膜を導
電路５１Ａに被覆することによってチップを熱圧着で
き、また半田等のロウ材を介してチップを固着できる。
ここで、前記導電被膜は複数層に積層された導電被膜の
最上層に形成されても良い。例えば、Ｃｕの導電路５１
Ａの上には、Ｎｉ被膜、Ａｕ被膜の二層が順に被着され
たもの、Ｎｉ被膜、Ｃｕ被膜、半田被膜の三層が順に被
着されたもの、Ａｇ被膜、Ｎｉ被膜の二層が順に被覆さ
れたものが形成できる。尚、これら導電被膜の種類、積
層構造は、これ以外にも多数あるが、ここでは省略をす
る。
【００３５】本回路装置は、導電路５１を封止樹脂であ
る絶縁性樹脂５０で支持しているため、支持基板が不要
となり、導電路５１、回路素子５２および絶縁性樹脂５
０で構成される。この構成は、本発明の特徴である。従
来の技術の欄でも説明したように、従来の回路装置の導
電路は、支持基板で支持されていたり、リードフレーム
で支持されているため、本来不要にしても良い構成が付
加されている。しかし、本回路装置は、必要最小限の構
成要素で構成され、支持基板を不要としているため、薄
型で安価となる特徴を有する。
【００３６】また前記構成の他に、回路素子５２を被覆
し且つ前記導電路５２間の前記分離溝５４に充填されて
一体に支持する絶縁性樹脂５０を有している。
【００３７】この湾曲構造５９の導電路５１間は、分離
溝５４となり、ここに絶縁性樹脂５０が充填されること
で、導電路５１の抜けが防止できると同時にお互いの絶
縁がはかれるメリットを有する。
【００３８】また、回路素子５２を被覆し且つ導電路５
１間の分離溝５４に充填され導電路５１の裏面のみを露
出して一体に支持する絶縁性樹脂５０を有している。
【００３９】この導電路の裏面を露出する点は、本発明
の特徴の一つである。導電路の裏面が外部との接続に供
することができ、図２４の如き従来構造のスルーホール
ＴＨを不要にできる特徴を有する。
【００４０】しかも回路素子がロウ材、Ａｕ、Ａｇ等の
導電被膜を介して直接固着されている場合、導電路５１
の裏面が露出されてため、回路素子５２Ａから発生する
熱を導電路５１Ａを介して実装基板に伝えることができ
る。特に放熱により、駆動電流の上昇等の特性改善が可
能となる半導体チップに有効である。
【００４１】また本回路装置は、分離溝５４の表面と導
電路５１の表面は、実質一致している構造となってい
る。本構造は、本発明の特徴であり、図２４に示す裏面
電極１０、１１の段差が設けられないため、回路装置５
３をそのまま水平に移動できる特徴を有する。回路装置
を説明する第２の実施の形態次に図７に示された回路装
置５６を説明する。
【００４２】本構造は、導電路５１の表面に導電被膜５
７が形成されており、それ以外は、図１の構造と実質同
一である。よってこの導電被膜５７について説明する。
【００４３】第１の特徴は、導電路や回路装置の反りを
防止するするために導電被膜５７を設ける点である。
【００４４】一般に、絶縁性樹脂と導電路材料（以下第
１の材料と呼ぶ。）の熱膨張係数の差により、回路装置
自身が反ったり、また導電路が湾曲したり剥がれたりす
る。また導電路５１の熱伝導率が絶縁性樹脂の熱伝導率
よりも優れているため、導電路５１の方が先に温度上昇
して膨張する。そのため、第１の材料よりも熱膨張係数
の小さい第２の材料を被覆することにより、導電路の反
り、剥がれ、回路装置の反りを防止することができる。
特に第１の材料としてＣｕを採用した場合、第２の材料
としてはＡｕ、ＮｉまたはＰｔ等が良い。Ｃｕの膨張率
は、１６．７×１０−６（１０のマイナス６乗）で、Ａ
ｕは、１４×１０−６、Ｎｉは、１２．８×１０−６、
Ｐｔは、８．９×１０−６である。
【００４５】第２の特徴は、第２の材料によりアンカー
効果を持たせている点である。第２の材料によりひさし
５８が形成され、しかも導電路５１と被着したひさし５
８が絶縁性樹脂５０に埋め込まれているため、アンカー
効果を発生し、導電路５１の抜けを防止できる構造とな
る。
【００４６】本発明は、湾曲構造５９とひさし５８の両
方で、二重のアンカー効果を発生させて導電路５１の抜
けを抑制している。
【００４７】以上、回路装置としてトランジスタチップ
５２Ａと受動素子５２Ｂが実装された回路装置で説明し
てきたが、本発明は、図１９の如く、一つの半導体チッ
プが封止されて構成された回路装置、図２０の如く、Ｃ
ＳＰ等のフェイスダウン型の素子８０が実装された回路
装置８１、または図２１の如くチップ抵抗、チップコン
デンサ等の受動素子８２が封止された回路装置８３でも
実施できる。更には、２つの導電路間に金属細線を接続
し、これが封止されたものでも良い。これはフューズと
して活用できる。回路装置の製造方法を説明する第１の
実施の形態次に図２〜図６および図１を使って回路装置
５３の製造方法について説明する。
【００４８】まず図２の如く、シート状の導電箔６０を
用意する。この導電箔６０は、ロウ材の付着性、ボンデ
ィング性、メッキ性が考慮されてその材料が選択され、
材料としては、Ｃｕを主材料とした導電箔、Ａｌを主材
料とした導電箔またはＦｅ−Ｎｉ等の合金から成る導電
箔等が採用される。
【００４９】導電箔の厚さは、後のエッチングを考慮す
ると１０μｍ〜３００μｍ程度が好ましく、ここでは７
０μｍ（２オンス）の銅箔を採用した。しかし３００μ
ｍ以上でも１０μｍ以下でも基本的には良い。後述する
ように、導電箔６０の厚みよりも浅い分離溝６１が形成
できればよい。
【００５０】尚、シート状の導電箔６０は、所定の幅で
ロール状に巻かれて用意され、これが後述する各工程に
搬送されても良いし、所定の大きさにカットされた導電
箔が用意され、後述する各工程に搬送されても良い。
【００５１】続いて、少なくとも導電路５１となる領域
を除いた導電箔６０を、導電箔６０の厚みよりも薄く除
去する工程がある。そしてこの除去工程により形成され
た分離溝６１および導電箔６０に絶縁性樹脂５０を被覆
する工程がある。
【００５２】まず、図３の如く、Ｃｕ箔６０の上に、ホ
トレジストＰＲ（耐エッチングマスク）を形成し、導電
路５１となる領域を除いた導電箔６０が露出するように
ホトレジストＰＲをパターニングする。そして、図４Ａ
の如く、前記ホトレジストＰＲを介してエッチングして
いる。
【００５３】本製造方法ではウェットエッチングまたは
ドライエッチングで、非異方性的にエッチングされ、そ
の側面は、粗面となり、しかも湾曲となる特徴を有す
る。尚、エッチングにより形成された分離溝６１の深さ
は、約５０μｍである。
【００５４】ウェットエッチングの場合、エッチャント
は、塩化第二鉄または塩化第二銅が採用され、前記導電
箔は、このエッチャントの中にディッピングされるか、
このエッチャントがシャワーリングされる。
【００５５】特に図４Ｂの如く、エッチングマスクとな
るホトレジストＰＲの直下は、横方向のエッチングが進
みづらく、それより深い部分が横方向にエッチングされ
る。図のように分離溝６１の側面のある位置から上方に
向かうにつれて、その位置に対応する開口部の開口径が
小さくなれば、逆テーパー構造となり、アンカー構造を
有する構造となる。またシャワーリングを採用すること
で、深さ方向に向かいエッチングが進み、横方向のエッ
チングは抑制されるため、このアンカー構造が顕著に現
れる。
【００５６】またドライエッチングの場合は、異方性、
非異方性でエッチングが可能である。現在では、Ｃｕを
反応性イオンエッチングで取り除くことは不可能といわ
れているが、スパッタリングで除去できる。またスパッ
タリングの条件によって異方性、非異方性でエッチング
できる。
【００５７】尚、図３に於いて、ホトレジストの代わり
にエッチング液に対して耐食性のある導電被膜を選択的
に被覆しても良い。導電路と成る部分に選択的に被着す
れば、この導電被膜がエッチング保護膜となり、レジス
トを採用することなく分離溝をエッチングできる。この
導電被膜として考えられる材料は、Ａｇ、Ａｕ、Ｐｔま
たはＰｄ等である。しかもこれら耐食性の導電被膜は、
ダイパッド、ボンディングパッドとしてそのまま活用で
きる特徴を有する。
【００５８】例えばＡｇ被膜は、Ａｕと接着するし、ロ
ウ材とも接着する。よってチップ裏面にＡｕ被膜が被覆
されていれば、そのまま導電路５１上のＡｇ被膜にチッ
プを熱圧着でき、また半田等のロウ材を介してチップを
固着できる。またＡｇの導電被膜にはＡｕ細線が接着で
きるため、ワイヤーボンディングも可能となる。従って
これらの導電被膜をそのままダイパッド、ボンディング
パッドとして活用できるメリットを有する。
【００５９】続いて、図５の如く、分離溝６１が形成さ
れた導電箔６０に回路素子５２を電気的に接続して実装
する工程がある。
【００６０】回路素子５２としては、トランジスタ、ダ
イオード、ＩＣチップ等の半導体素子５２Ａ、チップコ
ンデンサ、チップ抵抗等の受動素子５２Ｂである。また
厚みが厚くはなるが、ＣＳＰ、ＢＧＡ等のフェイスダウ
ンの半導体素子も実装できる。
【００６１】ここでは、ベアのトランジスタチップ５２
Ａが導電路５１Ａにダイボンディングされ、エミッタ電
極と導電路５１Ｂ、ベース電極と導電路５１Ｂが熱圧着
によるボールボンディングあるいは超音波によるウェッ
ヂボンデイング等で固着される金属細線５５Ａを介して
接続される。また５２Ｂは、チップコンデンサまたは受
動素子であり、半田等のロウ材または導電ペースト５５
Ｂで固着される。
【００６２】更に、図６に示すように、前記導電箔６０
および湾曲した分離溝６１に絶縁性樹脂５０を付着する
工程がある。これは、トランスファーモールド、インジ
ェクションモールド、またはディッピングにより実現で
きる。樹脂材料としては、エポキシ樹脂等の熱硬化性樹
脂がトランスファーモールドで実現でき、ポリイミド樹
脂、ポリフェニレンサルファイド等の熱可塑性樹脂はイ
ンジェクションモールドで実現できる。
【００６３】本実施の形態では、導電箔６０表面に被覆
された絶縁性樹脂の厚さは、金属細線５５Ａの頂部から
上に約１００μｍが被覆されるように調整されている。
この厚みは、回路装置の強度を考慮して厚くすること
も、薄くすることも可能である。
【００６４】本工程の特徴は、絶縁性樹脂５０を被覆す
るまでは、導電路５１となる導電箔６０が支持基板とな
ることである。従来では、図２５の様に、本来必要とし
ない支持基板５を採用して導電路７〜１１を形成してい
るが、本発明では、支持基板となる導電箔６０は、電極
材料として必要な材料である。そのため、構成材料を極
力省いて作業できるメリットを有し、コストの低下も実
現できる。
【００６５】また分離溝６１は、導電箔の厚みよりも浅
く形成されているため、導電箔６０が導電路５１として
個々に分離されていない。従ってシート状の導電箔６０
として一体で取り扱え、絶縁性樹脂をモールドする際、
金型への搬送、金型への実装の作業が非常に楽になる特
徴を有する。
【００６６】更には、湾曲構造５９を持った分離溝６１
に絶縁性樹脂５０が充填されるため、この部分でアンカ
ー効果が発生し、絶縁性樹脂５０の剥がれが防止でき、
逆に後の工程で分離される導電路５１の抜けが防止でき
る。
【００６７】続いて、導電箔６０の裏面を化学的および
／または物理的に除き、導電路５１として分離する工程
がある。ここでこの除く工程は、研磨、研削、エッチン
グ、レーザの金属蒸発等により施される。
【００６８】実験では研磨装置または研削装置により全
面を３０μｍ程度削り、分離溝６１から絶縁性樹脂５０
を露出させている。この露出される面を図６では点線で
示している。その結果、約４０μｍの厚さの導電路５１
となって分離される。また絶縁性樹脂５０が露出する手
前まで、導電箔６０を全面ウェトエッチングし、その
後、研磨または研削装置により全面を削り、絶縁性樹脂
５０を露出させても良い。
【００６９】この結果、絶縁性樹脂５０に導電路５１の
表面が露出する構造となる。そして分離溝６１が削ら
れ、図１の分離溝５４となる。（以上図６参照）最後
に、必要によって露出した導電路５１に半田等の導電材
を被着し、回路装置として完成する。
【００７０】尚、導電路５１の裏面に導電被膜を被着す
る場合、図２の導電箔の裏面に、前もって導電被膜を形
成しても良い。この場合、導電路に対応する部分を選択
的に被着すれば良い。被着方法は、例えばメッキであ
る。またこの導電被膜は、エッチングに対して耐性があ
る材料がよい。またこの導電被膜を採用した場合、研磨
をせずにエッチングだけで導電路５１として分離でき
る。
【００７１】尚、本製造方法では、導電箔６０にトラン
ジスタとチップ抵抗が実装されているだけであるが、こ
れを１単位としてマトリックス状に配置しても良いし、
どちらか一方の回路素子を１単位としてマトリックス状
に配置しても良い。この場合は、後述するようにダイシ
ング装置で個々に分離される。
【００７２】以上の製造方法によって、絶縁性樹脂５０
に導電路５１が埋め込まれ、絶縁性樹脂５０の裏面と導
電路５１の裏面が一致する平坦な回路装置５６が実現で
きる。
【００７３】本製造方法の特徴は、絶縁性樹脂５０を支
持基板として活用し導電路５１の分離作業ができること
にある。絶縁性樹脂５０は、導電路５１を埋め込む材料
として必要な材料であり、図２５の従来の製造方法のよ
うに、不要な支持基板５を必要としない。従って、最小
限の材料で製造でき、コストの低減が実現できる特徴を
有する。
【００７４】尚、導電路５１表面からの絶縁性樹脂の厚
さは、前工程の絶縁性樹脂の付着の時に調整できる。従
って実装される回路素子により違ってくるが、回路装置
５６としての厚さは、厚くも薄くもできる特徴を有す
る。ここでは、４００μｍ厚の絶縁性樹脂５０に４０μ
ｍの導電路５１と回路素子が埋め込まれた実装基板にな
る。（以上図１を参照）回路装置の製造方法を説明する
第２の実施の形態次に図８〜図１２、図７を使ってひさ
し５８を有する回路装置５６の製造方法について説明す
る。尚、ひさしとなる第２の材料７０が被着される以外
は、第１の実施の形態と実質同一であるため、詳細な説
明は省略する。
【００７５】まず図８の如く、第１の材料から成る導電
箔６０の上にエッチングレートの小さい第２の材料７０
が被覆された導電箔６０を用意する。
【００７６】例えばＣｕ箔の上にＮｉを被着すると、塩
化第二鉄または塩化第二銅等でＣｕとＮｉが一度にエッ
チングでき、エッチングレートの差によりＮｉがひさし
５８と成って形成されるため好適である。太い実線がＮ
ｉから成る導電被膜７０であり、その膜厚は１〜１０μ
ｍ程度が好ましい。またＮｉの膜厚が厚い程、ひさし５
８が形成されやすい。
【００７７】また第２の材料は、第１の材料と選択エッ
チングできる材料を被覆しても良い。この場合、まず第
２の材料から成る被膜を導電路５１の形成領域に被覆す
るようにパターニングし、この被膜をマスクにして第１
の材料から成る被膜をエッチングすればひさし５８が形
成できるからである。第２の材料としては、Ａｌ、Ａ
ｇ、Ａｕ等が考えられる。（以上図８を参照）続いて、
少なくとも導電路５１となる領域を除いた導電箔６０
を、導電箔６０の厚みよりも薄く取り除く工程がある。
【００７８】Ｎｉ７０の上に、ホトレジストＰＲを形成
し、導電路５１となる領域を除いたＮｉ７０が露出する
ようにホトレジストＰＲをパターニングし、前記ホトレ
ジストを介してエッチングすればよい。
【００７９】前述したように塩化第二鉄、塩化第二銅の
エッチャント等を採用しエッチングすると、Ｎｉ７０の
エッチングレートがＣｕ６０のエッチングレートよりも
小さいため、エッチングが進むにつれてひさし５８がで
てくる。
【００８０】尚、前記分離溝６１が形成された導電箔６
０に回路素子５２を実装する工程（図１１）、前記導電
箔６０および分離溝６１に絶縁性樹脂５０を被覆し、導
電箔６０の裏面を化学的および／または物理的に除き、
導電路５１として分離する工程（図１２）、および導電
路裏面に導電被膜を形成して完成までの工程（図７）
は、前製造方法と同一であるためその説明は省略する。 回路装置の製造方法を説明する第３の実施の形態 続いて、一種類の回路素子をマトリックス状に配置し、
封止後に個別分離して、ディスクリート装置、ＩＣ装置
とする製造方法を図１３〜図１９を参照しながら説明す
る。尚、本製造方法は、第１の実施の形態と殆どが同じ
であるため、同一の部分は簡単に述べる。
【００８１】まず図１３の如く、シート状の導電箔６０
を用意する。
【００８２】尚、シート状の導電箔６０は、所定の幅で
ロール状に巻かれて用意され、これが後述する各工程に
搬送されても良いし、所定の大きさにカットされた導電
箔が用意され、後述する各工程に搬送されても良い。
【００８３】続いて、少なくとも導電路５１となる領域
を除いた導電箔６０を、導電箔６０の厚みよりも薄く除
去する工程がある。
【００８４】まず、図１４の如く、Ｃｕ箔６０の上に、
ホトレジストＰＲを形成し、導電路５１となる領域を除
いた導電箔６０が露出するようにホトレジストＰＲをパ
ターニングする。そして、図１５の如く、前記ホトレジ
ストＰＲを介してエッチングすればよい。
【００８５】エッチングにより形成された分離溝６１の
深さは、例えば５０μｍであり、その側面は、粗面とな
るため絶縁性樹脂５０との接着性が向上される。
【００８６】またここの分離溝６１の側壁は、非異方性
的にエッチングされるため湾曲となる。この除去工程
は、ウェットエッチング、ドライエッチングが採用でき
る。そしてこの湾曲構造によりアンカー効果が発生する
構造となる。（詳細は、回路装置の製造方法を説明する
第１の実施の形態を参照） 尚、図１４に於いて、ホトレジストＰＲの代わりにエッ
チング液に対して耐食性のある導電被膜を選択的に被覆
しても良い。導電路と成る部分に選択的に被着すれば、
この導電被膜がエッチング保護膜となり、レジストを採
用することなく分離溝をエッチングできる。
【００８７】続いて、図１６の如く、分離溝６１が形成
された導電箔６０に回路素子５２Ａを電気的に接続して
実装する工程がある。
【００８８】回路素子５２Ａとしては、トランジスタ、
ダイオード、ＩＣチップ等の半導体素子、チップコンデ
ンサ、チップ抵抗等の受動素子である。また厚みが厚く
はなるが、ＣＳＰ、ＢＧＡ等のフェイスダウンの半導体
素子も実装できる。
【００８９】ここでは、ベアのトランジスタチップ５２
Ａが導電路５１Ａにダイボンディングされ、エミッタ電
極と導電路５１Ｂ、ベース電極と導電路５１Ｂが金属細
線５５Ａを介して接続される。
【００９０】更に、図１７に示すように、前記導電箔６
０および分離溝６１に絶縁性樹脂５０を付着する工程が
ある。これは、トランスファーモールド、インジェクシ
ョンモールド、またはディッピングにより実現できる。
【００９１】本実施の形態では、導電箔６０表面に被覆
された絶縁性樹脂の厚さは、実装された回路素子の一番
高い所から約１００μｍ程度が被覆されるように調整さ
れている。この厚みは、回路装置の強度を考慮して厚く
することも、薄くすることも可能である。
【００９２】本工程の特徴は、絶縁性樹脂５０を被覆す
る際、導電路５１となる導電箔６０が支持基板となるこ
とである。従来では、図２５の様に、本来必要としない
支持基板５を採用して導電路７〜１１を形成している
が、本発明では、支持基板となる導電箔６０は、電極材
料として必要な材料である。そのため、構成材料を極力
省いて作業できるメリットを有し、コストの低下も実現
できる。
【００９３】また分離溝６１は、導電箔の厚みよりも浅
く形成されているため、導電箔６０が導電路５１として
個々に分離されていない。従ってシート状の導電箔６０
として一体で取り扱え、絶縁性樹脂をモールドする際、
金型への搬送、金型への実装の作業が非常に楽になる特
徴を有する。
【００９４】続いて、導電箔６０の裏面を化学的および
／または物理的に除き、導電路５１として分離する工程
がある。ここで前記除く工程は、研磨、研削、エッチン
グ、レーザの金属蒸発等により施される。
【００９５】実験では研磨装置または研削装置により全
面を３０μｍ程度削り、絶縁性樹脂５０を露出させてい
る。この露出される面を図１７では点線で示している。
その結果、約４０μｍの厚さの導電路５１となって分離
される。また絶縁性樹脂５０が露出する手前まで、導電
箔６０を全面ウェトエッチングし、その後、研磨または
研削装置により全面を削り、絶縁性樹脂５０を露出させ
ても良い。
【００９６】この結果、絶縁性樹脂５０に導電路５１の
表面が露出する構造となる。
【００９７】更に、図１８の如く、露出した導電路５１
に半田等の導電材を被着する。
【００９８】最後に、図１９の如く、回路素子毎に分離
し、回路装置として完成する工程がある。
【００９９】分離ラインは、矢印の所であり、ダイシン
グ、カット、プレス、チョコレートブレーク等で実現で
きる。尚、チョコレートブレークを採用する場合は、絶
縁性樹脂を被覆する際に分離ラインに溝が入るように金
型に突出部を形成しておけば良い。
【０１００】特にダイシングは、通常の半導体装置の製
造方法に於いて多用されるものであり、非常にサイズの
小さい物も分離可能であるため、好適である。
【０１０１】図２６の右側には、本発明を簡単にまとめ
たフローが示されている。Ｃｕ箔の用意、ＡｇまたはＮ
ｉ等のメッキ、ハーフエッチング、ダイボンド、ワイヤ
ーボンデイング、トランスファーモールド、裏面Ｃｕ箔
除去、導電路の裏面処理およびダイシングの９工程で回
路装置が実現できる。しかも支持基板をメーカーから供
給することなく、全ての工程を内作する事ができる。回
路装置の種類およびこれらの実装方法を説明する実施の
形態。
【０１０２】図２０は、フェイスダウン型の回路素子８
０を実装した回路装置８１を示すものである。回路素子
８０としては、ベアの半導体チップ、表面が封止された
ＣＳＰやＢＧＡ等が該当する。また図２１は、チップ抵
抗やチップ抵抗等の受動素子８２が実装された回路装置
８３を示すものである。これらは、支持基板が不要であ
るため、薄型であり、しかも絶縁性樹脂で封止されてあ
るため、耐環境性にも優れたものである。
【０１０３】図２２は、実層構造について説明するもの
である。プリント基板や金属基板、セラミック基板等の
実装基板８４に形成された導電路８５に今まで説明して
きた本発明の回路装置５３、８１、８３が実装されたも
のである。
【０１０４】特に、半導体チップ５２の裏面が固着され
た導電路５１Ａは、実装基板８４の導電路８５と熱的に
結合されているため、回路装置の熱を前記導電路８５を
介して放熱させることができる。また実装基板８４とし
て金属基板を採用すると、金属基板の放熱性も手伝って
更に半導体チップ５２の温度を低下させることができ
る。そのため、半導体チップの駆動能力を向上させるこ
とができる。
【０１０５】例えばパワーＭＯＳ、ＩＧＢＴ、ＳＩＴ、
大電流駆動用のトランジスタ、大電流駆動用のＩＣ（Ｍ
ＯＳ型、ＢＩＰ型、Ｂｉ−ＣＭＯＳ型）メモリ素子等
は、好適である。
【０１０６】また金属基板としては、Ａｌ基板、Ｃｕ基
板、Ｆｅ基板が好ましく、また導電路８５との短絡が考
慮されて、絶縁性樹脂および／または酸化膜等が形成さ
れている。
【０１０７】
【発明の効果】以上の説明から明らかなように、本発明
では、回路装置、導電路および絶縁性樹脂の必要最小限
で構成され、資源に無駄のない回路装置となる。よって
完成するまで余分な構成要素が無く、コストを大幅に低
減できる回路装置を実現できる。また絶縁性樹脂の被覆
膜厚、導電箔の厚みを最適値にすることにより、非常に
小型化、薄型化および軽量化された回路装置を実現でき
る。
【０１０８】また導電路の裏面のみを絶縁性樹脂から露
出しているため、導電路の裏面が直ちに外部との接続に
供することができ、図２４の如き従来構造の裏面電極お
よびスルーホールを不要にできる利点を有する。
【０１０９】しかも回路素子がロウ材、Ａｕ、Ａｇ等の
導電被膜を介して直接固着されている場合、導電路の裏
面が露出されてため、回路素子から発生する熱を導電路
を介して直接実装基板に熱を伝えることができる。特に
この放熱により、パワー素子の実装も可能となる。
【０１１０】また本回路装置は、分離溝の表面と導電路
の表面は、実質一致している平坦な表面を有する構造と
なっており、狭ピッチＱＦＰ実装時には回路装置自身を
そのまま水平に移動できるので、リードずれの修正が極
めて容易となる。
【０１１１】また導電路の表側に第２の材料を形成して
いるため、熱膨張係数の違いにより実装基板の反り、特
に細長い配線の反りまたは剥離を抑制することができ
る。
【０１１２】また導電路の側面が湾曲構造をしており、
更には導電路の表面に第２の材料から成る被膜を形成す
ることにより、導電路に被着されたひさしが形成でき
る。よってアンカー効果を発生させることができ、導電
路の反り、抜けを防止することができる。
【０１１３】また本発明の回路装置の製造方法では、導
電路の材料となる導電箔自体を支持基板として機能さ
せ、分離溝の形成時あるいは回路素子の実装、絶縁性樹
脂の被着時までは導電箔で全体を支持し、また導電箔を
各導電路として分離する時は、絶縁性樹脂を支持基板に
して機能させている。従って、回路素子、導電箔、絶縁
性樹脂の必要最小限で製造できる。従来例で説明した如
く、本来回路装置を構成する上で支持基板が要らなくな
り、コスト的にも安価にできる。また支持基板が不要で
あること、導電路が絶縁性樹脂に埋め込まれているこ
と、更には絶縁性樹脂と導電箔の厚みの調整が可能であ
ることにより、非常に薄い回路装置が形成できるメリッ
トもある。また分離溝の形成工程に湾曲構造も形成で
き、アンカー効果のある構造も同時に実現できる。
【０１１４】また図２６から明白なように、スルーホー
ルの形成工程、導体の印刷工程（セラミック基板の場
合）等を省略できるので、従来より従来より製造工程を
大幅に短縮でき、全行程を内作できる利点を有する。ま
たフレーム金型も一切不要であり、極めて短納期となる
製造方法である。
【０１１５】次に導電箔の厚みよりも薄く取り除く工程
（例えばハーフエッチング）までは、導電路を個々に分
離せずに取り扱えるため、後の絶縁性樹脂の被覆工程に
於いて、作業性が向上する特徴も有する。
【０１１６】また導電路と絶縁性樹脂で同一面を形成す
るため、実装された回路装置は、実装基板上の導電路側
面に当たることなくずらすことができる。特に位置ずれ
して実装された回路装置を水平方向にずらして配置し直
すことができる。また回路装置の実装後、ロウ材が溶け
ていれば、ずれて実装された回路装置は、溶けたロウ材
の表面張力により、導電路上部に自ら戻ろうとし、回路
装置自身による再配置が可能となる。
【図面の簡単な説明】
【図１】本発明の回路装置を説明する図である。
【図２】本発明の回路装置の製造方法を説明する図であ
る。
【図３】本発明の回路装置の製造方法を説明する図であ
る。
【図４】本発明の回路装置の製造方法を説明する図であ
る。
【図５】本発明の回路装置の製造方法を説明する図であ
る。
【図６】本発明の回路装置の製造方法を説明する図であ
る。
【図７】本発明の回路装置を説明する図である。
【図８】本発明の回路装置の製造方法を説明する図であ
る。
【図９】本発明の回路装置の製造方法を説明する図であ
る。
【図１０】本発明の回路装置の製造方法を説明する図で
ある。
【図１１】本発明の回路装置の製造方法を説明する図で
ある。
【図１２】本発明の回路装置の製造方法を説明する図で
ある。
【図１３】本発明の回路装置の製造方法を説明する図で
ある。
【図１４】本発明の回路装置の製造方法を説明する図で
ある。
【図１５】本発明の回路装置の製造方法を説明する図で
ある。
【図１６】本発明の回路装置の製造方法を説明する図で
ある。
【図１７】本発明の回路装置の製造方法を説明する図で
ある。
【図１８】本発明の回路装置の製造方法を説明する図で
ある。
【図１９】本発明の回路装置の製造方法を説明する図で
ある。
【図２０】本発明の回路装置を説明する図である。
【図２１】本発明の回路装置を説明する図である。
【図２２】本発明の回路装置の実装方法を説明する図で
ある。
【図２３】従来の回路装置の実装構造を説明する図であ
る。
【図２４】従来の回路装置を説明する図である。
【図２５】従来の回路装置の製造方法を説明する図であ
る。
【図２６】従来と本発明の回路装置の製造方法を説明す
る図である。
【符号の説明】
５０ 絶縁性樹脂 ５１ 導電路 ５２ 回路素子 ５３ 回路装置 ５４ 分離溝 ５８ ひさし ５９ 湾曲構造
───────────────────────────────────────────────────── フロントページの続き (72)発明者 阪本 純次 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 真下 茂明 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 大川 克実 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 前原 栄寿 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 高橋 幸嗣 群馬県伊勢崎市喜多町29番地 関東三洋電 子株式会社内 Ｆターム(参考） 4M109 AA01 BA01 CA21 DA04 DB16 FA03 5F061 AA01 BA01 CA21 CB07 CB13

Claims (27)

    【特許請求の範囲】
  1. 【請求項１】 電気的に分離された複数の導電路と、所
    望の該導電路上に固着された回路素子と、該回路素子を
    被覆し且つ前記導電路を一体に支持する絶縁性樹脂とを
    備え、前記導電路の側面を湾曲させて前記絶縁性樹脂と
    嵌合させたことを特徴とする回路装置。
  2. 【請求項２】 分離溝で電気的に分離された複数の導電
    路と、所望の該導電路上に固着された回路素子と、該回
    路素子を被覆し且つ前記導電路間の前記分離溝に充填さ
    れて一体に支持する絶縁性樹脂とを備え、前記導電路の
    側面を湾曲させて前記絶縁性樹脂と嵌合させたことを特
    徴とする回路装置。
  3. 【請求項３】 分離溝で電気的に分離された複数の導電
    路と、所望の該導電路上に固着された回路素子と、該回
    路素子を被覆し且つ前記導電路間の前記分離溝に充填さ
    れ前記導電路の裏面を露出して一体に支持する絶縁性樹
    脂とを備え、前記導電路の側面を湾曲させて前記絶縁性
    樹脂と嵌合させたことを特徴とする回路装置。
  4. 【請求項４】 分離溝で電気的に分離された複数の導電
    路と、所望の該導電路上に固着された回路素子と、該回
    路素子の電極と他の前記導電路とを接続する接続手段
    と、前記回路素子を被覆し且つ前記導電路間の前記分離
    溝に充填され前記導電路の裏面を露出して一体に支持す
    る絶縁性樹脂とを備え、前記導電路の側面を湾曲させて
    前記絶縁性樹脂と嵌合させたことを特徴とする回路装
    置。
  5. 【請求項５】 分離溝で電気的に分離された複数の導電
    路と、所望の該導電路上に固着された複数の回路素子
    と、該回路素子の所望の電極と他の前記導電路とを接続
    する接続手段と、前記回路素子を被覆し且つ前記導電路
    間の前記分離溝に充填され前記導電路の裏面を露出して
    一体に支持する絶縁性樹脂とを備え、前記導電路の側面
    を湾曲させて前記絶縁性樹脂と嵌合させたことを特徴と
    する回路装置。
  6. 【請求項６】 前記導電路は銅、アルミニウム、鉄−ニ
    ッケルのいずれかの導電箔で構成されることを特徴とす
    る請求項１から請求項５のいずれかに記載された回路装
    置。
  7. 【請求項７】 前記導電路上面に前記導電路とは異なる
    金属材料より成る導電被膜を設けることを特徴とする請
    求項１から請求項５のいずれかに記載された回路装置。
  8. 【請求項８】 前記導電被膜はニッケルあるいは銀メッ
    キで構成されることを特徴とする請求項７に記載された
    回路装置。
  9. 【請求項９】 前記回路素子は半導体ベアチップ、チッ
    プ回路部品のいずれかあるいは両方で構成されることを
    特徴とする請求項１から請求項５のいずれかに記載され
    た回路装置。
  10. 【請求項１０】 前記接続手段はボンディング細線で構
    成されることを特徴とする請求項４または請求項５に記
    載された回路装置。
  11. 【請求項１１】 前記導電路の裏面と前記分離溝間に充
    填された絶縁性樹脂の裏面とを実質的に平坦にすること
    を特徴とする請求項２から請求項５のいずれかに記載さ
    れた回路装置。
  12. 【請求項１２】 前記導電路は電極、ボンディングパッ
    ドまたはダイパッド領域として用いられることを特徴と
    した請求項１から請求項５のいずれかに記載された回路
    装置。
  13. 【請求項１３】 導電箔を用意し、少なくとも導電路と
    なる領域を除いた前記導電箔に、前記導電箔の厚みより
    も浅い分離溝を形成して側面が湾曲した導電路を形成す
    る工程と、 所望の前記導電路上に回路素子を固着する工程と、 前記回路素子を被覆し、前記分離溝に充填されるように
    絶縁性樹脂でモールドし、前記導電路と前記絶縁性樹脂
    を嵌合させる工程と、 前記分離溝を設けていない厚み部分の前記導電箔を除去
    する工程とを具備することを特徴とする回路装置の製造
    方法。
  14. 【請求項１４】 導電箔を用意し、少なくとも導電路と
    なる領域を除いた前記導電箔に、前記導電箔の厚みより
    も浅い分離溝を形成して側面が湾曲した導電路を形成す
    る工程と、 所望の前記導電路上に回路素子を固着する工程と、 前記回路素子の電極と所望の前記導電路とを電気的に接
    続する接続手段を形成する工程と前記回路素子を被覆
    し、前記分離溝に充填されるように絶縁性樹脂でモール
    ドし、前記導電路と前記絶縁性樹脂を嵌合させる工程
    と、 前記分離溝を設けていない厚み部分の前記導電箔を除去
    する工程とを具備することを特徴とする回路装置の製造
    方法。
  15. 【請求項１５】 導電箔を用意し、該導電箔表面の少な
    くとも導電路となる領域に耐食性の導電被膜を形成する
    工程と、 少なくとも導電路となる領域を除いた前記導電箔に、前
    記導電箔の厚みよりも浅い分離溝を形成して側面が湾曲
    した導電路を形成する工程と、 所望の前記導電路上に回路素子を固着する工程と、 前記回路素子の電極と所望の前記導電路とを電気的に接
    続する接続手段を形成する工程と前記回路素子を被覆
    し、前記分離溝に充填されるように絶縁性樹脂でモール
    ドし、前記導電路と前記絶縁性樹脂を嵌合させる工程
    と、 前記分離溝を設けていない厚み部分の前記導電箔を除去
    する工程とを具備することを特徴とする回路装置の製造
    方法。
  16. 【請求項１６】 導電箔を用意し、少なくとも導電路と
    成る領域を除いた前記導電箔に、前記導電箔の厚みより
    も浅い分離溝を形成して側面が湾曲した導電路を形成す
    る工程と、 所望の前記導電路上に回路素子を固着する工程と、 前記回路素子の電極と所望の前記導電路とを電気的に接
    続する接続手段を形成する工程と前記回路素子を被覆
    し、前記分離溝に充填されるように絶縁性樹脂でモール
    ドし、前記導電路と前記絶縁性樹脂を嵌合させる工程
    と、 前記分離溝を設けていない厚み部分の前記導電箔を除去
    する工程と、 前記絶縁性樹脂を切断して個別の回路装置に分離する工
    程とを具備することを特徴とする回路装置の製造方法。
  17. 【請求項１７】 導電箔を用意し、少なくとも導電路と
    成る領域を除いた前記導電箔に、前記導電箔の厚みより
    も浅い分離溝を形成して側面が湾曲した導電路を形成す
    る工程と、 所望の前記導電路上に複数の回路素子を固着する工程
    と、 前記回路素子の電極と所望の前記導電路とを電気的に接
    続する接続手段を形成する工程と前記複数の回路素子を
    被覆し、前記分離溝に充填されるように絶縁性樹脂でモ
    ールドし、前記導電路と前記絶縁性樹脂を嵌合させる工
    程と、 前記分離溝を設けていない厚み部分の前記導電箔を除去
    する工程と、 前記絶縁性樹脂を切断して個別の回路装置に分離する工
    程とを具備することを特徴とする回路装置の製造方法。
  18. 【請求項１８】 導電箔を用意し、少なくとも導電路と
    成る領域を除いた前記導電箔に、前記導電箔の厚みより
    も浅い分離溝を形成して側面が湾曲した導電路を形成す
    る工程と、 所望の前記導電路上に回路素子を固着する工程と、 前記回路素子の電極と所望の前記導電路とを電気的に接
    続する接続手段を形成する工程と前記回路素子を被覆
    し、前記分離溝に充填されるように絶縁性樹脂でモール
    ドし、前記導電路と前記絶縁性樹脂を嵌合させる工程
    と、 前記分離溝を設けていない厚み部分の前記導電箔を裏面
    より一様に除去し前記導電路の裏面と前記分離溝間の前
    記絶縁性樹脂とを実質的に平坦面にする工程とを具備す
    ることを特徴とする回路装置の製造方法。
  19. 【請求項１９】 導電箔を用意し、少なくとも導電路と
    なる領域を除いた前記導電箔に、前記導電箔の厚みより
    も浅い分離溝を形成して側面が湾曲した導電路を形成す
    る工程と、 所望の前記導電路上に回路素子を固着する工程と、 前記回路素子の電極と所望の前記導電路とを電気的に接
    続する接続手段を形成する工程と前記回路素子を被覆
    し、前記分離溝に充填されるように絶縁性樹脂でモール
    ドし、前記導電路と前記絶縁性樹脂を嵌合させる工程
    と、 前記分離溝を設けていない厚み部分の前記導電箔を裏面
    より一様に除去し前記導電路の裏面と前記分離溝間の前
    記絶縁性樹脂とを実質的に平坦面にする工程と、 前記絶縁性樹脂を切断して個別の回路装置に分離する工
    程とを具備することを特徴とする回路装置の製造方法。
  20. 【請求項２０】 前記導電箔は銅、アルミニウム、鉄−
    ニッケルのいずれかで構成されることを特徴とする請求
    項１３から請求項１９のいずれかに記載された回路装置
    の製造方法。
  21. 【請求項２１】 前記導電被膜はニッケルあるいは銀メ
    ッキ形成されることを特徴とする請求項１５に記載され
    た回路装置の製造方法。
  22. 【請求項２２】 前記導電箔に選択的に形成される前記
    分離溝は化学的あるいは物理的エッチングにより形成さ
    れることを特徴とする請求項１３から請求項１９のいず
    れかに記載された回路装置の製造方法。
  23. 【請求項２３】 前記導電被膜を前記分離溝形成時のマ
    スクの一部として使用することを特徴とする請求項２１
    に記載された回路装置の製造方法。
  24. 【請求項２４】 前記回路素子は半導体ベアチップ、チ
    ップ回路部品のいずれかあるいは両方を固着されること
    を特徴とする請求項１３から請求項１９のいずれかに記
    載された回路装置の製造方法。
  25. 【請求項２５】 前記接続手段はワイヤーボンディング
    で形成されることを特徴とする請求項１４から請求項１
    ９のいずれかに記載された回路装置の製造方法。
  26. 【請求項２６】 前記絶縁性樹脂はトランスファーモー
    ルドで付着されることを特徴とする請求項１３から請求
    項１９のいずれかに記載された回路装置の製造方法。
  27. 【請求項２７】 前記絶縁性樹脂はダイシングにより個
    別の回路装置に分離することを特徴とする請求項１６、
    請求項１７あるいは請求項１９のいずれかに記載された
    回路装置の製造方法。
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US09/671,135 US6548328B1 (en) 2000-01-31 2000-09-27 Circuit device and manufacturing method of circuit device
TW090100830A TW535462B (en) 2000-01-31 2001-01-15 Electric circuit device and method for making the same
KR10-2001-0002824A KR100484696B1 (ko) 2000-01-31 2001-01-18 회로 장치 및 그 제조 방법
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US10/347,010 US7173336B2 (en) 2000-01-31 2003-01-17 Hybrid integrated circuit device
US10/372,414 US7125798B2 (en) 2000-01-31 2003-02-24 Circuit device and manufacturing method of circuit device
US10/372,497 US7091606B2 (en) 2000-01-31 2003-02-24 Circuit device and manufacturing method of circuit device and semiconductor module
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101009818B1 (ko) * 2002-04-11 2011-01-19 엔엑스피 비 브이 전자 디바이스 제조 방법, 캐리어 및 캐리어 제조 방법
US7888869B2 (en) 2005-12-02 2011-02-15 Nichia Corporation Light emitting device
JP2011151069A (ja) * 2010-01-19 2011-08-04 Dainippon Printing Co Ltd 樹脂付リードフレーム、リードフレーム、半導体装置および樹脂付リードフレームの製造方法
JP2012039109A (ja) * 2010-07-16 2012-02-23 Dainippon Printing Co Ltd Ｌｅｄ用リードフレームまたは基板、半導体装置、およびｌｅｄ用リードフレームまたは基板の製造方法
JP2013236113A (ja) * 2013-08-27 2013-11-21 Dainippon Printing Co Ltd 樹脂付リードフレーム、リードフレーム、半導体装置および樹脂付リードフレームの製造方法
JP2013243409A (ja) * 2013-08-27 2013-12-05 Dainippon Printing Co Ltd 樹脂付リードフレーム、リードフレーム、半導体装置および樹脂付リードフレームの製造方法
JP2014064031A (ja) * 2013-12-10 2014-04-10 Dainippon Printing Co Ltd 樹脂付リードフレーム、リードフレーム、半導体装置および樹脂付リードフレームの製造方法
JP2016092261A (ja) * 2014-11-06 2016-05-23 三菱電機株式会社 電子制御装置およびその製造方法
US9362473B2 (en) 2010-11-02 2016-06-07 Dai Nippon Printing Co., Ltd. Lead frame for mounting LED elements, lead frame with resin, method for manufacturing semiconductor devices, and lead frame for mounting semiconductor elements
JP2016146455A (ja) * 2015-02-04 2016-08-12 株式会社東芝 半導体装置およびその製造方法
US9887331B2 (en) 2010-03-30 2018-02-06 Dai Nippon Printing Co., Ltd. LED leadframe or LED substrate, semiconductor device, and method for manufacturing LED leadframe or LED substrate

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101009818B1 (ko) * 2002-04-11 2011-01-19 엔엑스피 비 브이 전자 디바이스 제조 방법, 캐리어 및 캐리어 제조 방법
US7888869B2 (en) 2005-12-02 2011-02-15 Nichia Corporation Light emitting device
JP2011151069A (ja) * 2010-01-19 2011-08-04 Dainippon Printing Co Ltd 樹脂付リードフレーム、リードフレーム、半導体装置および樹脂付リードフレームの製造方法
US9887331B2 (en) 2010-03-30 2018-02-06 Dai Nippon Printing Co., Ltd. LED leadframe or LED substrate, semiconductor device, and method for manufacturing LED leadframe or LED substrate
JP2012039109A (ja) * 2010-07-16 2012-02-23 Dainippon Printing Co Ltd Ｌｅｄ用リードフレームまたは基板、半導体装置、およびｌｅｄ用リードフレームまたは基板の製造方法
US9412923B2 (en) 2010-11-02 2016-08-09 Dai Nippon Printing Co., Ltd. Lead frame for mounting LED elements, lead frame with resin, method for manufacturing semiconductor devices, and lead frame for mounting semiconductor elements
US9362473B2 (en) 2010-11-02 2016-06-07 Dai Nippon Printing Co., Ltd. Lead frame for mounting LED elements, lead frame with resin, method for manufacturing semiconductor devices, and lead frame for mounting semiconductor elements
US9553247B2 (en) 2010-11-02 2017-01-24 Dai Nippon Printing Co., Ltd. Lead frame for mounting LED elements, lead frame with resin, method for manufacturing semiconductor devices, and lead frame for mounting semiconductor elements
US9773960B2 (en) 2010-11-02 2017-09-26 Dai Nippon Printing Co., Ltd. Lead frame for mounting LED elements, lead frame with resin, method for manufacturing semiconductor devices, and lead frame for mounting semiconductor elements
US9899583B2 (en) 2010-11-02 2018-02-20 Dai Nippon Printing Co., Ltd. Lead frame for mounting LED elements, lead frame with resin, method for manufacturing semiconductor devices, and lead frame for mounting semiconductor elements
JP2013243409A (ja) * 2013-08-27 2013-12-05 Dainippon Printing Co Ltd 樹脂付リードフレーム、リードフレーム、半導体装置および樹脂付リードフレームの製造方法
JP2013236113A (ja) * 2013-08-27 2013-11-21 Dainippon Printing Co Ltd 樹脂付リードフレーム、リードフレーム、半導体装置および樹脂付リードフレームの製造方法
JP2014064031A (ja) * 2013-12-10 2014-04-10 Dainippon Printing Co Ltd 樹脂付リードフレーム、リードフレーム、半導体装置および樹脂付リードフレームの製造方法
JP2016092261A (ja) * 2014-11-06 2016-05-23 三菱電機株式会社 電子制御装置およびその製造方法
JP2016146455A (ja) * 2015-02-04 2016-08-12 株式会社東芝 半導体装置およびその製造方法

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