KR20130115074A - 자가 정렬된 상호연결부들을 갖춘 반도체 디바이스 - Google Patents

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Abstract

다중층 디바이스 및 다중층 디바이스를 제조하는 방법이 개시된다. 예시적인 다중층 디바이스는 기판, 기판 위에 배치된 제1 층간 유전체(ILD)층, 및 제1 ILD 층에서 형성된 복수의 제1 도전성 라인들을 포함한 제1 도전층을 포함한다. 디바이스는 제1 ILD 층 위에 배치된 제2 ILD 층, 및 제2 ILD 층에서 형성된 복수의 제2 도전성 라인들을 포함한 제2 도전층을 더 포함한다. 복수의 제2 도전성 라인들 중의 적어도 하나의 도전성 라인은 복수의 제1 도전성 라인들 중의 적어도 하나의 도전성 라인에 인접하여 형성된다. 복수의 제2 도전성 라인들 중의 적어도 하나의 도전성 라인은 계면에서 복수의 제1 도전성 라인들 중의 적어도 하나의 도전성 라인과 접촉한다.

Description

자가 정렬된 상호연결부들을 갖춘 반도체 디바이스{A SEMICONDUCTOR DEVICE WITH SELF-ALIGNED INTERCONNECTS}
본 발명은 다중층 디바이스 및 다중층 디바이스를 제조하는 방법에 관한 것이다.
반도체 집적 회로(integrated circuit; IC) 산업은 급성장을 경험해왔다. IC 진화의 과정에서, 기능적 밀도(즉, 칩 면적 당 상호접속된 디바이스들의 갯수)는 일반적으로 증가되어 왔으며 기하학적 크기(즉, 제조 공정을 이용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소해왔다. 이러한 스케일링 축소 공정은 일반적으로 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이로움들을 제공한다. 이러한 스케일링 축소는 또한 IC를 처리하고 제조하는데 있어서 복잡성을 증가시켜왔고, 이러한 진보들을 실현하기 위해서는, IC 제조에 있어서 마찬가지의 개발이 필요하다.
예를 들어, 반도체 산업이 보다 높은 디바이스 밀도, 보다 높은 성능, 및 보다 낮은 비용을 추구하기 위해 나노미터 기술 공정 노드들로 진행해옴에 따라, 제조 및 설계 모두로부터의 도전과제들은 다중층(또는 삼차원) 집적 디바이스들의 개발을 초래시켰다. 다중층 디바이스들은 복수의 층간 유전체층(interlayer dielectric layer; ILD)들을 포함할 수 있으며, 이 층간 유전체층들 각각은 다른 도전층들과 정렬되어 연결되어 있는 하나 이상의 도전층들을 포함한다. 하지만, 스케일링 축소가 계속됨에 따라, 도전층들을 형성하고 정렬시키는 것은 어려운 것으로 판명되어왔다. 이에 따라, 기존의 다중층 디바이스들 및 다중층 디바이스들을 제조하는 방법들은 대체적으로 각자의 의도된 목적에 대해서는 충분하였지만, 모든 측면에서 완전히 만족스럽지는 않았다.
따라서, 다중층 디바이스가 제공된다. 예시적인 다중층 디바이스는 기판, 기판상에 배치된 제1 층간 유전체(interlayer dielectric; ILD)층, 및 제1 ILD 층에서 형성된 복수의 제1 도전성 라인들을 포함한 제1 도전층을 포함한다. 디바이스는 제1 ILD 층상에 배치된 제2 ILD 층, 및 제2 ILD 층에서 형성된 복수의 제2 도전성 라인들을 포함한 제2 도전층을 더 포함한다. 복수의 제2 도전성 라인들 중의 적어도 하나의 도전성 라인은 복수의 제1 도전성 라인들 중의 적어도 하나의 도전성 라인에 인접하여 형성된다. 복수의 제2 도전성 라인들 중의 적어도 하나의 도전성 라인은 계면에서 복수의 제1 도전성 라인들 중의 적어도 하나의 도전성 라인과 접촉한다. 그리고, 계면은 비아의 이용없이 복수의 제1 도전성 라인들 중의 적어도 하나의 도전성 라인과 복수의 제2 도전성 라인들 중의 적어도 하나의 도전성 라인 사이에서 전기적 접촉을 제공한다.
몇몇의 실시예들에서, 복수의 제2 도전성 라인들 중의 적어도 하나의 도전성 라인은 제2 ILD 층의 두께와 실질적으로 동일한 두께를 포함한다. 다양한 실시예들에서, 복수의 제2 도전성 라인들 중의 적어도 하나의 도전성 라인은 제2 ILD 층을 통해 연장한다. 일정한 실시예들에서, 제1 ILD 층은 실리콘 질화물, 실리콘 산화물, 및 실리콘 산화질화물로 구성된 그룹으로부터 선택된 물질을 포함한다. 추가적인 실시예들에서, 제2 ILD 층은 실리콘 질화물, 실리콘 산화물, 및 실리콘 산화질화물로 구성된 그룹으로부터 선택된 물질을 포함한다. 몇몇의 실시예들에서, 복수의 제1 및 제2 도전성 라인들은 알루미늄(Al), 텅스텐(W), 및 구리(Cu)로 구성된 그룹으로부터 선택된 물질을 포함한다. 다양한 실시예들에서, 제1 ILD 층과 제2 ILD 층은 로우 k 유전체층들이다. 일정한 실시예들에서, 계면은 복수의 제1 도전성 라인들 중의 적어도 하나의 도전성 라인의 폭을 가로지른다.
또한 다중층 디바이스의 대안적인 실시예가 제공된다. 다중층 디바이스는 기판, 기판상에 배치된 제1 층간 유전체(interlayer dielectric; ILD)층, 및 제1 ILD 층 내에 배치된 제1 도전층을 포함하며, 제1 도전층은 제1 방향으로의 배향을 갖는 복수의 제1 도전성 라인들을 포함한다. 다중층 디바이스는 제1 ILD 층 위와 복수의 제1 도전성 라인들 위에 배치된 제2 ILD 층, 및 제2 ILD 층 내와 제1 ILD 층 위와 복수의 제1 도전성 라인들 위에 배치된 제2 도전층을 더 포함하며, 제2 도전층은 제2 방향으로의 배향을 갖는 복수의 제2 도전성 라인들을 포함한다. 복수의 제2 도전성 라인들의 도전성 라인은 계면에서 복수의 제1 도전성 라인들의 도전성 라인을 횡단한다. 복수의 제1 도전성 라인들의 도전성 라인의 표면은 계면에서 복수의 제2 도전성 라인들의 도전성 라인의 표면과 전기적으로 접촉하며, 계면은 자가 정렬된 상호연결부이다.
몇몇의 실시예들에서, 제1 방향과 제2 방향은 실질적으로 동일하다. 다양한 실시예들에서, 제1 방향과 제2 방향은 상이하다. 어떠한 실시예들에서, 제1 방향과 제2 방향은 직교한다. 추가적인 실시예들에서, 제1 방향과 제2 방향은 직각을 이룬다. 몇몇의 실시예들에서, 제2 도전층은 제2 ILD 층의 두께와 실질적으로 동일한 두께를 포함한다. 추가적인 실시예들에서, 제2 도전층은 제2 ILD 층의 윗면과 실질적으로 동일평면인 윗면을 포함하며, 제2 도전층은 제2 ILD 층의 바닥면과 실질적으로 동일평면인 바닥면을 포함한다.
또한 다중층 디바이스를 형성하는 방법이 제공된다. 예시적인 방법은 기판을 제공하는 단계, 기판 위에서 제1 층간 유전체(interlayer dielectric; ILD)층을 형성하는 단계, 및 제1 ILD 층 내에서 제1 도전층을 형성하는 단계를 포함한다. 본 방법은 제1 ILD 층 위와 제1 도전층 위에서 제2 ILD 층을 형성하는 단계, 및 제2 ILD 층 위에서 패턴화된 마스크층을 형성하는 단계를 더 포함하며, 마스크층의 패턴은 제1 도전층의 제1 라인 위의 개구를 포함한다. 본 방법은 마스크층의 개구 내에서 제2 ILD 층을 통해 트렌치를 에칭함으로써, 제1 도전층의 제1 라인의 윗면과 제1 도전층의 제1 라인에 인접한 제1 ILD 층의 윗면을 노출시키는 단계를 더 포함한다. 본 방법은 에칭된 트렌치 내에서 제2 도전층의 제1 라인을 형성하는 단계를 더 포함하며, 제2 도전층의 제1 라인은 제1 도전층의 제1 라인의 노출된 윗면 위에서 연장하고 제1 도전층의 제1 라인에 인접한 제1 ILD 층의 노출된 윗면 위에서 연장한다. 제2 도전층의 제1 라인이 제1 도전층의 제1 라인의 노출된 윗면 위에서 연장하는 자가 정렬된 상호연결부가 초래된다.
몇몇의 실시예들에서, 마스크층은 포토레지스트층이다. 다양한 실시예들에서, 마스크층을 형성하는 단계는, 제2 ILD 층 위에서 하드 마스크층을 형성하는 단계; 하드 마스크층 위에 포토레지스트층을 형성하는 단계; 포토레지스트층과 하드 마스크층을 패턴화하여 제1 도전층의 제1 라인 위에서 개구를 정의하는 단계; 및 제2 ILD 층을 통해 트렌치를 에칭하기 전에, 포토레지스트층을 제거하는 단계를 포함한다. 추가적인 실시예들에서, 본 방법은 제2 도전층과 하드 마스크층의 과잉 물질이 제거되도록 하는 평탄화 공정을 수행하는 단계를 포함한다. 몇몇의 실시예들에서, 마스크층의 개구는 제1 도전층의 제1 라인의 폭보다 크다. 다양한 실시예들에서, 제1 및 제2 도전층들은 알루미늄(Al), 텅스텐(W), 및 구리(Cu)로 구성된 그룹으로부터 선택된 물질을 포함한다. 몇몇의 실시예들에서, 제2 도전층은 제2 ILD 층의 두께와 실질적으로 동일한 두께를 포함한다. 다양한 실시예들에서, 제1 ILD 층과 제2 ILD 층은 로우 k 유전체층들이다.
본 발명은 ILD 층들의 도전층들 사이에서 자가 정렬된 상호연결부들을 형성함으로써, 종래의 제조 공정들과 비교할 때 오버레이 제어를 향상시키고 제조 비용을 감소시키기 위한 향상된 공정을 제공한다. 뿐만 아니라, 도전층들의 라인들의 계면에서 초래되는 자가 정렬된 상호연결부는 비아들을 이용하는 종래의 방법들과 비교하여 견고하고 보다 신뢰적이다. 뿐만 아니라, 여기서 설명된 방법들은 오늘날의 제조 공정 및 기술로 손쉽게 구현됨으로써 비용을 낮추고 복잡성을 최소화시킬 수 있다.
본 발명개시는 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 최상으로 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 작도되지 않았으며 단지 설명을 목적으로 이용된다는 점을 강조해둔다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 발명개시의 다양한 양태들에 따른 다중층 디바이스를 제조하는 방법을 도시한 흐름도이다.
도 2는 본 발명개시의 다양한 양태들에 따른 다양한 제조 단계에서의 반도체 디바이스의 개략적인 단편적 평면도이다.
도 3 내지 도 9는 도 1의 방법에 따른, 다양한 제조 단계들에서의 다중층 디바이스의 일 실시예의 개략적인 측단면도들을 도시한다.
도 10은 본 발명개시의 다양한 양태들에 따른 다중층 디바이스를 제조하는 방법을 도시한 흐름도이다.
도 11 내지 도 18은 도 10의 방법에 따른, 다양한 제조 단계들에서의 다중층 디바이스의 일 실시예의 개략적인 측단면도들을 도시한다.
아래의 발명개시는 본 발명의 여러 특징들을 구현하는 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다. 또한, 여기서 개시된 컴포넌트들은 본 개시내용의 범위로부터 이탈하지 않고서 여기서 도시된 예시적인 실시예들로부터 상이한 방법들로 배열되고, 결합되거나, 또는 구성될 수 있다. 비록 여기서는 명시적으로 설명되고 있지는 않지만, 본 업계의 당업자는 본 발명의 원리들을 구현하는 다양한 등가물들을 고안할 수 있다는 것을 이해할 것이다.
오늘날의 반도체 디바이스들은 상호연결 구조물을 이용하여 반도체 웨이퍼상의 다양한 컴포넌트들과 피처들간의 전기적 라우팅을 수행하고 외부 디바이스들과의 전기적 연결들을 구축할 수 있다. 예를 들어, 상호연결 구조물은 복수의 패턴화된 유전체층들과 상호연결된 도전층들을 포함할 수 있다. 이러한 상호연결된 도전층들은 반도체 기판에서 형성된 회로들, 입력들/출력들, 및 다양한 도핑된 피처들간의 상호연결부들(예컨대, 배선)을 제공한다. 보다 상세하게, 상호연결 구조물은 복수의 상호연결층들을 포함할 수 있고, 이것들은 금속층들(예컨대, M1, M2, M3 등)이라고도 칭해진다. 각각의 상호연결층들은 복수의 상호연결 피처들을 포함하며, 이것들은 금속 라인들이라고도 칭해진다. 상호연결 구조물의 복수의 층간 유전체(ILD)층을 포함할 수 있는 층간 유전체(ILD)는 금속 라인들간에 격리를 제공한다.
상호연결 구조물은 또한 상이한 상호연결층들로부터의 금속 라인들간의 전기적 연결들을 제공하는 복수의 비아들/콘택트들을 포함할 수 있다. 예를 들어, 비아는 수직적으로 연장할 수 있고 이에 따라 M1층으로부터의 금속 라인이 M2층으로부터의 또다른 금속 라인에 전기적으로 연결될 수 있도록 해준다. 반도체 디바이스 제조 기술들이 계속해서 진화함에 따라, 비아들과 금속 라인들의 크기를 비롯하여, 반도체 디바이스상의 다양한 피처들의 크기들은 점점 더 작아진다. 이것은 제조 도전과제를 불러일으킨다. 예를 들어, 비아들의 형성은 하나 이상의 리소그래피 및 에칭 공정들을 포함할 수 있다. 이러한 공정들과 연관된 변동들(예컨대, 임계 치수 균일성 변동들 또는 리소그래피 오버레이 에러들)은 비아 정렬 문제들을 악화시킨다. 달리 말하면, 작은 이동은 비아로 하여금 금속 라인들과 오정렬되게 할 수 있기 때문에, 디바이스 스케일링 축소 공정은 비아와 그 위 및/또는 아래에 있는 상호연결된 금속 라인들간의 정확한 정렬에 대한 보다 엄격한 요건을 부과시킬 수 있다. 그러므로, 이러한 비아 정렬 문제들로부터 고충을 겪지 않는 개선된 상호연결 구조물이 요망된다.
본 발명개시의 다양한 양태들에 따르면, 비아가 없는(via-free) 상호연결 구조물이 개시된다. 비아가 없는 상호연결 구조물은 금속층들을 포함하며, 이 금속층들에서는 금속 라인들이 상이한 금속층들로부터의 다른 금속 라인들에 전기적으로 결합됨으로써 비아들이 상호연결들을 수행할 필요성을 제거시킨다. 다시 말하면, 금속 라인들은 자가정렬된다. 이러한 상호연결 구조물의 다양한 양태들을 아래에서 보다 자세하게 설명한다.
도 1과 도 2 내지 도 9를 참조하여, 아래에서는 방법(100)과 다중층 디바이스(200, 300)를 총괄적으로 설명한다. 도 1은 본 발명개시의 다양한 양태들에 따른 집적 회로 디바이스를 제조하는 방법(100)의 흐름도이다. 본 실시예에서, 방법(100)은 다중층 집적 회로 디바이스를 제조하는 것에 관한 것이다. 방법(100)은 제1 층간 유전체(ILD1)층과 제1 금속(M1)층을 포함한 기판이 제공되는 블록(102)에서 시작한다. 블록(104)에서, 제2 층간 유전체(ILD2) 층이 ILD1 층 위에 형성된다. 본 방법은 패턴화된 포토레지스트층이 ILD2 층 위에서 형성되는 블록(106)으로 이어진다. 본 방법은 패턴화된 포토레지스트층을 이용하여 ILD2 층이 에칭됨으로써 M1층의 윗면을 노출시키는 블록(108)으로 이어진다. 에칭 공정은 건식 에칭, 습식 에칭, 또는 이들의 조합을 포함한 다수의 에칭 단계들/공정들을 포함할 수 있다. 블록(110)에서, M1 층과 M2 층의 계면사이에서 자가정렬된 상호연결부가 초래되도록 제2 금속(M2)층이 M1 층의 노출된 윗면 위에 형성된다. CMP 공정이 수행되어 과잉의 M2 층 물질과 포토레지스트층을 제거하고 이로써 다중층 디바이스의 윗면을 평탄화시킬 수 있다. 대안적인 실시예들에서, 패턴화된 포토레지스트는 M2 층의 형성 이전에 제거되고, 그 후 CMP 공정이 수행되어 과잉의 M2 층 물질을 제거시킨다. 방법(100)은 집적 회로 디바이스의 제조가 완료되는 블록(112)으로 이어진다. 본 실시예는 도전층들이 금속층들(예컨대, M1 및 M2)인 것으로서 설명하지만, 도전층들은 임의의 적절한 도전성 물질일 수 있다는 것이 이해된다. 뿐만 아니라, 본 실시예는 단지 두 개의 도전층들(예컨대, M1 및 M2)만을 설명하지만, 두 개보다 많은 도전층들이 구상될 수 있다는 것이 이해된다. 추가적인 단계들이 방법(100) 전에, 그 동안에, 및 그 후에 제공될 수 있으며, 설명된 단계들 중 몇몇은 방법의 다른 실시예들을 위해 교체되거나 또는 제거될 수 있다. 이후의 논의는 도 1의 방법(100)에 따라 제조될 수 있는 다중층 디바이스의 다양한 실시예들을 나타낸다.
도 2 내지 도 9는 도 1의 방법에 따른, 다양한 제조 단계들에서의 다중층 디바이스(200, 300)의 일 실시예의 개략적인 평면도 및 측단면도들을 도시한다. 다중층 디바이스(200, 300)는 바이폴라 접합 트랜지스터, 저항기, 캐패시터, 다이오드, 퓨즈 등과 같은 다른 유형들의 트랜지스터들과 같은, 다양한 다른 디바이스들 및 피처들을 포함할 수 있다는 것이 이해된다. 이에 따라, 도 2 내지 도 9는 본 발명개시의 발명적인 개념들을 보다 잘 이해할 수 있도록 명료화를 위해 단순화되었다. 다중층 디바이스(200, 300)에 추가적인 피처들이 추가될 수 있으며, 후술하는 몇몇의 피처들은 다중층 디바이스(200, 300)의 다른 실시예들에서 교체되거나 또는 제거될 수 있다.
도 2를 참조하면, 여기서 설명되는 개념들을 보다 잘 이해하도록 다중층 디바이스(200)의 평면도가 제공된다. 도 2a와 관련하여, 제1 금속(M1)층(214)을 포함한 제1 층간 유전체(ILD1)층(212)이 제공된다. 도 2b와 관련하여, 제2 금속(M2)층(218)을 포함한 제2 층간 유전체(ILD2)층(216)이 제공된다. 도 2c와 관련하여, 도 2b의 ILD2 층(216)과 M2 층(218)이 도 2a의 ILD1 층(212)과 M1 층(214) 위에 형성되고, M1 층(214)과 M2 층(218) 사이의 계면에서 자가정렬된 상호연결부(220)가 초래된다. 이에 따라, M1 층(214)과 M2 층(218)의 라인들이 서로 인터페이싱하는 임의의 지점에서 자가정렬된 상호연결부(220)가 초래될 것이기 때문에 M1 층(214)과 M2 층(218)은 비아와 정렬될 필요가 없다.
도 3을 참조하면, 다중층 디바이스의 개략적인 측단면도가 도시된다. 다중층 디바이스(300)는 기판(310)을 포함한다. 기판(310)(예컨대, 웨이퍼)은 벌크 실리콘 기판이다. 대안적으로, 기판(310)은 결정질 구조의 실리콘 또는 게르마늄; 실리콘 게르마늄, 실리콘 카바이드, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소, 및/또는 인듐 안티몬과 같은 화합물 반도체; 또는 이들의 조합과 같은 기초적인 반도체 물질을 포함한다. 대안적으로, 기판(310)은 실리콘 온 절연체(silicon-on-insulator; SOI) 기판을 포함한다. SOI 기판은 산소 주입에 의한 격리(separation by implantation of oxygen; SIMOX), 웨이퍼 접합, 및/또는 다른 적절한 방법들을 이용하여 제조될 수 있다. 기판(310)은 다양한 디바이스들에 따라 다양한 디바이스들 및 다양한 피처들을 포함할 수 있다. 예를 들어, 기판(310)이 전계 효과 트랜지스터 디바이스를 포함하는 경우, 소스/드레인 영역들을 정의하기 위해 다양한 도핑된 영역들이 제공될 수 있다. 마찬가지로, 기판(310)이 임의의 다른 디바이스를 포함하는 경우, 디바이스에 대한 연결 또는 기능성을 제공하기 위해 다양한 피처들이 제공될 수 있다.
도 3을 계속해서 참조하면, 기판(310)은 제1 층간 유전체(ILD1) 층(312)을 더 포함한다. ILD1 층(312) 내에는 제1 금속(M1)층(314)이 형성된다. M1 층(314)은 기판(310)의 다양한 디바이스들과 다중층 디바이스(300)의 다른 층들/디바이스들간의 연결을 제공하기 위해 이용된 복수의 라인들을 포함한다. ILD1 층(312)은 실리콘 질화물, 실리콘 산화물, 실리콘 산화질화물, FSG(fluorinated silica glass), 탄소 도핑된 실리콘 산화물, 블랙 다이아몬드®(캘리포니아 산타 클라라에 위치한 Applied Materials사), 제로겔, 에어로겔, 비정질 불화 탄소, 파릴렌, BCB(bis-benzocyclobutenes), SiLK(미시건 미드랜드에 위치한 Dow Chemical), 폴리이미드와 같은 로우 k 물질, 및/또는 다른 적절한 물질들을 포함할 수 있다. ILD1층(312)은 화학적 기상 증착(CVD), 고밀도 플라즈마 CVD(HDP-CVD), 스핀 온, 물리적 기상 증착(PVD 또는 스퍼터링), 또는 다른 적절한 방법들을 포함한 임의의 적절한 처리에 의해 형성될 수 있다. 예컨대, CVD 공정은 헥사클로로디실란(HCD 또는 Si2Cl6), 디클로로실란(DCS 또는 SiH2Cl2), Bis(TertiaryButylAmino) 실란 (BTBAS 또는 C8H22N2Si) 및 디실란(DS 또는 Si2H6)을 포함한 화학물질들을 이용할 수 있다.
도 3을 계속해서 참조하면, M1 층(314)은 포토레지스트/하드 마스크를 패턴화하고 ILD1 층(312)을 에칭하여 ILD1 층(312) 내에서 M1 층(314)의 위치를 정의함으로써 형성될 수 있다. 그 후, 에칭된 부분 내에서 도전성 물질(본 실시예에서는 금속)이 증착되어 M1 층(314)이 형성된다. 도전성 물질은 알루미늄, 구리, 알루미늄 합금, 구리 합금, 알루미늄/실리콘/구리 합금, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐, 폴리실리콘, 금속 실리사이드, 또는 이들의 조합, 또는 임의의 적절한 도전성 물질을 포함할 수 있다.
도 4를 참조하면, ILD1 층(312) 위에 제2 층간 유전체(ILD2)층(316)이 형성된다. ILD2 층(316)은 실리콘 산화물, 실리콘 산화질화물, FSG(fluorinated silica glass), 탄소 도핑된 실리콘 산화물, 블랙 다이아몬드®(캘리포니아 산타 클라라에 위치한 Applied Materials사), 제로겔, 에어로겔, 비정질 불화 탄소, 파릴렌, BCB(bis-benzocyclobutenes), SiLK(미시건 미드랜드에 위치한 Dow Chemical), 폴리이미드와 같은 로우 k 물질, 및/또는 다른 적절한 물질들을 포함할 수 있다. ILD2 층(316)은 화학적 기상 증착(CVD), 고밀도 플라즈마 CVD(HDP-CVD), 스핀 온, 물리적 기상 증착(PVD 또는 스퍼터링), 또는 다른 적절한 방법들에 의해 형성될 수 있다. 예컨대, CVD 공정은 헥사클로로디실란(HCD 또는 Si2Cl6), 디클로로실란(DCS 또는 SiH2Cl2), Bis(TertiaryButylAmino) 실란 (BTBAS 또는 C8H22N2Si) 및 디실란(DS 또는 Si2H6)을 포함한 화학물질들을 이용할 수 있다.
도 5를 참조하면, 포토레지스트층(318)이 ILD2 층(316) 위에서 형성되고 패턴화되어, ILD2 층(316)이 후속하여 에칭될 영역들을 정의한다. 포토레지스트층(318)을 패턴화하는 것은 포토레지스트층(318)을 패턴에 노출시키는 것, 노광 후 베이킹 공정을 수행하는 것, 및 포토레지스트층을 현상함으로써 패턴화된 포토레지스트층(318)을 형성하는 것을 포함한다. 패턴화는 또한 무마스크 포토리소그래피, 전자 빔 묘화(electron-beam writing), 이온 빔 묘화(ion-beam writing), 및 분자 임프린트와 같은 다른 적절한 방법들에 의해 구현되거나 또는 이것들로 대체될 수 있다.
도 6을 참조하면, M1 층(314) 위의 ILD2 층(316)이 에칭되고, 이로써 M1 층(314)의 하나 이상의 라인들의 윗면을 노출시킨다. 에칭 공정은 패턴화된 포토레지스트층(318)을 이용하여 에칭될 영역을 정의한다. 에칭 공정은 단일 또는 다중 단계 에칭 공정일 수 있다. 뿐만 아니라, 에칭 공정은 건식 에칭, 습식 에칭, 또는 이들의 조합을 포함할 수 있다. 건식 에칭 공정은 이방성 에칭 공정일 수 있다. 에칭 공정은 반응 이온 에칭(RIE) 및/또는 다른 적절한 공정을 이용할 수 있다. 하나의 예시에서, 건식 에칭 공정을 이용하여 플루오린 함유 가스를 포함한 화학물질을 포함한 ILD2 층(316)을 에칭한다. 예시의 증진을 위해, 건식 에칭의 화학물질은 CF4, SF6, 또는 NF3을 포함한다. 도시된 바와 같이, 본 실시예에서, 에칭 공정은 ILD2 층(316)의 희망하는 부분들이 에칭되되 ILD1 층(312)의 나머지 부분들은 남아 있도록 얼마나 오랫동안 에칭할지를 결정하기 위해 에칭 화학물질의 에칭 레이트를 이용하는 시간에 민감적인 에칭 공정이다. 대안적으로, 에칭 공정은 임의의 적절한 에칭 공정일 수 있고 설계 요건들에 따라 중지될 수 있다.
도 7을 참조하여, 에칭 공정 후, 포토레지스트층(318)이 임의의 적절한 공정에 의해 제거될 수 있다. 예를 들어, 포토레지스트층(318)은 레지스트를 화학적으로 변경시켜서 레지스트가 더이상 아래에 있는 하드마스크에 부착되지 않도록 하는 액체 "레지스트 스트립퍼"에 의해 제거될 수 있다. 대안적으로, 포토레지스트층(318)은 포토레지스트층(318)을 산화시키는 산소 함유 플라즈마에 의해 제거될 수 있다.
도 8을 참조하면, 다중층 디바이스(300)의 M1 층(314) 및 다른 디바이스들/피처들에 연결하기 위한 제2 금속(M2)층(320)이 형성된다. M2 층(320)은 알루미늄, 구리, 알루미늄 합금, 구리 합금, 알루미늄/실리콘/구리 합금, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐, 폴리실리콘, 금속 실리사이드, 또는 이들의 조합과 같은 금속, 또는 임의의 적절한 도전성 물질을 포함할 수 있다. M2 층(320)은 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 원자층 증착(ALD), 고밀도 플라즈마 CVD(HDP-CVD), 도금, 다른 적절한 방법들, 및/또는 이들의 조합에 의해 형성될 수 있다. 도시된 바와 같이, M2 층(320)이 M1 층(314) 위에 배치되고 M1 층(314)과 전기적 접촉을 한다. M1 층(314)과 M2 층(320)의 라인들간의 계면은 자가 정렬된 상호연결부(322)를 형성한다. M1 층(314)과 M2 층(320) 사이에 어떠한 비아도 정의될 필요가 없기 때문에 계면은 자가 정렬된다. 본 실시예에서, M1 층(314)과 M2 층(320)은 직접적인 전기적 접촉을 이룬다. 대안적인 실시예들에서, M1 층(314)과 M2 층(320) 사이에 전기적 접촉을 제공하기 위한 물질이 두 개의 층 사이에 개재된다.
도 9를 참조하면, 다중층 디바이스(300)의 표면은 M2 층(320)으로부터 과잉 물질을 제거하는 CMP 공정에 의해 평탄화된다. 실시예들에서, 포토레지스트층(318)이 제거되지 않은 경우, CMP 공정이 또한 포토레지스트층(318)을 제거한다.
도 10을 참조하여, 본 발명개시의 다양한 양태들에 따른 반도체 디바이스를 제조하는 방법(400)을 설명한다. 방법(400)의 실시예는 위에서 개시된 방법(100)의 실시예와 유사한 공정 단계들을 포함할 수 있다. 방법(400)의 실시예를 개시하는데 있어서, 처리 및/또는 구조물에 관한 몇가지 상세사항들이 방법(100)의 실시예에서 설명된 것들과 유사한 경우 간략함을 위해 이것들은 생략될 수 있다.
본 실시예에서, 방법(400)은 다중층 집적 회로 디바이스를 제조하는 것에 관한 것이다. 방법(400)은 제1 층간 유전체(ILD1)층과 제1 금속(M1)층을 포함한 기판이 제공되는 블록(402)에서 시작한다. 블록(404)에서, 제2 층간 유전체(ILD2)층이 ILD1 층 위에 형성되고, 하드마스크층이 ILD2 층 위에 형성되며, 포토레지스트층이 하드마스크층 위에 형성된다. 본 방법은 포토레지스트층이 패턴화되고 패턴화된 포토레지스트층을 이용하여 하드마스크층이 에칭되는 블록(406)으로 이어진다. 에칭 공정은 건식 에칭, 습식 에칭, 또는 이들의 조합을 포함한 다수의 에칭 단계들/공정들을 포함할 수 있다. 본 방법은 포토레지스트층이 제거되고 패턴화된 하드마스크층을 이용하여 ILD2층이 에칭됨으로써 M1 층의 윗면을 노출시키는 블록(408)으로 이어진다. 블록(410)에서, M1 층과 M2 층의 계면사이에서 자가정렬된 상호연결부가 초래되도록 제2 금속(M2)층이 M1 층의 노출된 윗면 위에 형성된다. CMP 공정이 수행되어 과잉의 M2 층 물질과 하드마스크층을 제거함으로써 다중층 디바이스의 윗면을 평탄화시킬 수 있다. 대안적인 실시예들에서, 패턴화된 포토레지스트는 CMP 공정에 의한 M2 층의 형성 이후에 제거된다. 방법(400)은 집적 회로 디바이스의 제조가 완료되는 블록(412)으로 이어진다. 본 실시예는 도전층들이 금속층들(예컨대, M1 및 M2)인 것으로서 설명하지만, 도전층들은 임의의 적절한 도전성 물질일 수 있다는 것이 이해된다. 뿐만 아니라, 본 실시예는 단지 두 개의 도전층들(예컨대, M1 및 M2)만을 설명하지만, 두 개보다 많은 도전층들이 구상될 수 있다는 것이 이해된다. 추가적인 단계들이 방법(400) 전에, 그 동안에, 및 그 후에 제공될 수 있으며, 설명된 단계들 중 몇몇은 방법의 다른 실시예들을 위해 교체되거나 또는 제거될 수 있다. 이후의 논의는 도 10의 방법(400)에 따라 제조될 수 있는 다중층 디바이스의 다양한 실시예들을 나타낸다.
도 11 내지 도 18은 도 10의 방법에 따른, 다양한 제조 단계들에서의 다중층 디바이스(500)의 일 실시예의 개략적인 평면도 및 측단면도들을 도시한다. 도 11 내지 도 18의 반도체 디바이스(500)는 도 3 내지 도 9의 반도체 디바이스(300)에 대해 일정한 측면들에서 유사하다. 이에 따라, 명료성과 단순성을 위해 도 3 내지 도 9와 도 11 내지 도 18에서의 유사한 피처들은 동일한 참조 번호들에 의해 식별된다. 다중층 디바이스(500)는 바이폴라 접합 트랜지스터, 저항기, 캐패시터, 다이오드, 퓨즈 등과 같은 다른 유형들의 트랜지스터들과 같은, 다양한 다른 디바이스들 및 피처들을 포함할 수 있다는 것이 이해된다. 이에 따라, 도 11 내지 도 18은 본 발명개시의 발명적인 개념들을 보다 잘 이해할 수 있도록 명료화를 위해 단순화되었다. 다중층 디바이스(500)에는 추가적인 피처들이 추가될 수 있으며, 후술하는 몇몇의 피처들은 다중층 디바이스(500)의 다른 실시예들에서 교체되거나 또는 제거될 수 있다.
도 11을 참조하면, 다중층 디바이스(500)의 개략적인 측단면도가 도시된다. 다중층 디바이스(500)는 기판(310)을 포함한다. 본 실시예에서, 다중층 디바이스(500)에서 정의된 기판(310)은 물질 조성 및 형성의 관점들에 있어서 다중층 디바이스(300)의 기판(310)과 실질적으로 유사하다. 대안적인 실시예에서, 이들은 상이하다.
도 11을 계속해서 참조하면, 기판(310)은 제1 층간 유전체(ILD1) 층(312)을 더 포함한다. 본 실시예에서, 다중층 디바이스(500)에서 정의된 ILD1 층(312)은 물질 조성 및 형성의 관점들에 있어서 다중층 디바이스(300)의 ILD1 층(312)과 실질적으로 유사하다. 대안적인 실시예에서, 이들은 상이하다. ILD1 층(312) 내에는 제1 금속(M1)층(314)이 형성된다. 본 실시예에서, 다중층 디바이스(500)에서 정의된 M1 층(314)은 물질 조성 및 형성의 관점들에 있어서 다중층 디바이스(300)의 M1 층(314)과 실질적으로 유사하다. 대안적인 실시예에서, 이들은 상이하다.
도 12를 참조하면, ILD1 층(312) 위에 제2 층간 유전체(ILD2)층(316)이 형성된다. 본 실시예에서, 다중층 디바이스(500)에서 정의된 ILD2 층(316)은 물질 조성 및 형성의 관점들에 있어서 다중층 디바이스(300)의 ILD2 층(316)과 실질적으로 유사하다. 대안적인 실시예에서, 이들은 상이하다.
도 12를 계속해서 참조하면, ILD2 층(316) 위에 하드마스크(510)가 형성된다. 하드마스크(510)를 형성하는 것은 CVD 공정을 이용하여 ILD2 층(316) 위에 물질을 증착하는 것을 포함한다. 이러한 물질에는 예컨대, 산화물, 질화물 또는 다른 적절한 물질이 포함될 수 있다. 다양한 예시들에서, 하드마스크(510)는 원자층 증착(ALD), 고밀도 플라즈마 CVD(HDP-CVD), 다른 적절한 방법들, 및/또는 이들의 조합에 의해 형성될 수 있다. 예컨대, CVD 공정은 헥사클로로디실란(HCD 또는 Si2Cl6), 디클로로실란(DCS 또는 SiH2Cl2), Bis(TertiaryButylAmino) 실란 (BTBAS 또는 C8H22N2Si) 및 디실란(DS 또는 Si2H6)을 포함한 화학물질들을 이용할 수 있다. 하드마스크(510) 위에 포토레지스트층(318)이 형성된다. 본 실시예에서, 다중층 디바이스(500)에서 정의된 포토레지스트층(318)은 물질 조성 및 형성의 관점들에 있어서 다중층 디바이스(300)의 포토레지스트층(318)과 실질적으로 유사하다. 대안적인 실시예에서, 이들은 상이하다.
도 13을 참조하면, 포토레지스트층(318)이 패턴화되어 하드마스크(510)와 ILD2 층(316)이 후속하여 에칭될 영역들을 정의한다. 포토레지스트층(318)을 패턴화하는 것은 포토레지스트층(318)을 패턴에 노출시키는 것, 노광 후 베이킹 공정을 수행하는 것, 및 포토레지스트층을 현상함으로써 패턴화된 포토레지스트층(318)을 형성하는 것을 포함한다. 패턴화는 또한 무마스크 포토리소그래피, 전자 빔 묘화(electron-beam writing), 이온 빔 묘화(ion-beam writing), 및 분자 임프린트와 같은 다른 적절한 방법들에 의해 구현되거나 또는 이것들로 대체될 수 있다.
도 14를 참조하면, 패턴화된 포토레지스트층(318)을 이용하여 하드마스크(510)가 패턴화된다. 하드마스크(510)를 패턴화하는 것은 에칭 공정을 포함한다. 에칭 공정은 건식 에칭 공정, 습식 에칭 공정, 또는 이들의 조합을 포함할 수 있다. 하나의 예시에서, 하드마스크를 에칭하기 위해 이용된 건식 에칭 공정은 플루오린 함유 가스를 포함한 화학물질을 포함할 수 있다. 예시의 증진을 위해, 건식 에칭의 화학물질은 CF4, SF6, 또는 NF3을 포함한다.
도 15를 참조하여, 하드마스크(510) 패턴화 공정 이후, 포토레지스트층(318)이 임의의 적절한 공정에 의해 제거될 수 있다. 예를 들어, 포토레지스트층(318)은 레지스트를 화학적으로 변경시켜서 레지스트가 더이상 아래에 있는 하드마스크에 부착되지 않도록 하는 액체 "레지스트 스트립퍼"에 의해 제거될 수 있다. 대안적으로, 포토레지스트층(318)은 포토레지스트층(318)을 산화시키는 산소 함유 플라즈마에 의해 제거될 수 있다.
도 16을 참조하면, M1 층(314) 위의 ILD2 층(316)이 에칭되고, 이로써 M1 층(314)의 하나 이상의 라인들의 윗면을 노출시킨다. 에칭 공정은 패턴화된 하드마스크(510)를 이용하여 에칭될 영역을 정의한다. 에칭 공정은 단일 또는 다중 단계 에칭 공정일 수 있다. 뿐만 아니라, 에칭 공정은 건식 에칭, 습식 에칭, 또는 이들의 조합을 포함할 수 있다. 건식 에칭 공정은 이방성 에칭 공정일 수 있다. 에칭 공정은 반응 이온 에칭(RIE) 및/또는 다른 적절한 공정을 이용할 수 있다. 하나의 예시에서, 건식 에칭 공정을 이용하여 플루오린 함유 가스를 포함한 화학물질을 포함한 ILD2 층(316)을 에칭한다. 예시의 증진을 위해, 건식 에칭의 화학물질은 CF4, SF6, 또는 NF3을 포함한다. 도시된 바와 같이, 본 실시예에서, 에칭 공정은 ILD2 층(316)의 희망하는 부분들이 에칭되되 ILD1 층(312)의 나머지 부분들은 남아 있도록 얼마나 오랫동안 에칭할지를 결정하기 위해 에칭 화학물질의 에칭 레이트를 이용하는 시간에 민감적인 에칭 공정이다. 대안적으로, 에칭 공정은 임의의 적절한 에칭 공정일 수 있고 설계 요건들에 따라 중지될 수 있다.
도 17을 참조하면, 다중층 디바이스(500)의 M1 층(314) 및 다른 디바이스들/피처들에 연결하기 위한 제2 금속(M2)층(320)이 형성된다. 본 실시예에서, 다중층 디바이스(500)에서 정의된 M2 층(320)은 물질 조성 및 형성의 관점들에 있어서 다중층 디바이스(300)의 M2 층(320)과 실질적으로 유사하다. 대안적인 실시예에서, 이들은 상이하다.
도 18을 참조하면, 다중층 디바이스(500)의 표면은 M2 층(320)으로부터 과잉 물질을 제거하고 또한 하드마스크(510)를 제거하는 CMP 공정에 의해 평탄화된다. 실시예들에서, (도 14에 따라) 포토레지스트층(318)이 제거되지 않은 경우, CMP 공정이 또한 포토레지스트층(318)을 제거한다.
도 9 및 도 18에서 도시된 바와 같이, 디바이스(300, 500)는 기판(310)을 포함하며 이 기판(310) 상에는 M1 층(314)을 포함한 ILD1 층(312)이 형성되어 있다. M1 층은 제1 방향을 갖는 복수의 콘택트 라인들을 포함한다. ILD1 층(312) 위에는 M2 층(320)을 포함한 ILD2 층(316)이 형성된다. M2 층은 제2 방향을 갖는 복수의 콘택트 라인들을 포함한다. 제1 방향 및 제2 방향은 동일하거나 또는 상이할 수 있다. 뿐만 아니라, 제1 방향과 제2 방향은 평행하거나, 직교하거나, 또는 직각을 이룰 수 있다. 도시된 바와 같이, M2 층(320)의 라인이 M1 층(314)의 라인을 횡단하는 계면에서, 자가 정렬된 상호연결부가 형성된다. 주목할점은, 도시된 실시예에서, M2 층(320)의 라인은 M1 층(314)의 라인의 폭을 가로지른다. 본 실시예는 자가 정렬된 상호연결부를 형성하는 계면에서 M1 층(314)의 단일 라인이 M2 층(320)의 라인과 접촉하는 것만을 도시하지만, 디바이스(300, 500)에서 임의의 갯수의 이러한 계면들이 존재할 수 있다는 것이 이해될 것이다. 따라서, M2 층(320)의 단일 라인은 M1 층(314)의 하나 이상의 라인들과의 다중 계면들을 가질 수 있다. 뿐만 아니라, M1 층(314)의 라인들은 기판(310) 또는 기판(310) 내에서 형성된 디바이스들과 전기적 접촉을 이룬다. 더 나아가, 도시된 바와 같이, M2 층(320)은 ILD2 층(316)의 두께와 실질적으로 동일한 두께를 포함한다. 추가적으로, 도시된 실시예에서, M2 층(320)의 윗면은 ILD2 층(316)의 윗면과 동일평면이며, M2 층(320)의 바닥면은 ILD2 층(316)의 바닥면과 동일평면이다. M2 층(320)이 양쪽 층들을 통해 연장하고 아래에 있는 층들과 자가 정렬된 상호연결부를 형성하도록 M2 층(320)은 하나보다 많은 ILD 층들을 통해 형성될 수 있다는 것이 이해될 것이다. 뿐만 아니라, 설계 요건들에 따라, 임의의 갯수의 도전층들(M)과 임의의 갯수의 ILD 층들이 이용될 수 있다는 것이 이해될 것이다.
위 방법들(100, 400)은 ILD 층들의 도전층들 사이에서 자가 정렬된 상호연결부들을 형성함으로써, 종래의 제조 공정들과 비교할 때 오버레이 제어를 향상시키고 제조 비용을 감소시키기 위한 향상된 공정을 제공한다. 예를 들어, 자가정렬된 상호연결부들은 아래에 있는 도전층들의 라인들에 연결하기 위해 비아들을 필요로 하지 않기 때문에, 비아들을 정렬시키고, 패턴화하고, 형성하는 다수의 단계들은 회피된다. 뿐만 아니라, 도전층들의 라인들의 계면에서 초래되는 자가 정렬된 상호연결부는 비아들을 이용하는 종래의 방법들과 비교하여 견고하고 보다 신뢰적이다. 뿐만 아니라, 여기서 설명된 방법들은 오늘날의 제조 공정 및 기술로 손쉽게 구현됨으로써 비용을 낮추고 복잡성을 최소화시킬 수 있다. 상이한 실시예들은 상이한 장점들을 가질 수 있으며, 어떠한 실시예에서도 특별한 장점이 반드시 필요한 것은 아니다.
본 발명개시에 따른 상호연결 구조물은 완전히 비아가 없이 형성될 수 있지만, 반드시 이러한 방식으로 구현될 필요가 있는 것은 아니라는 점을 이해한다. 예를 들어, 몇몇의 대안적인 실시예들에서, 몇몇의 상호연결층들은 본 발명개시의 라우팅 기법을 채택함으로써 비아 없이 형성될 수 있는 반면에, 다른 상호연결층들은 각자의 금속 라인들을 상호연결하기 위해 실제의 비아들을 여전히 이용할 수 있다. 상호연결 구조물의 특정한 라우팅 기법이 설계 요건들 및 제조 관심사항들에 따라 구성될 수 있고 구현될 수 있다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.

Claims (10)

  1. 다중층 디바이스에 있어서,
    기판;
    상기 기판 위에 배치된 제1 층간 유전체(interlayer dielectric; ILD) 층;
    상기 제1 ILD 층에서 형성된 복수의 제1 도전성 라인들을 포함한 제1 도전층;
    상기 제1 ILD 층 위에 배치된 제2 ILD 층; 및
    상기 제2 ILD 층에서 형성된 복수의 제2 도전성 라인들을 포함한 제2 도전층
    을 포함하며,
    상기 복수의 제2 도전성 라인들 중의 적어도 하나의 도전성 라인은 상기 복수의 제1 도전성 라인들 중의 적어도 하나의 도전성 라인에 인접하여 형성되고,
    상기 복수의 제2 도전성 라인들 중의 상기 적어도 하나의 도전성 라인은 계면에서 상기 복수의 제1 도전성 라인들 중의 상기 적어도 하나의 도전성 라인과 접촉하며,
    상기 계면은 비아의 이용없이 상기 복수의 제1 도전성 라인들 중의 상기 적어도 하나의 도전성 라인과 상기 복수의 제2 도전성 라인들 중의 상기 적어도 하나의 도전성 라인 사이에서 전기적 접촉을 제공하는 것인, 다중층 디바이스.
  2. 제1항에 있어서, 상기 복수의 제2 도전성 라인들 중의 상기 적어도 하나의 도전성 라인은 상기 제2 ILD 층의 두께와 동일한 두께를 포함한 것인, 다중층 디바이스.
  3. 제1항에 있어서, 상기 복수의 제2 도전성 라인들 중의 상기 적어도 하나의 도전성 라인은 상기 제2 ILD 층을 통해 연장하는 것인, 다중층 디바이스.
  4. 제1항에 있어서, 상기 복수의 제1 및 제2 도전성 라인들은 알루미늄(Al), 텅스텐(W), 및 구리(Cu)로 구성된 그룹으로부터 선택된 물질을 포함한 것인, 다중층 디바이스.
  5. 제1항에 있어서, 상기 제1 ILD 층과 상기 제2 ILD 층은 로우 k 유전체층들인 것인, 다중층 디바이스.
  6. 디바이스에 있어서,
    기판;
    상기 기판 위에 배치된 제1 층간 유전체(interlayer dielectric; ILD) 층;
    상기 제1 ILD 층내에서 배치되며, 제1 방향으로의 배향을 갖는 복수의 제1 도전성 라인들을 포함한 제1 도전층;
    상기 제1 ILD 층 위와 상기 복수의 제1 도전성 라인들 위에 배치된 제2 ILD 층; 및
    상기 제2 ILD 층 내와 상기 제1 ILD 층 위와 상기 복수의 제1 도전성 라인들 위에 배치되고, 제2 방향으로의 배향을 갖는 복수의 제2 도전성 라인들을 포함한 제2 도전층
    을 포함하고,
    상기 복수의 제2 도전성 라인들의 도전성 라인은 계면에서 상기 복수의 제1 도전성 라인들의 도전성 라인을 횡단하고,
    상기 복수의 제1 도전성 라인들의 도전성 라인의 표면은 상기 계면에서 상기 복수의 제2 도전성 라인들의 도전성 라인의 표면과 전기적으로 접촉하며,
    상기 계면은 자가 정렬된 상호연결부인 것인, 디바이스.
  7. 제6항에 있어서,
    상기 제2 도전층은 상기 제2 ILD 층의 윗면과 동일평면인 윗면을 포함하며,
    상기 제2 도전층은 상기 제2 ILD 층의 바닥면과 동일평면인 바닥면을 포함한 것인, 디바이스.
  8. 제조 방법에 있어서,
    기판을 제공하는 단계;
    상기 기판 위에서 제1 층간 유전체(interlayer dielectric; ILD) 층을 형성하는 단계;
    상기 제1 ILD 층 내에서 제1 도전층을 형성하는 단계;
    상기 제1 ILD 층 위와 상기 제1 도전층 위에서 제2 ILD 층을 형성하는 단계;
    상기 제2 ILD 층 위에서 패턴화된 마스크층을 형성하는 단계로서, 상기 마스크층의 패턴은 상기 제1 도전층의 제1 라인 위의 개구를 포함한 것인, 상기 패턴화된 마스크층 형성 단계;
    상기 마스크층의 개구 내에서 상기 제2 ILD 층을 통해 트렌치를 에칭함으로써, 상기 제1 도전층의 제1 라인의 윗면과 상기 제1 도전층의 제1 라인에 인접한 상기 제1 ILD 층의 윗면을 노출시키는 단계; 및
    상기 에칭된 트렌치 내에서 제2 도전층의 제1 라인을 형성하는 단계
    를 포함하며, 상기 제2 도전층의 제1 라인은 상기 제1 도전층의 제1 라인의 노출된 윗면 위에서 연장하고 상기 제1 도전층의 제1 라인에 인접한 상기 제1 ILD 층의 노출된 윗면 위에서 연장함으로써 상기 제2 도전층의 제1 라인이 상기 제1 도전층의 제1 라인의 노출된 윗면 위에서 연장하는 자가 정렬된 상호연결부가 형성되는 것인, 제조 방법.
  9. 제8항에 있어서, 상기 마스크층을 형성하는 단계는,
    상기 제2 ILD 층 위에서 하드 마스크층을 형성하는 단계;
    상기 하드 마스크층 위에 포토레지스트층을 형성하는 단계; 및
    상기 포토레지스트층과 상기 하드 마스크층을 패턴화하여 상기 제1 도전층의 제1 라인 위에서 개구를 정의하는 단계를 포함한 것인, 제조 방법.
  10. 제8항에 있어서,
    상기 제2 도전층과 상기 하드 마스크층의 과잉 물질이 제거되도록 하는 평탄화 공정을 수행하는 단계를 더 포함하는, 제조 방법.
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