TW201941362A - 製作積體電路裝置的方法 - Google Patents

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何俊德
張世郁
林大為
邱建智
梁明中
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台灣積體電路製造股份有限公司
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Abstract

此處揭露製作積體電路裝置的例子。在一實施例中，接收積體電路工件，其包括導電內連線結構。形成第一層間介電層於導電內連線結構上，並形成第二層間介電層於第一層間介電層上。形成硬遮罩於第二層間介電層上。蝕刻通孔凹陷穿過第一層間介電層、第二層間介電層、與硬遮罩，以露出導電內連線結構。蝕刻步驟包含提供鈍化劑以與遮罩的材料反應以降低對蝕刻劑的敏感度。

Description

製作積體電路裝置的方法
本發明實施例一般關於積體電路裝置與其製作方法，更特別關於以鈍化劑使通孔蝕刻製程與溝槽蝕刻製程不同。
半導體積體電路產業已經歷快速成長。在積體電路演化中，功能密度(如單位晶片面積所含的內連線裝置數目)通常隨著幾何尺寸(如製程所能產生的最小構件或線路)縮小而增加。尺寸縮小的製程通常有利於增加產能並降低相關成本。然而尺寸縮小亦增加設計與整合這些積體電路的裝置製程複雜度。製程的並行發展在製作越來越複雜的設計時，可兼具精確性與可信度。
裝置製作以及耦接裝置的導體網路製作均具有進展。在此考量下，積體電路可包含內連線結構以電性耦接電路裝置如鰭狀場效電晶體、平面場效電晶體、雙極性接面電晶體、發光二極體、記憶裝置、其他主動及/或被動裝置、或類似物。內連線結構可包含垂直堆疊之任意數目的介電層，以及層中水平走向的導電線路。通孔可垂直延伸以連接一層中的導電線路與相鄰的層中的導電線路。類似地，接點可垂直延伸於 導電線路與基板級結構之間。線路、通孔、與接點一起攜帶裝置之間的訊號、電源、與地線，以操作如電路。
本發明一實施例提供製作積體電路裝置的方法，包括：接收積體電路工件，其包括導電內連線結構；形成第一層間介電層於導電內連線結構上；形成第二層間介電層於第一層間介電層上；形成硬遮罩於第二層間介電層上；以及蝕刻通孔凹陷穿過第一層間介電層、第二層間介電層、與硬遮罩，以露出導電內連線結構，其中上述蝕刻步驟包含提供鈍化劑以與硬遮罩的材料反應，進而降低對蝕刻劑的敏感度。
100‧‧‧方法
102、104、106、108、110、112、114、116、118、120、122、124、126、128、130、132‧‧‧步驟
200‧‧‧工件
202‧‧‧基板
204‧‧‧源極/汲極區
206‧‧‧閘極堆疊
207‧‧‧通道區
208‧‧‧閘極
210‧‧‧閘極介電層
212‧‧‧界面層
214‧‧‧側壁間隔物
218‧‧‧內連線結構
216‧‧‧接點蝕刻停止層
218‧‧‧內連線結構
220‧‧‧層間介電層
222‧‧‧源極/汲極接點
224‧‧‧閘極接點
226、1102‧‧‧導電線路
302‧‧‧蝕刻停止層
304‧‧‧第一層間介電層
306、310、314、604、606‧‧‧厚度
308‧‧‧第二層間介電層
312‧‧‧硬遮罩
402‧‧‧光阻
602‧‧‧線路溝槽
702‧‧‧第二光阻
704‧‧‧齊平材料
706‧‧‧上表面
802‧‧‧通孔凹陷
804‧‧‧第三光阻
902‧‧‧黏著層
1002‧‧‧充填材料
1104‧‧‧通孔
圖1A與1B係本發明一些實施例中，形成具有內連線結構的工件之方法的流程圖。
圖2-7、8A-8B、9-11係本發明一些實施例中，進行方法時形成的工件其部份剖視圖。
本發明實施例提供的不同實施例或實例可實施本發明的不同結構。特定構件與排列的實施例係用以簡化本發明而非侷限本發明。此外，本揭露之多種例子中可重複標號，但這些重複僅用以簡化與清楚說明，不代表不同實施例及/或設置之間具有相同標號之單元之間具有相同的對應關係。
舉例來說，形成第一構件於第二構件上的敘述包含兩者直接接觸，或兩者之間隔有其他額外構件而非直接接 觸。此外，空間性的相對用語如「下方」、「其下」、「下側」、「上方」、「上側」、或類似用語可用於簡化說明某一元件與另一元件在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件，而非侷限於圖示方向。
隨著結構尺寸縮小，積體電路的最終尺寸大多取決於內連線結構與電路裝置。然而內連線一般難以縮小。雖然可減少內連線中的導電線路厚度且可更緊密地封裝線路，這些設置通常面臨製程可信度的挑戰。舉例來說，減少線路尺寸與線路空間，通常會增加橋接、縮口、斷路、與其他缺陷的發生率。
用於形成半導體結構、線路、通孔、與接點的遮罩之間的次要對準問題(如覆蓋問題)，會造成一些挑戰。隨著結構之間的空間減少，覆蓋誤差的可接受範圍也變得更小。即使覆蓋誤差不足以明顯到造成相鄰結構之間的短路，若覆蓋誤差薄化的中介介電層夠多，仍可能產生漏電流路徑。在此考量下，即使結構之間未物理接觸，仍可能產生漏電流。
如下所述，本發明實施例提供的技術可用於形成導電線路與通孔。在一些例子中，可增加覆蓋誤差(製程容忍度之一)的可接受範圍。即使覆蓋誤差相同，仍可減少缺陷並增加良率。在一些例子中，形成硬遮罩於內連線結構的層間介電層上，且硬遮罩用於蝕刻介電層以產生凹陷的製程，且上述凹陷用於導電結構。蝕刻技術採用蝕刻劑及/或設置以鈍化硬遮罩的環境氣體。上述方式可減少預期之外的硬遮罩蝕刻，並可更精確地形成凹陷於介電層中。增加精確度可減少覆蓋誤差 的不利影響，比如結構之間的漏電流。然而除非特別說明，任何實施例不需提供任何特定優點。
用以形成內連線結構於工件上的技術之一些例子，如圖1A至11所述。圖1A與1B係本發明一些實施例中，形成具有內連線結構的工件之方法100的流程圖。在方法100之前、之中、與之後可進行額外步驟，且方法100的其他實施例可取代或省略一些下述步驟。圖2至11係本發明一些實施例中，進行方法100時形成的工件200其部份剖視圖。
如圖1A的步驟102與圖2所示，接收工件200，其包含具有一或多個積體電路形成其上的基板202，且積體電路以內連線結構相連。在多種例子中，基板202包含半導體元素(單一元素)如結晶結構的矽或鍺；半導體化合物如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；半導體合金如矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及/或磷砷化鎵銦；非半導體材料如鈉鈣玻璃、熔融氧化矽、熔融石英、及/或氟化鈣；及/或上述之組合。
基板202可具有一致的組成或包含多種層狀物。上述層狀物可具有相同或不同的組成。在多種實施例中，一些基板的層狀物具有不一致的組成以誘發裝置應變，進而調整裝置效能。層狀基板的一例包含絕緣層上矽的基板202。在一些例子中，基板202的層狀物可包含絕緣層如半導體氧化物、半導體氮化物、半導體氮氧化物、半導體碳化物、及/或其他合適的絕緣材料。
可形成多種電路結構於基板202之中與之上。這些 電路結構可形成場效電晶體、金氧半場效電晶體、互補式金氧半電晶體、鰭狀場效電晶體、高電壓電晶體、高頻電晶體、雙極接面電晶體、二極體、電阻、電容、電感、變容二極體、其他合適裝置、及/或上述之組合。
在例示性的實施例中，工件包含場效電晶體，其亦包含摻雜區如源極/汲極區204。源極/汲極區204可摻雜p型摻質(P+)如硼或二氟化硼或n型摻質(N+)如磷或砷，端視電晶體的載子型態為何。在平面電路裝置的例子中，源極/汲極區204可位於基板202中。在非平面電路裝置如鰭狀場效電晶體的例子中，源極/汲極區204可延伸出基板202。
場效電晶體亦可包含閘極堆疊206，其位於源極/汲極區204之間的基板202上以定義源極/汲極區204之間的通道區207。藉由施加電壓至閘極堆疊206，可控制穿過源極/汲極區204之間的通道區之載子流，比如n型通道裝置的電子流或p型通道裝置的電洞流。進一步而言，閘極堆疊206包含閘極208位於通道區207上，且閘極208與通道區207之間隔有閘極介電層210。
例示性的閘極208包含多晶矽，以及含金屬的閘極208。在多種例子中，含金屬的閘極208包含蓋層位於閘極介電層210上，阻障層位於蓋層上、一或多個功函數層位於阻障層上、以及電極充填層位於阻障層上。在一些例子中，蓋層包含氮化鉭矽、氮化鉭、及/或氮化鈦。阻障層包含鎢、鈦、氮化鈦、及/或釕。功函數層包含氮化鈦、氮化鉭、釕、鉬、鋁、氮化鎢、鋯矽化物、鉬矽化物、鉭矽化物、鎳矽化物、及/或 氮化物以用於p型通道裝置；或鈦、銀、鉭鋁、碳化鉭鋁、氮化鈦鋁、碳化鉭、碳氮化鉭、氮化鉭矽、錳、及/或鋯以用於n型通道裝置。電極充填層包含鎢、鋁、鉭、鈦、鎳、銅、及/或鈷。
例示性的閘極介電層210包含高介電常數的介電層、半導體氧化物、半導體氮化物、及/或半導體氮氧化物。在此考量下，閘極介電層210的特性可由相對於氧化矽的介電常數而定。高介電常數的閘極介電層210可包含金屬氧化物(如氧化鑭、氧化鋁、氧化鋯、氧化鈦、氧化鉭、氧化釔、鈦酸鍶、鈦酸鋇、氧化鋇鋯、氧化鉿鋯、氧化鉿鑭、氧化鉿鉭、氧化鉿鈦、鈦酸鋇鍶、氧化鋁、或類似物)、金屬矽酸鹽(如氧化鉿矽、氧化鑭矽、氧化鋁矽、或類似物)、金屬或半導體的氮化物、金屬或半導體的氮氧化物、上述之組合、及/或其他合適材料。為促進與基板202的黏著性並避免界面缺陷，閘極堆疊206可包含界面層212位於閘極介電層210與基板202之間。在一些例子中，界面層212包含存在於基板202中的半導體之氧化物或氮化物。
在一些例子中，形成側壁間隔物214於閘極堆疊206的一或多個側向表面上。側壁間隔物214可包含一或多層的介電材料如半導體氧化物、半導體氮化物、半導體氮氧化物、半導體碳化物、或類似物。接點蝕刻停止層216可形成於側壁間隔物214上，並延伸於源極/汲極區204上。接點蝕刻停止層216可包含介電層(如半導體氧化物、半導體氮化物、半導體氮氧化物、半導體碳化物、或類似物)或其他合適材料。在多種 實施例中，接點蝕刻停止層216包含氮化矽、氧化矽、及/或氮氧化矽。
工件200包含內連線結構218以電性耦接電路結構(如源極/汲極區204與閘極堆疊206)。內連線結構218包含數個導電結構夾設於層間介電層220的層狀物之間。層間介電層220可包含任何合適的介電材料，比如半導體氧化物、半導體氮化物、四乙氧基矽烷的氧化物、低介電常數材料(相對於氧化矽的介電常數，又稱作低介電常數的介電層)、或上述之組合。低介電常數的介電材料之例子包含磷矽酸鹽玻璃、硼磷矽酸鹽玻璃、氟化矽酸鹽玻璃、摻雜碳的氧化矽、Black Diamond®、乾凝膠、氣膠、非晶氟化碳、聚對二甲苯、雙苯并環丁烯、SiLK®(道氏化學的註冊商標)、聚醯亞胺、其他合適材料、及/或上述之組合。層間介電層220可支撐並電性隔離導電結構。
內連線結構218的最底層可圍繞閘極堆疊206，並可包含接點如源極/汲極接點222與閘極接點224於層間介電層220中。源極/汲極接點222與閘極接點224可包含一或多層的導電材料，包含金屬(如鈦、鉭、鎢、鋁、鎳、銅、鈷、或類似物)、金屬氮化物、金屬氧化物、金屬碳化物、及/或其他合適材料。在一例中，接點包含鈦或氮化鈦的黏著層位於最外側表面上，以及鎢、銅、或鋁的充填層位於黏著層中。源極/汲極接點222與閘極接點224亦可電性與物理耦接至內連線結構218的較高層結構(如導電線路226)。與源極/汲極接點222與閘極接點224類似，導電線路226可包含一或多個含金屬層，比如鈦或氮化鈦的黏著層與銅、鎢、或鋁的充填層。
為形成內連線結構218的額外層狀物，可形成蝕刻停止層302於內連線結構218其現存的最頂層上，如圖1A的步驟104與圖3所示。蝕刻停止層302可包含任何數目的層狀物，其各自含有任何合適的材料如介電層(例如半導體氧化物、半導體氮化物、半導體氮氧化物、半導體碳化物、或類似物)、金屬、金屬氧化物、金屬氮化物、金屬碳化物、及/或其他合適材料。蝕刻停止層的材料選擇取決於對蝕刻劑的抗性。在多種例子中，蝕刻停止層302包含氮化鋁層、氧化鋁層、氮化矽層、氮氧化矽層、碳化矽層、及/或氮化鈦層。蝕刻停止層302的形成方法可為任何合適的沉積技術，包含化學氣相沉積、低壓化學氣相沉積、電漿增強化學氣相沉積、物理氣相沉積、原子層沉積、旋轉塗佈、及/或其他合適技術。
如圖1A的步驟106與圖3所示，形成第一層間介電層304於蝕刻停止層302上。第一層間介電層304可包含半導體氧化物、半導體氮化物、四乙氧基矽烷氧化物、低介電常數材料、及/或其他合適材料。第一層間介電層304的形成方法可為任何合適製程，包含化學氣相沉積、低壓化學氣相沉積、電漿增強化學氣相沉積、物理氣相沉積、原子層沉積、旋轉塗佈、及/或其他合適技術，且第一層間介電層304可具有任何合適厚度。在多種例子中，第一層間介電層304包含低介電常數材料，且其形成方法為旋轉塗佈沉積。在一些實施例中，第一層間介電層304具有實質上一致的厚度306，其介於約300Å至約1500Å之間。
如圖1A的步驟108與圖3所示，形成第二層間介電 層308於第一層間介電層304上。第二層間介電層308可包含半導體氧化物、半導體氮化物、四乙氧基矽烷的氧化物、低介電常數材料、及/或其他合適材料，且其組成可與第一層間介電層304的組成不同。在此考量下，第二層間介電層308的材料選擇為具有與第一層間介電層304不同的蝕刻選擇性。第二層間介電層308的形成方法可為任何合適製程，包含化學氣相沉積、低壓化學氣相沉積、電漿增強化學氣相沉積、物理氣相沉積、原子層沉積、旋轉塗佈、及/或其他合適技術，且第二層間介電層308可具有任何合適厚度。在多種例子中，第二層間介電層308包含半導體氧化物如氧化矽，其形成方法可為化學氣相沉積。在一些例子中，第二層間介電層308具有實質上一致的厚度310，其介於約100Å至約500Å之間。
如圖1A的步驟110與圖3所示，形成硬遮罩312於第二層間介電層308上。硬遮罩312可包含數個層狀物，且每一層狀物可包含金屬、金屬化合物(如金屬氧化物、金屬氮化物、金屬碳化物、或類似物)、介電層(如半導體氧化物、半導體氮化物、半導體碳化物、或類似物)、及/或其他合適材料。硬遮罩312的材料選擇以具有與第一層間介電層304及第二層間介電層308不同的蝕刻選擇性。硬遮罩312的形成方法可為任何合適製程，包含化學氣相沉積、低壓化學氣相沉積、電漿增強化學氣相沉積、物理氣相沉積、原子層沉積、旋轉塗佈、及/或其他合適技術，且硬遮罩312可具有任何合適厚度。在一例中，硬遮罩312包含氮化鈦，其形成方法為化學氣相沉積及/或物理氣相沉積。在另一例中，硬遮罩312包含氮化物(如氮化鉭、氮 化矽、氮化物、或類似物)、碳化物(如碳化矽、碳化鎢、或類似物)、及/或金屬氧化物(如氧化鈦、氧化鉭、或類似物)。例示性的硬遮罩312具有實質上一致的厚度314，其介於約100Å至約500Å之間。
如圖1A的步驟112與圖4所示，形成光阻402於硬遮罩312上，並圖案化光阻402以定義用於導電線路的溝槽。例示性的光阻402包含光敏材料，在曝光時產生性質變化。在所謂的微影圖案化製程中，上述性質變化可用以選擇性地移除光阻的曝光部份或未曝光部份，在此實施例中，光微影系統以特定圖案的射線曝光光阻402，且圖案取決於光罩。穿過光罩或自光罩反射的光撞擊光阻402，以將光罩上的圖案轉移至光阻402。在其他例子中，光阻402的圖案化方法可採用直寫或無光罩微影技術，比如雷射圖案化、電子束圖案化、及/或離子束圖案化。一旦曝光光阻402，即顯影光阻402以保留光阻的曝光部份或未曝光部份。例示性的圖案化製程包含軟烘烤光阻402、對準光罩、曝光、曝光後烘烤、顯影光阻402、沖洗、與乾燥(如硬烘烤)。圖案化光阻402露出硬遮罩312將被蝕刻的部份。
如圖1A的步驟114與圖5所示，蝕刻硬遮罩312的露出部份，以打開硬遮罩312並露出第二層間介電層308。蝕刻製程可包含非等向(方向性)蝕刻，其設置以垂直蝕刻穿過硬遮罩312，且實質上不水平蝕刻。綜上所述，蝕刻製程可包含任何合適的蝕刻技術如乾蝕刻、濕蝕刻、反應性離子蝕刻、灰化、及/或其他蝕刻方法。蝕刻製程可採用任何合適的蝕刻劑，且 特定蝕刻劑取決於硬遮罩312採用的材料。舉例來說，蝕刻劑可擇以蝕刻硬遮罩312而實質上不蝕刻第二層間介電層308。在蝕刻硬遮罩312之後，可移除殘留的光阻402。
如圖1A的步驟116與圖6所示，在第二層間介電層308上進行溝槽蝕刻。溝槽蝕刻可形成線路溝槽602於硬遮罩312所露出的第二層間介電層308之部份中。線路溝槽602可部份地延伸至或完全穿過第二層間介電層308。在一些例子中，溝槽蝕刻可蝕刻穿過第二層間介電層，其形成的線路溝槽602延伸至第二層間介電層308的深度604介於約10Å至約75Å之間。在線路溝槽602與第一層間介電層304之間，保留的第二層間介電層308其厚度606介於約10Å至約75Å之間。換言之，溝槽蝕刻可蝕刻第二層間介電層308其約10%至約50%之間的厚度。
溝槽蝕刻的蝕刻製程可包含非等向(方向性)的蝕刻，其設置以垂直蝕刻穿過第二層間介電層308而實質上不水平蝕刻，其產生的中心對邊緣深度偏離小於20Å。綜上所述，蝕刻製程可包含任何合適的蝕刻技術，比如乾蝕刻、濕蝕刻、反應性離子蝕刻、灰化、及/或其他蝕刻法。蝕刻製程可採用任何合適的蝕刻劑，且特定蝕刻劑端視將蝕刻的第二層間介電層308的材料而定。舉例來說，蝕刻劑可擇以蝕刻第二層間介電層308，而實質上不蝕刻硬遮罩312。在一些例子中，蝕刻包含微波電漿蝕刻製程(採用介於約200W至約1000W的射頻功率)，及/或兆赫電漿蝕刻製程(採用介於約200W至約500W的射頻功率)。在一些例子中，蝕刻壓力介於約20mT至約80mT之 間，且蝕刻溫度介於約0℃至約50℃之間。蝕刻劑可包含氟為主的蝕刻劑如碳氟化物，其流速介於約20sccm至約50sccm之間。上述蝕刻劑可包含環境氣體如流速高於0sccm且低於約100sccm的氮氣、流速高於0sccm且低於約25sccm的氧氣、及/或流速介於約600sccm至約1200sccm的氬氣。在一些實施例中，施加約0V至約-500V之間的直流電自偏壓至工件200。
如圖1B的步驟118與圖7所示，形成第二光阻702於硬遮罩312上。為了提供第二光阻702所用的平坦表面，可形成齊平材料704(如底抗反射塗層材料、介電材料、及/或其他合適材料)於第二層間介電層308上及線路溝槽602中。在這些例子中，第二光阻702形成於齊平材料704上。
第二光阻702圖案化後，可定義溝槽以用於通孔，且通孔延伸於導電線路之間。形成與圖案化第二光阻702的步驟實質上如步驟112。例示性的圖案化製程包含軟烘烤第二光阻702、對準光罩、曝光、曝光後烘烤、顯影第二光阻702、沖洗、與乾燥(如硬烘烤)。第二光阻702的圖案化製程可包含移除齊平材料704的露出部份，以圖案化齊平材料704。值得注意的是，圖案化製程如光微影時的覆蓋誤差，可能會使第二光阻702的圖案偏離(相對於線路溝槽602)。這會露出硬遮罩312的上表面706。
如圖1B的步驟120與圖8A所示，在第一層間介電層304上進行通孔蝕刻。在一些例子中，在第一層間介電層304與第二層間介電層308上進行通孔蝕刻。通孔蝕刻可形成通孔凹陷802，於第二光阻702與硬遮罩312所露出的第一層間介電層 304及/或第二層間介電層308的這些部份中。通孔凹陷802可完全延伸穿過第一層間介電層304與下方的蝕刻停止層302。
溝槽蝕刻的蝕刻製程可包含非等向(方向性)的蝕刻，其設置以垂直蝕刻穿過第一層間介電層304及/或第二層間介電層308而實質上不水平蝕刻，其產生的中心對邊緣深度偏離小於20Å。綜上所述，蝕刻製程可包含任何合適的蝕刻技術，比如乾蝕刻、濕蝕刻、反應性離子蝕刻、灰化、及/或其他蝕刻法。蝕刻製程可採用任何合適的蝕刻劑，且特定蝕刻劑端視將蝕刻的第一層間介電層304、第二層間介電層308、與蝕刻停止層302的材料而定。如上述強調的內容，圖案化第二光阻702的實施例中，覆蓋誤差可能會露出硬遮罩312的上表面。綜上所述，蝕刻劑可擇以蝕刻第一層間介電層304、第二層間介電層308、與蝕刻停止層302，而實質上不蝕刻硬遮罩312。
為了進一步降低硬遮罩312被蝕刻的問題，可採用蝕刻劑及/或環境氣體鈍化硬遮罩312，使其對蝕刻劑具有較高抗性。舉例來說，氫可用以鈍化含氮化鈦的硬遮罩312。據信氫與露出的氮化鈦反應產生的化合物，對這些蝕刻劑物種的抗性高於氮化鈦。然而應理解本發明實施例並不限於此特定的鈍化機制。在一些例子中，鈍化劑使通孔蝕刻製程與溝槽蝕刻製程明顯不同，即通孔蝕刻製程不含鈍化劑。已確認在進行通孔蝕刻時不採用鈍化劑的作法，可蝕刻露出的硬遮罩312與下方的第一層間介電層304與第二層間介電層308。如此一來，即使通孔與線路未物理接觸，形成於這些凹陷中的通孔仍近到足以與相鄰的導電線路產生短路，或與相鄰線路之間產生漏電流。 鈍化劑可降低或消除這些狀況。
在一些例子中，通孔蝕刻包含微波電漿蝕刻製程(採用介於約200W至約1000W的射頻功率)，及/或兆赫電漿蝕刻製程(採用介於約200W至約500W的射頻功率)。在一些例子中，蝕刻壓力介於約20mT至約80mT之間，且蝕刻溫度介於約0℃至約50℃之間。在一些例子中，蝕刻劑可包含氟為主的蝕刻劑如碳氟化物，其流速介於約20sccm至約50sccm之間。上述蝕刻劑可包含鈍化氣體如流速高於0sccm且低於約100sccm的氫氣，以及環境氣體如流速高於0sccm且低於約100sccm的氮氣、流速高於0sccm且低於約25sccm的氧氣、及/或流速介於約600sccm至約1200sccm的氬氣。在一些實施例中，製程採用的蝕刻劑包含鈍化劑如碳氫氟化物，且流速高於0sccm至100sccm之間的蝕刻劑可取代上述蝕刻劑或添加至上述蝕刻劑，並可採用環境氣體如流速高於0sccm且低於約100sccm的氮氣、流速高於0sccm且低於約25sccm的氧氣、及/或流速介於約600sccm至約1200sccm的氬氣。在一些例子中，施加至工件200的直流電自偏壓介於約0V至約-500V之間。
在一例中，可在通孔蝕刻的第一時段提供鈍化劑，而不在第二時段提供鈍化劑。舉例來說，在通孔蝕刻製程蝕刻蝕刻停止層302(與硬遮罩312具有相同材料)時，可施加鈍化劑直到露出蝕刻停止層302。接著可停止施加鈍化劑以利蝕刻蝕刻停止層302。圖8B所示的通孔蝕刻之後，可移除第二光阻702與齊平材料704的任何殘留部份。
如圖1B的步驟122與圖8B所示的一些例子中，在移 除第二光阻702與齊平材料704之後，可進行線路蝕刻以進一步延伸線路溝槽602。上述步驟採用不明顯蝕刻硬遮罩312的蝕刻劑，以非等向蝕刻第一層間介電層304與第二層間介電層308，且不需採用光罩。可額外或改為形成第三光阻804於工件200上。第三光阻804經圖案化後，可露出線路溝槽602中的第二層間介電層308與通孔凹陷802中的第一層間介電層304與第二層間介電層308。形成及圖案化第三光阻804的步驟，實質上如步驟112所述的內容。如同第二光阻702，用於第三光阻804的圖案化製程可能造成第二光阻702的圖案偏移(相對於線路溝槽602與通孔凹陷802)。上述步驟可能露出硬遮罩312的上表面。
在未採用第三光阻804的例子中，進行線路蝕刻以移除第一層間介電層304與第二層間介電層308的材料，且實質上不蝕刻硬遮罩312。線路蝕刻可延伸線路溝槽602，因此線路溝槽602可延伸至第一層間介電層304(但不穿過第一層間介電層304)。線路蝕刻亦可延伸通孔凹陷802的部份，其最終形成導電線路。溝槽蝕刻的蝕刻製程可包含任何合適的非等向蝕刻，其設置以垂直蝕刻(而實質上不水平蝕刻)穿過第一層間介電層304及/或第二層間介電層308，且實質上不蝕刻硬遮罩312。上述非等向蝕刻可為乾蝕刻、濕蝕刻、反應性離子蝕刻、灰化、及/或其他蝕刻法。蝕刻製程可採用任何合適的蝕刻劑，且特定蝕刻劑可取決於第一層間介電層304、第二層間介電層308、與硬遮罩312採用的材料。若採用第三光阻804，則線路蝕刻之後可移除第三光阻804的任何殘留部份。
如圖1B的步驟124與圖9所示，形成黏著層920於線 路溝槽602與通孔凹陷802中。黏著層902可沿著線路溝槽602與通孔凹陷802的側壁與下表面延伸。特別的是，黏著層902可沿著硬遮罩312、第二層間介電層308、第一層間介電層304、及/或蝕刻停止層302的側表面延伸，且可延著線路溝槽602中的第一層間介電層304的水平表面以及內連線結構218的下側層中的結構(比如導電線路226)延伸。黏著層902可增進濕潤性、增加黏著性、及/或避免擴散，以改善導電線路與通孔。黏著層902可包含金屬、金屬氮化物、金屬氧化物、其他合適的導電材料、及/或其他合適的黏著材料。黏著層902的形成方法可為任何合適製程，包含原子層沉積、化學氣相沉積、低壓化學氣相沉積、電漿增強化學氣相沉積、物理氣相沉積、及/或其他合適技術。在一些實施例中，黏著層902包含鈦或氮化鈦，且其形成方法可採用二甲基胺基鈦酸鹽作為含鈦前驅物的原子層沉積。在一些例子中，黏著層902包含鈦或氮化鈦，其形成方法可為採用四氯化鈦作為含鈦前驅物的原子層沉積。這些製程與其他製程所產生的黏著層902，可具有任何合適厚度。在一些例子中，黏著層902具有實質上一致的厚度，其介於約10Å至約100Å之間。
如圖1B之步驟126與圖10所示，可形成充填材料1002於線路溝槽602與通孔凹陷802中的黏著層902上。充填材料1002可包含金屬、金屬氮化物、金屬氧化物、及/或其他合適的導電材料。在多種例子中，充填材料1002包含銅、鈷、鎢、及/或上述之組合。充填材料1002的形成方法可為任何合適製程，包含化學氣相沉積、低壓化學氣相沉積、電漿增強化學氣 相沉積、物理氣相沉積、原子層沉積、及/或其他合適技術。在一例中，充填材料1002的沉積法可為交替的物理氣相沉積與化學氣相沉積的循環。
如圖1B的步驟128所示，可在工件200上進行熱再流動製程。熱再流動製程可包含熱退火，以消除線路溝槽602與通孔凹陷802中的空洞或裂紋。熱再流動製程可包含加熱工件200至任何合適溫度。在多種例子中，加熱工件200到約300℃至約500℃之間。
如圖1B的步驟130與圖11所示，在工件200上進行化學機械研磨製程。化學機械研磨製程可移除多餘的充填材料1002與黏著層902的材料，並可移除硬遮罩312。如此一來，化學機械研磨製程可移除並分開殘留的充填材料1002與黏著層902，以形成電性分隔的導電線路1102與通孔1104，且通孔1104電性耦接導電線路1102至內連線結構218其下側層中的結構(如導電線路226)。
如圖1B之步驟132所示，可提供工件200以用於後續製作，比如形成內連線結構218的額外層狀物。
如此一來，本發明製作積體電路裝置的例子中，在蝕刻形成內連線結構時採用鈍化劑。在一些例子中，接收積體電路工件，其包括導電內連線結構。形成第一層間介電層於導電內連線結構上，並形成第二層間介電層於第一層間介電層上。形成硬遮罩於第二層間介電層上。蝕刻通孔凹陷穿過第一層間介電層、第二層間介電層、與硬遮罩，以露出導電內連線結構。上述蝕刻步驟包含提供鈍化劑以與硬遮罩的材料反應， 進而降低對蝕刻劑的敏感度。在一些例子中，硬遮罩包括氮化鈦，且鈍化劑包括氫。在一些例子中，鈍化劑包括氫氣。在一些例子中，氫的型態為含氫蝕刻劑。在一些例子中，蝕刻通孔凹陷的步驟使硬遮罩的上表面暴露至蝕刻劑，且鈍化劑與硬遮罩的上表面反應以降低對蝕刻劑的敏感度。在一些例子中，沉積導電材料於通孔凹陷中，以形成電性耦接至導電內連線結構的通孔。在一些例子中，在蝕刻通孔凹陷之前，先蝕刻線路溝槽於第二層間介電層中。在一些例子中，線路溝槽延伸穿過部份的第二層間介電層時，即停止蝕刻線路溝槽。在一些例子中，蝕刻線路溝槽的步驟不提供鈍化劑。在一些例子中，同時沉積導電材料於通孔凹陷與線路溝槽中，並進行化學機械研磨以分開通孔凹陷中導電材料的第一部份與線路溝槽中導電材料的第二部份。
在另一例中，製作積體電路裝置的方法包括接收基板，且基板具有導電結構於其上。形成第一層間介電層於導電結構上、形成第二層間介電層於第一層間介電層上、並形成硬遮罩於第二層間介電層上。進行溝槽蝕刻以形成溝槽，且溝槽延伸穿過硬遮罩與至少部份的第二層間介電層。進行通孔蝕刻以形成通孔凹陷，且通孔凹陷對準溝槽並延伸穿過第一層間介電層。通孔蝕刻的步驟包含提供鈍化劑以鈍化硬遮罩。在一些例子中，鈍化劑包含氫。在一些例子中，鈍化劑包含氫氣。在一些例子中，氫的型態為含氫蝕刻劑。在一些例子中，通孔蝕刻的步驟使硬遮罩其與基板對向的表面暴露至蝕刻劑，且鈍化劑設置以增加硬遮罩的表面對蝕刻劑的抗性。
在又一例中，製作積體電路裝置的方法包括接收積體電路工件，其包括內連線結構、層間介電層位於內連線結構上、以及硬遮罩位於層間介電層上。圖案化硬遮罩與層間介電層以形成露出內連線結構的凹陷。圖案化步驟包括提供氫與蝕刻劑，且硬遮罩的材料與氫反應以增加對蝕刻劑的抗性。形成通孔於凹陷中以電性耦接至內連線結構。在一些例子中，氫的型態為氫氣。在一些例子中，氫的型態為含氫蝕刻劑。在一些例子中，在圖案化硬遮罩與層間介電層以形成凹陷的第一時段中提供氫，且在圖案化硬遮罩與層間介電層以形成凹陷的第二時段中不提供氫。在一些例子中，層間介電層為第一層間介電層，且積體電路工件更包含第二層間介電層於第一層間介電層與硬遮罩之間。圖案化硬遮罩與第一層間介電層的步驟包括圖案化硬遮罩與第二層間介電層以形成溝槽，且溝槽延伸穿過至少部份的第二層間介電層。在一些例子中，形成通孔於凹陷中的步驟包括：同時形成導電材料於凹陷與溝槽中；以及進行化學機械研磨製程以分開凹陷中導電材料的第一部份與溝槽中導電材料的第二部份。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本發明實施例。本技術領域中具有通常知識者應理解可採用本發明實施例作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本發明精神與範疇，並可在未脫離本發明之精神與範疇的前提下進行改變、替換、或更動。

Claims (1)

  1. 一種製作積體電路裝置的方法，包括：接收一積體電路工件，其包括一導電內連線結構；形成一第一層間介電層於該導電內連線結構上；形成一第二層間介電層於該第一層間介電層上；形成一硬遮罩於該第二層間介電層上；以及蝕刻一通孔凹陷穿過該第一層間介電層、該第二層間介電層、與該硬遮罩，以露出該導電內連線結構，其中上述蝕刻步驟包含提供一鈍化劑以與該硬遮罩的材料反應，進而降低對該蝕刻劑的敏感度。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI762064B (zh) * 2020-01-29 2022-04-21 台灣積體電路製造股份有限公司 半導體裝置結構及其製造方法
TWI800282B (zh) * 2021-05-13 2023-04-21 台灣積體電路製造股份有限公司 內連線結構之形成方法
US11837544B2 (en) 2020-01-29 2023-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Liner-free conductive structures with anchor points

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210156460A (ko) * 2020-06-18 2021-12-27 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
CN115376890A (zh) * 2020-08-11 2022-11-22 广州粤芯半导体技术有限公司 半导体器件的制备方法
CN114093813A (zh) * 2022-01-24 2022-02-25 澳芯集成电路技术(广东)有限公司 一种用于半导体器件的接触孔的制作方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7214609B2 (en) * 2002-12-05 2007-05-08 Texas Instruments Incorporated Methods for forming single damascene via or trench cavities and for forming dual damascene via cavities
US20090081864A1 (en) * 2007-09-21 2009-03-26 Texas Instruments Incorporated SiC Film for Semiconductor Processing
US8614143B2 (en) * 2008-12-03 2013-12-24 Texas Instruments Incorporated Simultaneous via and trench patterning using different etch rates
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9490145B2 (en) * 2015-02-23 2016-11-08 Asm Ip Holding B.V. Removal of surface passivation
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI762064B (zh) * 2020-01-29 2022-04-21 台灣積體電路製造股份有限公司 半導體裝置結構及其製造方法
US11837544B2 (en) 2020-01-29 2023-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Liner-free conductive structures with anchor points
US11929327B2 (en) 2020-01-29 2024-03-12 Taiwan Semiconductor Manufacturing Co., Inc. Liner-free conductive structures with anchor points
TWI800282B (zh) * 2021-05-13 2023-04-21 台灣積體電路製造股份有限公司 內連線結構之形成方法

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Publication number Publication date
CN110299291A (zh) 2019-10-01
US10290535B1 (en) 2019-05-14

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