CN111293075A - 半导体装置的精密互连形成方法 - Google Patents

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Abstract

本发明公开了一种半导体装置的精密互连形成方法，包含在位于介电层上的第一硬遮罩层及第二硬遮罩层上形成间隔物，其中第一硬遮罩层位于第二硬遮罩层与介电层之间；在第一硬遮罩层、第二硬遮罩层、以及介电层中形成第一通孔；氧化第一硬遮罩层环绕第一通孔的侧壁；在第二硬遮罩层中形成第二通孔；形成遮罩以覆盖位于第二通孔内的第一硬遮罩层；在第二硬遮罩层自间隔物及遮罩暴露的一部分、以及位于此部分的第二硬遮罩层下方的第一硬遮罩层及介电层形成线型沟槽；以及在线型沟槽及第一通孔中形成导电材料。因此，半导体装置的精密互连形成方法可形成具有精密图案的互连结构，且可达到具有微小节距的精密互连中的金属线及导电通孔的对准。

Description

半导体装置的精密互连形成方法
技术领域
本发明是关于一种半导体装置的精密互连的形成方法。
背景技术
随着半导体装置的整合程度增加，用以形成具有小于微影蚀刻工艺解析度的节距的精密互连的多种双曝光图案化(double patterning)技术陆续被发展。
然而，多个金属线切割与导电通孔之间的对准仍然是个显著的问题。例如，当金属线之间的节距小于40纳米时的对准。
发明内容
本发明的目的在于提供一种半导体装置的精密互连形成方法，其可形成具有精密图案的互连结构，且可达到具有微小节距的精密互连中的金属线及导电通孔的对准。
在本发明的一些实施例中，半导体装置的精密互连形成方法包含在位于介电层上的第一硬遮罩层及第二硬遮罩层上形成间隔物，其中第一硬遮罩层位于第二硬遮罩层与介电层之间；在第一硬遮罩层、第二硬遮罩层、以及介电层中形成第一通孔；氧化第一硬遮罩层环绕第一通孔的侧壁；在第二硬遮罩层中；形成遮罩以覆盖位于第二通孔内的第一硬遮罩层形成第二通孔；在第二硬遮罩层自间隔物及遮罩暴露的一部分、以及位于此部分的第二硬遮罩层下方的第一硬遮罩层及介电层形成线型沟槽；以及在线型沟槽及第一通孔中形成导电材料。
在本发明的一些实施例中，形成第一通孔还包含：形成平坦层以覆盖间隔物及第二硬遮罩层；在平坦层上形成光阻层；以及在光阻层中形成开口，其中开口位于至少两个相邻间隔物上，且第一通孔位于开口下方。
在本发明的一些实施例中，半导体装置的精密互连形成方法还包含在形成第一通孔后，移除平坦层及光阻层。
在本发明的一些实施例中，氧化第一硬遮罩层的侧壁是通过氧气等离子体而执行。
在本发明的一些实施例中，形成第二通孔还包含：形成平坦层以覆盖间隔物、第一通孔、以及第二硬遮罩层；在平坦层上形成光阻层；以及在光阻层中形成开口，其中开口位于至少两个相邻间隔物上，且第二通孔位于开口下方。
在本发明的一些实施例中，遮罩的材料包含金属氧化物。
在本发明的一些实施例中，半导体装置的精密互连形成方法还包含在形成遮罩后，形成平坦层以填充第一通孔及覆盖间隔物、遮罩、以及第二硬遮罩层。
在本发明的一些实施例中，半导体装置的精密互连形成方法还包含移除平坦层直到遮罩及第二硬遮罩层被暴露，使得平坦层的剩余部分位于第一通孔中。
在本发明的一些实施例中，形成线型沟槽使得平坦层的剩余部分的顶表面低于第二硬遮罩层。
在本发明的一些实施例中，半导体装置的精密互连形成方法还包含于第二硬遮罩层上形成核心层；以及图案化核心层。
在本发明的一些实施例中，在第一硬遮罩层及第二硬遮罩层上形成间隔物还包含在图案化后的核心层的侧壁上形成间隔物；以及移除图案化后的核心层。
在本发明的上述实施例中，半导体装置的精密互连形成方法可形成具有精密图案的互连结构，且可达到具有微小节距(例如：不大于40纳米)的精密互连中的金属线及导电通孔的对准。
附图说明
图1为根据本发明一些实施例的半导体装置的精密互连形成方法的流程图。
图2至图15B为根据本发明一些实施例的半导体装置的精密互连形成方法的剖面图及俯视图。
具体实施方式
以下将以附图公开本发明的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，这些实务上的细节是非必要的。此外，为简化附图起见，一些公知惯用的结构与元件在附图中将以简单示意的方式绘示。且若实施上为可能，不同实施例的特征系可以交互应用。
图1为根据本发明一些实施例的半导体装置的精密互连形成方法的流程图。形成方法开始于步骤S1，在位于介电层上的第一硬遮罩层及第二硬遮罩层上形成多个间隔物，其中第一硬遮罩层位于第二硬遮罩层及介电层之间。之后在步骤S2中，在第一硬遮罩层、第二硬遮罩层、以及介电层中形成第一通孔。接着，在步骤S3中，氧化第一硬遮罩层环绕第一通孔的侧壁。之后在步骤S4中，在第二硬遮罩层中形成第二通孔。接续地在步骤S5中，形成遮罩以覆盖位于第二通孔内的第一硬遮罩层。之后在步骤S6中，在第二硬遮罩层自间隔物及遮罩暴露的一部分、以及位于此部分的第二硬遮罩层下方的第一硬遮罩层及介电层形成线型沟槽。接着，在步骤S7中，在线型沟槽及第一通孔中形成导电材料。前述的步骤将在后续段落中详细说明。
参照图2，在一些实施例中，在基材110上依序形成介电层120、第一硬遮罩层130、及第二硬遮罩层140。第一硬遮罩层130位于介电层120及第二硬遮罩层140之间。之后，在第二硬遮罩层140上形成核心层150。
在一些实施例中，介电层120包含二氧化硅(silicon dioxide,SiO2)或者低介电常数介电材料。第一硬遮罩层130由包含硅(silicon,Si)的材料所组成。在一些其他实施例中，第一硬遮罩层130由包含钛(titanium,Ti)、氮化钛(titanium nitride,TiN)、氮化钨(tungsten nitride,WN)、或氧化钛(titanium oxide,TiO)的材料所组成。此外，第二硬遮罩层140由包含氧化硅(silicon monoxide,SiO)、氮化硅(silicon nitride,SiN)、或是硅等材料所组成。在一些实施例中，核心层150通过沉积而形成，且由包含聚合物、二氧化硅、氮化硅、或是硅等材料所组成。
参照图3A及图3B。图3B为沿着图3A的线段3B-3B的剖面图。在第二硬遮罩层140形成核心层150后，核心层150被图案化已形成核心衬垫层152。
参照图4及图1的步骤S1，在第二硬遮罩层140上形成间隔物160。在形成间隔物160之前，间隔层(图未示)先通过原子层沉积(atomic layer deposition,ALD)毯覆式地形成于核心衬垫层152的顶表面及侧壁以及第二硬遮罩层140的顶表面。间隔层位于核心衬垫层152的顶表面及第二硬遮罩层140的顶表面的部分接着通过蚀刻间隔层的水平部分而被移除。接着，间隔层位于核心衬垫层152的侧壁的剩余部分即为间隔物160。在一些实施例中，间隔层由包含氧化硅、氮化硅、氧化钛等材料所组成。
参照图5，核心衬垫层152接着被移除。在一些实施例中，通过选择性蚀刻移除核心衬垫层152。在本实施例中，相邻两个间隔物160之间具有距离D1。
参照图6A及图6B。图6B为沿着图6A的线段6B-6B的剖面图。形成平坦层170a以覆盖间隔物160及第二硬遮罩层140。在形成平坦层170a后，在平坦层170a上形成光阻层180a。接着，在光阻层180a形成开口182a以暴露平坦层170a。开口182a位于两个相邻间隔物160之上。在本实施例中，光阻层180a围绕开口182a的侧壁1802a、1804a实质上分别与相邻两个间隔物160对齐。
举例来说，开口182a具有宽度W1，且大于相邻两个间隔物160之间的距离D1。在一些实施例中，侧壁1802a、1804a实质上分别与相邻两个间隔物160的中心对齐，但本发明并不以此为限。
参照图7及图1的步骤S2，在第一硬遮罩层130、第二硬遮罩层140、以及介电层120中形成第一通孔190。第一通孔190位于开口182a下方。
在一些实施例中，在形成第一通孔190之前，平坦层170a通过开口182a而图案化以在平坦层170a中形成开口172a。在形成开口172a后，通过开口172a依序图案化第一硬遮罩层130、第二硬遮罩层140、以及介电层120以形成第一通孔190。也就是说，开口172a位于开口182a下方、第一通孔190位于开口172a下方、且开口182a、172a及第一通孔190互相连通。
如图7所示，开口172a包含位于两个间隔物160上方的上部以及位于两个间隔物160之间的下部。开口172a的上部的宽度实质上与开口182a的宽度W1相同。开口172a的下部的宽度实质上与相邻两个间隔物160之间的距离D1相同。
第一通孔190具有宽度W2，且实质上与相邻两个间隔物160之间的距离D1或开口172a的下部的宽度相同。第一通孔190的宽度W2小于开口182a的宽度W1及开口172a的上部的宽度。
参照图8A及图8B。图8B为沿着图8A的线段8B-8B的剖面图。在形成第一通孔190后，移除平坦层170a及光阻层180a。接着，位于间隔物160之间的第二硬遮罩层140的顶表面被暴露。
在图1的步骤S3中，执行氧气等离子体以氧化第一硬遮罩层130的侧壁132。在一些实施例中，第一硬遮罩层130是由包含硅的材料所组成。在第一硬遮罩层130的侧壁132被氧化后，由二氧化硅组成的氧化物薄层134形成于第一硬遮罩层130的侧壁132。如图8A所示，氧化物薄层134围绕第一通孔190。在一些其他实施例中，第一硬遮罩层130是由包含金属的材料所组成。在第一硬遮罩层130的侧壁132被氧化后，由金属氧化物组成的氧化物薄层134形成于第一硬遮罩层130的侧壁132。
参照图9A及图9B。图9B为沿着图9A的线段9B-9B的剖面图。在一些实施例中，另一平坦层170b形成以覆盖间隔物160、第一通孔190、以及第二硬遮罩层140。在形成平坦层170b后，形成光阻层180b于平坦层170b上。接着，开口182b、184b形成于光阻层180b以暴露平坦层170b。
在本实施例中，开口182b位于另外的两个相邻间隔物160之上。光阻层180b围绕开口182b的侧壁1802b、1804b实质上分别与此相邻两个间隔物160对齐。开口182b具有宽度W3，且大于相邻两个间隔物160之间的距离D1。
在本实施例中，开口184b位于另外的三个相邻间隔物160之上。光阻层180b围绕开口184b的侧壁1806b、1808b实质上分别与此相邻两个间隔物160对齐。开口184b具有宽度W4，且大于相邻两个间隔物160之间的距离D2。
参照图9A、图9B、图10及图1的步骤S4。在一些实施例中，三个第二通孔142a形成于第二硬遮罩层140中。第二通孔142a的其中一者是位于开口182a下方，第二通孔142a的另外两者是位于开口184b下方。
在一些实施例中，在形成第二通孔142之前，平坦层170b通过开口182b、开口184b而图案化以形成开口(图未示)于平坦层170b中。于形成开口于平坦层170b后，通过平坦层170b中的开口图案化第二硬遮罩层140以形成第二通孔142。
第二通孔142具有宽度W5，且实质上与相邻两个间隔物160之间的距离D1相同、小于开口182b的宽度W3及开口184b的宽度W4。
参照图10、图11及图1的步骤S5，形成遮罩200以覆盖位于第二通孔142内的第一硬遮罩层130。遮罩200由包含金属氧化物的材料所组成。由于第一硬遮罩层130的侧壁132在步骤S3中被氧化，遮罩200可选择性地仅形成于自第二通孔142暴露的第一硬遮罩层130的顶表面。
参照图12，在形成遮罩200后，形成平坦层170c以填充第一通孔190及覆盖间隔物160、遮罩200、以及第二硬遮罩层140。平坦层170c填充于第一通孔190中的部分将在后续工艺中作为保护材料。
参照图12、图13A、图13B及图1的步骤S6。图13B为沿着图13A的线段13B-13B的剖面图。线型沟槽122形成于第二硬遮罩层140自间隔物160及遮罩200暴露的部分、以及位于此部分的第二硬遮罩层140下方的第一硬遮罩层130及介电层120。
在一些实施例中，在形成线型沟槽122前，平坦层170c被蚀刻直到间隔物、遮罩200、及第二硬遮罩层140被暴露。于平坦层170c被蚀刻后，平坦层170c的剩余部分170c’残留于第一通孔190中。
在本实施例中，图12所示的平坦层170c的剩余部分170c’填充第一通孔190。举例来说，平坦层170c的剩余部分170c’的顶表面(由虚线绘示)实质上齐平于或低于第二硬遮罩层140。
在蚀刻平坦层170c后，自间隔物160及遮罩200暴露的第二硬遮罩层140被蚀刻。接着，位于第二硬遮罩层140被蚀刻的部分下方的第一硬遮罩层130及介电层120被蚀刻。线型沟槽122在介电层120中的深度小于介电层120的厚度。
在第二硬遮罩层140的蚀刻工艺中，第一硬遮罩层130、介电层120、以及平坦层170c的剩余部分170c’进一步被蚀刻，以形成低于第一硬遮罩层130或第二硬遮罩层140的剩余部分170c”。换句话说，平坦层170c的剩余部分170c”的顶表面(由虚线绘示)低于图12的平坦层170c的剩余部分170c’的顶表面。由此可知，位于第一通孔190中的平坦层170c的剩余部分170c”可保护位于其下方的基材110被蚀刻而受损。
如图13A所示，线型沟槽122可通过遮罩200在蚀刻过程中保护下方的第一硬遮罩层130及介电层120而被切割。
参照图14，于形成线型沟槽122后，间隔物160、第一硬遮罩层130、第二硬遮罩层140、遮罩200、以及位于第一通孔190中的平坦层170c的剩余部分170c”依序地被移除。
参照图15A、图15B、及图1中的步骤S7。图15B为沿着图15A的线段15B-15B的剖面图。导电材料210形成于线型沟槽122及第一通孔190中以分别形成金属线及导电通孔。由此可知，位于第一通孔190及线型沟槽122中的导电材料210共同地形成精密互连。
综上所述，本发明的精密互连的通孔可通过先钻孔自对准双重曝光方式形成。第二硬遮罩层围绕通孔且被氧化的侧壁可避免后续工艺中的遮罩的金属氧化物材料阻塞通孔。接着，在形成线型沟槽时，平坦层可填充于通孔内以保护下方的结构于蚀刻过程中受损。因此，可达到微小节距(例如：不大于40纳米)的精密互连中的金属线及导电通孔的对准。
虽然本发明已以实施方式公开如上，然其并非用以限定本发明，任何所属领域的技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视权利要求所界定的为准。

Claims (12)

1.一种半导体装置的精密互连形成方法，其特征在于，包含：
在位于介电层上的第一硬遮罩层及第二硬遮罩层上形成多个间隔物，其中所述第一硬遮罩层位于所述第二硬遮罩层与所述介电层之间；
在所述第一硬遮罩层、所述第二硬遮罩层、以及所述介电层中形成第一通孔；
氧化所述第一硬遮罩层环绕所述第一通孔的侧壁；
在所述第二硬遮罩层中形成第二通孔；
形成遮罩以覆盖位于所述第二通孔内的所述第一硬遮罩层；
在所述第二硬遮罩层自所述多个间隔物及所述遮罩暴露的一部分、以及位于所述部分的所述第二硬遮罩层下方的所述第一硬遮罩层及所述介电层形成线型沟槽；以及
在所述线型沟槽及所述第一通孔中形成导电材料。
2.如权利要求1所述的精密互联形成方法，其特征在于，形成所述第一通孔还包含：
形成平坦层以覆盖所述多个间隔物及所述第二硬遮罩层；
在所述平坦层上形成光阻层；以及
在所述光阻层中形成开口，其中所述开口位于至少两个相邻间隔物上，且所述第一通孔位于所述开口下方。
3.如权利要求1所述的精密互联形成方法，其特征在于，还包含：
在形成所述第一通孔后，移除所述平坦层及所述光阻层。
4.如权利要求1所述的精密互联形成方法，其特征在于，氧化所述第一硬遮罩层的所述侧壁是通过氧气等离子体而执行。
5.如权利要求1所述的精密互联形成方法，其特征在于，形成所述第二通孔还包含：
形成平坦层以覆盖所述多个间隔物、所述第一通孔、以及所述第二硬遮罩层；
在所述平坦层上形成光阻层；以及
在所述光阻层中形成开口，其中所述开口位于至少两个相邻间隔物上，且所述第二通孔位于所述开口下方。
6.如权利要求1所述的精密互联形成方法，其特征在于，所述遮罩的材料包含金属氧化物。
7.如权利要求1所述的精密互联形成方法，其特征在于，还包含：
在形成所述遮罩后，形成平坦层以填充所述第一通孔及覆盖所述多个间隔物、所述遮罩、以及所述第二硬遮罩层。
8.如权利要求7所述的精密互联形成方法，其特征在于，还包含：
移除所述平坦层直到所述遮罩及所述第二硬遮罩层被暴露，使得所述平坦层的剩余部分位于所述第一通孔中。
9.如权利要求8所述的精密互联形成方法，其特征在于，形成所述线型沟槽使得所述平坦层的所述剩余部分的顶表面低于所述第二硬遮罩层。
10.如权利要求1所述的精密互联形成方法，其特征在于，还包含：
移除所述第一硬遮罩层、所述第二硬遮罩层、所述遮罩、以及位于所述第一通孔中的所述平坦层。
11.如权利要求1所述的精密互联形成方法，其特征在于，还包含：
在所述第二硬遮罩层上形成核心层；以及
图案化所述核心层。
12.如权利要求11所述的精密互联形成方法，其特征在于，在所述第一硬遮罩层及所述第二硬遮罩层上形成所述多个间隔物还包含：
在图案化后的所述核心层的侧壁上形成所述多个间隔物；以及
移除图案化后的所述核心层。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111834213A (zh) * 2019-04-23 2020-10-27 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020046041A (ko) * 2000-12-12 2002-06-20 박종섭 반도체 소자의 콘택홀 형성 방법
CN102157495A (zh) * 2010-02-01 2011-08-17 三星电子株式会社 包括互连件图案的半导体器件及其制造方法
CN102468268A (zh) * 2010-11-12 2012-05-23 南亚科技股份有限公司 存储装置及其制造方法
CN102881638A (zh) * 2012-09-17 2013-01-16 上海华力微电子有限公司 一种带有空气间隙的大马士革工艺
TW201342528A (zh) * 2011-12-29 2013-10-16 Intel Corp 用於鑲嵌式圖案化之ａｖｄ硬遮罩
US9741614B1 (en) * 2016-07-11 2017-08-22 United Microelectronics Corp. Method of preventing trench distortion
CN108615702A (zh) * 2016-12-13 2018-10-02 台湾积体电路制造股份有限公司 具互连结构的半导体装置的制作方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7517798B2 (en) * 2005-09-01 2009-04-14 Micron Technology, Inc. Methods for forming through-wafer interconnects and structures resulting therefrom
KR20100021856A (ko) * 2008-08-18 2010-02-26 삼성전자주식회사 관통 전극을 갖는 반도체장치의 형성방법 및 관련된 장치
US8928159B2 (en) * 2010-09-02 2015-01-06 Taiwan Semiconductor Manufacturing & Company, Ltd. Alignment marks in substrate having through-substrate via (TSV)
US8487410B2 (en) * 2011-04-13 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon vias for semicondcutor substrate and method of manufacture
US9054164B1 (en) * 2013-12-23 2015-06-09 Intel Corporation Method of forming high density, high shorting margin, and low capacitance interconnects by alternating recessed trenches
US10269576B1 (en) * 2017-11-15 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Etching and structures formed thereby

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020046041A (ko) * 2000-12-12 2002-06-20 박종섭 반도체 소자의 콘택홀 형성 방법
CN102157495A (zh) * 2010-02-01 2011-08-17 三星电子株式会社 包括互连件图案的半导体器件及其制造方法
CN102468268A (zh) * 2010-11-12 2012-05-23 南亚科技股份有限公司 存储装置及其制造方法
TW201342528A (zh) * 2011-12-29 2013-10-16 Intel Corp 用於鑲嵌式圖案化之ａｖｄ硬遮罩
CN102881638A (zh) * 2012-09-17 2013-01-16 上海华力微电子有限公司 一种带有空气间隙的大马士革工艺
US9741614B1 (en) * 2016-07-11 2017-08-22 United Microelectronics Corp. Method of preventing trench distortion
CN108615702A (zh) * 2016-12-13 2018-10-02 台湾积体电路制造股份有限公司 具互连结构的半导体装置的制作方法

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