CN102157495A - 包括互连件图案的半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体装置及其制造方法，所述半导体装置包括：第一绝缘层，在第一绝缘层中具有多个通孔销；第二绝缘层，在第一绝缘层上；导电互连件图案，设置在第二绝缘层中并具有至少一个互连件平台，所述互连件平台被布置在通孔销上方并与通孔销电连接。所述制造方法包括：形成下导电层；在下导电层上形成第一绝缘层；形成竖直地穿过第一绝缘层并连接到下导电层的通孔销；在第一绝缘层和通孔销上形成第二绝缘层；在第二绝缘层中形成第一凹陷，第一凹陷具有比第二绝缘层的顶表面低的底表面；在第二绝缘层中形成沟槽并同时使第一凹陷进一步凹陷以形成第二凹陷；在第二凹陷和沟槽中形成导电材料。

Description

包括互连件图案的半导体器件及其制造方法
技术领域
本发明构思的实施例涉及包括具有互连件平台的互连件图案的半导体器件，以及用于制造包括具有互连件平台的半导体器件的方法。
背景技术
正在开发作为先进的半导体器件的高度集成半导体器件和多功能嵌入半导体器件。随着这种先进的半导体器件缩小，器件趋于具有高的高宽比的接触孔结构。具有高的高宽比的通孔销可导致制造良品率下降以及电气故障。
发明内容
因此，本发明构思的实施例的一方面在于提供一种具有互连件图案结构以降低通孔销的高宽比的半导体器件。
本发明构思的实施例的其它方面在于提供制造具有互连件图案结构以降低通孔销的高宽比的半导体器件的方法。
本发明构思的实施例的其它方面在于提供一种包括具有互连件图案结构以降低通孔销的高宽比的半导体器件的电子系统。
本发明构思的实施例包括一种半导体器件，所述半导体器件包括：第一绝缘层，在第一绝缘层中具有多个通孔销；第二绝缘层，在第一绝缘层上；导电互连件图案，设置在第二绝缘层中并具有至少一个互连件平台，所述互连件平台被布置在通孔销上方并与通孔销电连接。
在优选实施例中，导电互连件图案的除了互连件平台之外的一部分具有比第一绝缘层的顶表面高的底表面。扩散阻挡层包括在通孔销和互连件平台之间。互连件平台中的每个具有矩形、正方形、条形、圆形或椭圆形的底表面。互连件平台中的每个还具有比通孔销中的每个的顶表面积大的底表面积。下导电层在第一绝缘层下方并连接到通孔销的底表面。下导电层可以是掺杂有杂质离子的半导体基底。
本发明构思的实施例还包括一种半导体器件，所述半导体器件包括存储器件部分和逻辑器件部分，半导体器件的存储器件部分包括：第一绝缘层，在第一绝缘层中具有多个通孔销；第二绝缘层，在第一绝缘层上；互连件图案，设置在第二绝缘层中并具有至少一个互连件平台，所述互连件平台被布置在通孔销上方并与通孔销电连接。
本发明构思的实施例还包括一种制造半导体器件的方法，该方法包括以下步骤：形成下导电层；在下导电层上形成第一绝缘层；形成竖直地穿过第一绝缘层并连接到下导电层的通孔销；在第一绝缘层和通孔销上形成第二绝缘层；在第二绝缘层中形成第一凹陷，第一凹陷具有比第二绝缘层的顶表面低的底表面；在第二绝缘层中形成沟槽并同时使第一凹陷进一步凹陷以形成第二凹陷；在第二凹陷和沟槽中形成导电材料。
在优选实施例中，第二凹陷的底表面低于在互连件绝缘层中的沟槽的底表面。通过将杂质离子注入到半导体基底中来形成下导电层。通过在下导电层上沉积包含氧化硅的绝缘层来形成第一绝缘层。在形成通孔销之后，通孔销的顶表面和第一绝缘层的顶表面被平坦化，使得通孔销的顶表面和第一绝缘层的顶表面处于相同的高度。覆盖层形成在第一绝缘层和第二绝缘层之间。第一凹陷与通孔销竖直地对准。形成第二凹陷以部分地暴露第一绝缘层的顶表面。在形成第二绝缘层之后，在第二绝缘层上形成硬掩模层，将硬掩模层图案化以形成限定沟槽并暴露第二绝缘层的表面的硬掩模图案。形成掩模图案以在硬掩模图案上限定第一凹陷，并利用硬掩模层作为图案化掩模来蚀刻暴露的第二绝缘层以形成第一凹陷。
本发明构思的实施例还包括一种电子系统，所述电子系统包括控制单元、输入单元、输出单元和存储单元，其中，控制单元和存储单元中的至少一个包括半导体器件。所述半导体器件包括：第一绝缘层，在第一绝缘层中具有多个通孔销；第二绝缘层，在第一绝缘层上；导电互连件图案，设置在第二绝缘层中并具有至少一个互连件平台，所述互连件平台被布置在通孔销上方并与通孔销电连接。
附图说明
如在附图中示出的，本发明构思的前述和其它特征和优点将通过对本发明构思的优选实施例的更具体的描述而变得明显，在附图中，相同的标号在不同的附图中始终表示相同的部件。附图不需要按比例，相反，其重点在于示出本发明构思的原理。在附图中：
图1A是示出根据本发明构思的实施例的示意性布局图；
图1B是沿图1A的线I-I′和II-II′截取的剖视图；
图2A是示出根据本发明构思的另一实施例的示意性布局图；
图2B是沿图2A的截面线III-III′和IV-IV′截取的剖视图；
图3A是示出根据本发明构思的另一实施例的示意性布局图；
图3B是沿图3A的线VI-VI′、V-V′和VII-VII′截取的剖视图；
图4A是示出根据本发明构思的另一实施例的示意性布局图；
图4B是沿图4A的线VIII-VIII′、IX-XI′和X-X′截取的剖视图；
图5至图12是示出根据本发明构思的实施例的制造半导体器件的方法的剖视图；
图13A是根据本发明构思的实施例的包括半导体器件的半导体模块的示意图；
图13B是根据本发明构思的实施例的包括半导体器件的电子电路板的框图；
图13C是根据本发明构思的实施例的包括半导体器件或具有半导体器件的半导体模块的电子系统的框图。
具体实施方式
现在将参照附图更充分地描述根据本发明构思的实施例。然而，这些发明构思可以以不同的形式实施，而不应理解为局限于在此阐述的实施例。相反，提供这些实施例将使本公开是彻底和完整的，并把本发明构思充分地传达给本领域技术人员。在附图中，为了清楚起见，可夸大层和区域的尺寸和相对尺寸。
应该理解的是，当元件或层被称作“在”另一元件或层“上”或者“连接到”或“结合到”另一元件或层时，该元件或层可以直接在另一元件或层上或者直接连接到或直接结合到另一元件或层，或者可存在中间元件或中间层。相反，当元件被称作“直接在”另一元件或层“上”或者“直接连接到”或“直接结合到”另一元件或层时，不存在中间元件或中间层。相同的标号始终表示相同的元件。如在这里使用的，术语“和/或”包括一个或多个相关所列项的任何组合和所有组合。
应该理解的是，尽管在这里可使用术语第一、第二、第三等来描述不同的元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应该受这些术语的限制。这些术语仅是用来将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开来。因此，在不脱离本发明构思的教导的情况下，下面讨论的第一元件、组件、区域、层或部分可被命名为第二元件、组件、区域、层或部分。
为了方便描述，在这里可使用空间相对术语，如“在...之下”、“在...下方”、“下面的”、“在...上方”、“上面的”等，用来容易地描述在图中所示的一个元件或特征与其它元件或特征的关系。应该理解的是，空间相对术语意在包含除了在附图中描述的方位之外的装置在使用或操作中的不同方位。例如，如果在附图中的装置被翻转，则描述为“在”其它元件或特征“下方”或“之下”的元件随后将被定位为“在”其它元件或特征“上方”。因而，示例性术语“在...下方”可包括“在...上方”和“在...下方”两种方位。所述装置可被另外定位(旋转90度或者在其它方位)，并对在这里使用的空间相对描述做出相应的解释。
这里使用的术语仅为了描述特定实施例的目的，而不意图限制本发明构思。如这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。还应理解的是，当在本说明书中使用术语“包含”和/或“包括”时，说明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
在此参照作为理想实施例(和中间结构)的示意图的剖视图来描述实施例。这样，预计会出现例如由制造技术和/或公差引起的图示的形状的变化。因此，实施例不应该被理解为局限于在此示出的区域的特定形状，而将包括例如由制造导致的形状偏差。因此，在附图中示出的区域本质上是示意性的，它们的形状并不意图示出器件的区域的实际形状，也不意图限制本发明构思的范围。
“互连件”可被理解为水平延伸的导电元件。例如，“互连件”可被理解为具有竖直厚度、沿第一方向的水平宽度以及远大于竖直厚度和水平宽度的沿第二方向的水平长度的几何图案。“通孔销”可被理解为竖直延伸的元件。例如，“通孔销”可被理解为柱形的几何图案。“平台”可被理解为成形为盘形或台式形状的图案。“平台”可被理解为具有水平宽度或直径以及竖直高度的图案。水平宽度或直径可大于。水平宽度或直径可大于竖直高度。此外，“平台”可被理解为在主要元件下方的向下突出的元件。另外，“平台”可被理解为主要元件的向下突出的部分。
除非另有定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与本发明构思所属领域的普通技术人员所通常理解的意思相同的意思。还将理解的是，除非这里明确定义，否则术语(例如在通用的字典中定义的那些术语)应该被解释为具有与相关领域的环境中它们的意思一致的意思，而不将理想地或者过于正式地解释它们的意思。
图1A是示出根据本发明构思的实施例的半导体器件的示意性布局图，图1B的(a)和(b)分别是沿图1A的截面线I-I′和II-II′截取的剖视图。
参照图1A和图1B，半导体器件100可包括下层110和设置在下层110上的层间绝缘层120。互连件绝缘层150可设置在层间绝缘层120上。通孔销可在层间绝缘层120中竖直地设置并连接到下层110。第一互连件180ia和第二互连件180ib可设置在互连件绝缘层150中。互连件平台180p可设置在第二互连件180ib和通孔销130之间。还可在层间绝缘层120和互连件绝缘层150之间设置覆盖层140。可选地，在层间绝缘层120和互连件绝缘层150之间可不设置覆盖层140。
下层110可以是导电材料层，例如，半导体基底或导电互连件。层间绝缘层120可以是包含氧化硅的材料层。覆盖层140可以是具有比层间绝缘层120更稠密的材料并具有相对于层间绝缘层120的蚀刻选择性的材料层。覆盖层140可阻止层间绝缘层120的流动性。例如，该材料层可包括包含氮化硅的材料。
通孔销130可以是具有导电材料(例如金属)的材料层。通孔销130可沿竖直方向传输电信号。
互连件图案、第一互连件180ia和第二互连件180ib可被构造为沿水平方向延伸并沿水平方向传输电信号。第一互连件180ia和第二互连件180ib可以是具有例如金属的导电材料的图案化层。
互连件平台180p可将通孔销130物理地和/或电学地连接到第二互连件180ib。互连件平台180p可与通孔销130竖直地对准。互连件平台180p可直接形成在第二互连件180ib的底表面下方。可选地，互连件平台180p可与第二互连件180ib一体地形成。如图1A中所示，当从俯视图中观察时，互连件平台180p可被形成为正方形。可选地，当从俯视图中观察时，互连件平台180p可被形成为矩形、条形、多边形、圆形或椭圆形。互连件平台180p可被形成为比通孔销130的剖面面积大的剖面面积。
扩散阻挡层190可以共形地形成在通孔销130和互连件平台180p之间。扩散阻挡层190还可共形地形成在互连件平台180p和层间绝缘层150之间。可选地，互连件平台180p和第二互连件180ib可由相同的材料一体地形成。通孔销130可由与互连件平台180p隔离的元件形成。
图2A是示出根据本发明构思另一实施例的半导体器件的示意性布局图，图2B的(a)和(b)是分别沿图2A的截面线III-III′和IV-IV′截取的剖视图。
参照图2A和图2B，半导体器件200可包括第一区C和第二区D。第一区C和第二区D中的每个可包括下层210和设置在下层210上的层间绝缘层220。互连件绝缘层250可设置在层间绝缘层220上。通孔销230c和230d可竖直地穿透层间绝缘层220并连接到下层210。互连件280i、280ic和280id可设置在互连件绝缘层250中。互连件平台280pc和280pd可设置在互连件280ic和280id中的一个与通孔销230之间。还可在层间绝缘层220和互连件绝缘层250之间设置覆盖层240。可选地，在层间绝缘层220和互连件绝缘层250之间可不设置覆盖层240。
第一区C可包括较高的元件，第二区D可包括较低的元件。第一区C可包括在层间绝缘层220中形成为较高的高度的第一结构290c，而第二区D可包括在层间绝缘层220中形成为较低的高度的第二结构290d。例如，在闪存逻辑嵌入半导体芯片的情况下，其中，闪存半导体芯片和逻辑半导体芯片集成在单个芯片中，第一结构290c可以是形成在闪存半导体芯片区中的单元晶体管。第一结构290c还可包括串选择晶体管(string selection transistor)和地选择晶体管(ground selection transistor)。单元结构290c可包括隧道绝缘层291c、浮置栅极293c、栅极间绝缘层295c、控制栅极297c和分隔件299c。第二结构290d可以是形成在逻辑半导体芯片区中的逻辑晶体管。在这种情况下，逻辑晶体管290d可具有栅极绝缘层291d、栅极297d和分隔件299d。可选地，在DRAM存储逻辑嵌入半导体芯片的情况下，其中，DRAM器和逻辑半导体器件可集成在单个芯片中，第一结构290c可以是形成在DRAM存储器的单元区中的字线、存储通孔销或单元电容器。第二结构290d可以是形成在半导体器件区中的逻辑晶体管。可选地，第一结构290c和第二结构290d可形成在具有单元区和外周区的同一存储器区中。例如，第一结构290c可形成在单元区中，而第二结构290d可形成在外周区中。
下层210可以是具有导电材料或导电区的材料层，例如，半导体基底或半导体互连件。层间绝缘层220可由包含氧化硅的材料形成。覆盖层240可以是具有比层间绝缘层20更稠密的材料并具有相对于层间绝缘层20的蚀刻选择性的材料层。覆盖层240可阻止层间绝缘层120的流动性。例如，覆盖层240可以是氮化硅。
通孔销230c和230d可电连接和/或物理连接到下层210。通孔销230c和230d可由例如金属的导电材料形成。通孔销230c和230d可沿竖直方向传输电信号。
互连件280i、280ic和280id可被构造为沿水平方向延伸并沿水平方向传输电信号。互连件280i、280ic和280id可由例如金属的导电材料形成。
互连件平台280pc和280pd可将通孔销230c和230d物理地或电连接到互连件280ic和280id。互连件平台280pc和280pd可与通孔销230c和230d竖直地对准。即，互连件平台280pc和280pd可仅设置在通孔销230c和230d上。如图2A所示，互连件平台280pc和280pd可具有比通孔销230c和230d的剖面面积大的剖面面积。
扩散阻挡层290可设置在通孔销230c和230d与互连件平台280pc和280pd之间。扩散阻挡层290也可共形地设置在互连件平台280pc和280pd与互连件绝缘层250之间。扩散阻挡层290也可共形地形成在互连件280i、280ic和280id与互连件绝缘层250之间。可选地，互连件平台280pc和280pd可由与互连件280ic和280id的材料相同的材料一体地形成。通孔销230c和230d可由与互连件平台280pc和280pd隔离的组件形成。
图3A是示出根据本发明构思的另一实施例的半导体器件的示意性布局图，图3B的(b)、(a)和(c)是分别沿图3A的截面线VI-VI′、V-V′和VII-VII′截取的剖视图。
参照图3A和图3B，半导体器件300可包括具有互连件平台层的第一区E和不具有互连件平台层的第二区F。第一区E和第二区F可分别包括具有相同的高度或在同一高度上的第一通孔销330e和第二通孔销330f。另外，第一区E和第二区F可分别包括具有不同的底表面高度或形成在不同的底表面高度上的第一互连件380ie和第二互连件380if。此外，第一区E可包括设置在第一通孔销330e和第一互连件380ie之间的互连件平台380pe。互连件平台380pe与第一互连件380ie可由相同的材料一体地形成。第一互连件380ie和第二互连件380if可具有不同的表面高度或在不同的表面高度上。可参照图1A和图1B以及对图1A和图1B的描述来理解半导体器件300的其它组件。
图4A是示出根据本发明构思的另一实施例的半导体器件的示意性布局图，图4B的(b)、(a)和(c)是分别沿图4A的线IX-IX′、VIII-VIII′和X-X′截取的剖视图。
参照图4A和图4B，半导体器件400可包括具有互连件平台层480pg的第一区G和不具有互连件平台层的第二区H。第一区G和第二区H可分别包括均具有不同高度或不同的顶表面高度的第一通孔销430g和第二通孔销430h。第一区G和第二区H可分别包括均具有相同的顶表面高度的第一互连件480ig和第二互连件480ih。第一区G可包括设置在第一通孔销430g和第一互连件480ig之间互连件平台480pg。第一通孔销430g可具有比第二通孔销430h低的高度。第一互连件480ig和第二互连件480ih可具有在顶表面处和/或在底表面处的相同的高度。可参照图1A和图1B以及对图1A和图1B的描述来理解半导体器件400的其它组件。
图5至图12是示出根据本发明构思的实施例的制造半导体器件的方法的剖视图。具体地说，可参照图1B的两个剖视图来理解图5至图12的方法。
参照图5，可在下层110上形成层间绝缘层120。可在层间绝缘层120中竖直地形成通孔销130并使通孔销130与下层110接触。下层110可以是半导体基底中的掺杂区，例如，源极区或漏极区。可选地，下层110可以是互连件层，例如，金属。
层间绝缘层120可以是包括硅酸盐基的材料。例如，硅酸盐基的材料可包括硼磷硅玻璃(BPSG)、硼硅玻璃(BSG)、磷硅玻璃(PSG)、未掺杂硅玻璃(USG)、正硅酸乙酯(TEOS)、高密度等离子体(HDP)氧化物或本领域技术人员已知的其它包含氧化硅的绝缘材料。可利用化学气相沉积(CVD)工艺形成层间绝缘层120。可选地，可利用较低温度涂覆工艺来形成层间绝缘层120以减少热负荷。例如，不同的涂覆工艺可包括在大约400℃或更低的温度下的低温氧化物(LTO)形成工艺，或使用在大约600℃或更低的温度下的中温氧化物(MTO)形成工艺。可选地，可使用不同的工艺形成层间绝缘层120。例如，层间绝缘层120的下部可由硅酸盐绝缘材料形成，而层间绝缘层120的上部可由HDP氧化物形成。此外，层间绝缘层120可以是由各种绝缘材料形成的堆叠的层。通孔销130可被形成为在层间绝缘层120中的竖直柱的形式。通孔销130可被形成为硅(Si)、硅化物、金属或金属化合物的单层或堆叠的层的结构。例如，通孔销130可由导电硅、金属硅化物、金属化合物或金属形成。金属硅化物可包含钨(W)、钴(Co)、镍(Ni)、铜(Cu)或其它金属，金属化合物可以是氮化钨(WN)或氮化钛(TiN)。还可在通孔销130和下层110之间的界面处和/或在通孔销130和层间绝缘层120之间的界面处形成扩散阻挡层。虽然未示出，但是扩散阻挡层可以是Ti层和TiN层的堆叠层。通孔销130与层间绝缘层120可具有同一平坦顶表面，即可通过例如化学机械抛光(CMP)工艺的平坦化工艺得到的结构。
参照图6，覆盖层140、互连件绝缘层150、硬掩模层160、第一掩模图案170可顺序地形成在层间绝缘层120和通孔销130的平坦化结构上。覆盖层140可以是具有相对于层间绝缘层120和/或互连件绝缘层150的蚀刻选择性的材料层。例如，覆盖层140可由包含氮化硅(SiN)、碳化硅(SiC)或氮碳化硅(SiCN)的材料形成。覆盖层140可具有小于层间绝缘层120和互连件绝缘层150所具有的厚度的厚度。可选地，当层间绝缘层120具有稳定的特性或当稳定地执行使互连件绝缘层150图案化的后续工艺时，可不形成覆盖层140。互连件绝缘层150可以是包含氧化硅的单层或堆叠层。互连件绝缘层150可具有大于覆盖层140所具有的厚度的厚度。硬掩模层160可由具有相对于互连件绝缘层150的蚀刻选择性的材料形成。例如，硬掩模层160可由与覆盖层140的材料相同的材料形成。可形成硬掩模层160以有助于使互连件绝缘层150图案化的后续工艺。即，当形成使互连件绝缘层150图案化所需的额外的图案化掩模时，可不需要硬掩模层160。第一掩模图案170可包括部分地暴露硬掩模层160的表面的第一掩模沟槽170ta和第二掩模沟槽170tb。第一掩模沟槽170ta和第二掩模沟槽170tb可限定互连件180ia和180ib所要形成的位置和/或互连件180ia和180ib的形状。当从俯视图观察时，第一掩模沟槽170ta和第二掩模沟槽170tb中的每个可具有沟槽形状。这里，沟槽形状可表示1维图案形状，即，线形。例如，第一掩模图案170可以是光致抗蚀剂图案。
参照图7，可利用第一图案化掩模图案170作为图案化掩模来去除硬掩模160的通过第一掩模沟槽170ta和第二掩模沟槽170tb暴露的部分。从而形成第一硬掩模沟槽160ta和第二硬掩模沟槽160tb，以暴露互连件绝缘层150的表面。然后，可去除第一掩模图案170。
参照图8，可在硬掩模层160和暴露的互连件绝缘层150上形成第二掩模图案175。第二掩模图案175可包括与第二硬掩模沟槽160tb的一部分对准的凹陷孔175h。此外，凹陷孔175h可与通孔销130竖直地对准。凹陷孔175h可具有正方形形状。可选地，从俯视图观察时，凹陷孔175h可具有矩形形状、条形形状、多边形形状、圆形形状或椭圆形形状。可选地，第二掩模图案175可以是光致抗蚀剂图案。
参照图9，由凹陷孔175h暴露的互连件绝缘层150可被蚀刻以形成在区域B中的凹陷150r。可使用第二掩模图案175作为蚀刻掩模通过局部蚀刻工艺形成凹陷150r。局部蚀刻工艺可以是时间控制蚀刻工艺，其中，蚀刻工艺执行预定量的时间或在互连件绝缘层150中执行至预定深度。该时间控制蚀刻工艺不需要蚀刻停止层来防止过度的蚀刻。当从俯视图观察时，凹陷150r可被形成为与凹陷孔175h相同的形状。
参照图10，可去除第二掩模图案175。结果，可不仅暴露硬掩模层160，也可暴露使互连件绝缘层150的表面暴露的第一硬掩模沟槽160ta和凹陷150r。
参照图11，可使用硬掩膜层160作为图案化掩模来蚀刻互连件绝缘层150，从而形成第一互连件沟槽150ta、第二互连件沟槽150tb和互连件平台凹陷孔140r。在蚀刻互连件绝缘层150期间，可完全或几乎完全去除硬掩模层160。可选地，可保留大量的硬掩模层160。可完全去除硬掩模层160。可去除在互连件平台凹陷孔140r之下的覆盖层，从而可使层间绝缘层120暴露以作为获得的结构。可选地，由于可能过度地执行用于形成互连件平台凹陷孔140r的蚀刻工艺，所以互连件平台凹陷孔140r可比通孔销130的顶表面低。
参照图12，可在包括第一互连件沟槽150ta、第二互连件沟槽150tb和互连件平台凹陷孔140r的互连件绝缘层150上顺序地形成扩散阻挡层190和导电互连件材料层180。扩散阻挡层190可以是Ti层和TiN层的堆叠层。可选地，扩散阻挡层190可以是钽(Ta)层和氮化钽(TaN)层的堆叠层。导电互连件材料层180可包括例如铜(Cu)、钨(W)、铝(A1)、钛(Ti)、钽(Ta)、镍(Ni)或其它金属。扩散阻挡层190可共形地形成在图11中示出的获得的结构上。利用电镀沉积工艺将导电互连件材料层180形成在扩散阻挡层190上，其中，需要金属种子层来形成导电互连件材料层180。可执行平坦化工艺(例如，CMP工艺)，从而获得图1A和图1B中所示的根据本发明构思的实施例的半导体器件100的结构。参照图5至图12以及对图5至图12的描述，可以充分地理解并应用参照图2A至图4B描述的根据本发明构思的各种实施例的半导体器件的制造方法。
已经描述了根据本发明构思的实施例的半导体器件的制造方法。本领域技术人员应该充分理解，图1A至图4B中示出的结构可参照上面的描述来实施。
在下文中，将描述根据本发明构思的实施例的包括半导体器件的半导体模块、电子电路板和电子系统。图13A是根据本发明构思的包括半导体器件的半导体模块的示意图。参照图13A，根据本发明构思的实施例的包括半导体器件的半导体模块500可包括模块基底510和设置在模块基底510上的多个半导体器件520。模块接触端子530可按行设置在模块基底510的一个边缘上，并电连接到半导体器件520。模块基底510可以是印刷电路板(PCB)。可使用模块基底510的两个表面，从而半导体器件520可既设置在模块基底510的前表面上又设置在模块基底510的后表面上。虽然图13A示出了设置在模块基底510的前表面上的8个半导体器件520，但是本发明构思不限于此。半导体模块500还可包括被构造为控制半导体器件520的附加的半导体器件。根据本实施例的半导体模块500不限于图13A中示出的半导体器件520的数量和形状，并可包括与图13A中的半导体器件520数量和形状不同的半导体器件520。半导体器件520中的至少一个可包括根据本发明构思的实施例的半导体器件的结构。模块接触端子530可由金属形成并具有抗氧化性。根据半导体模块的标准，模块接触端子530的数量可与图13A中示出的数量不同。
图13B是根据本发明构思的实施例的包括半导体器件的电子电路板的框图。参照图13B，电子电路板600可包括设置在电路板610上的微处理器(MP)620、主存储电路630、辅助存储电路640、输入信号处理电路650、输出信号处理电路660和通信信号处理电路670。主存储电路630和辅助存储电路640可与MP 620通信。输入信号处理电路650可将指令传输到MP 620。输出信号处理电路660可从MP 620接收指令。通信信号处理电路670可与其它电路板交换电信号。箭头可被理解为可传输电信号的信号通路。MP 620可接收并处理各种电信号、输出处理结果并控制电路板610的其它组件。MP 620可被理解为例如中央处理单元(CPU)和/或主控制单元(MCU)。主存储电路630可临时地存储MP 620一直需要或经常需要的数据或者预处理数据和后处理数据。由于主存储电路630需要快的响应速度，所以主存储电路630可包括半导体存储装置。更具体地说，主存储电路630可以是高速缓存半导体存储器或包括静态随机存取存储器(SRAM)、动态RAM(DRAM)、电阻式RAM(RRAM)以及他们的应用半导体存储器，例如，应用RAM、铁电体RAM(FRAM)、快速循环RAM、可相变RAM(PRAM)、磁RAM(MRAM)和其它半导体存储器。另外，主存储电路630可包括易失性随机存取存储装置或非易失性随机存取存储装置。在本实施例中，主存储电路630可包括至少一个根据本发明构思的实施例的半导体器件或至少一个包括所述半导体器件的半导体模块500。辅助存储电路640可以是作为非易失性半导体存储器的大容量存储装置，例如闪存器件、利用磁场的硬盘驱动器(HDD)或利用光的压缩盘驱动器(CDD)。即使以与主存储电路630相比低的处理速度，辅助存储电路640可用于储存大量数据。辅助存储电路640可包括随机非易失性存储装置或非随机非易失性存储装置。辅助存储电路640可包括至少一个根据本发明构思的实施例的半导体器件或至少一个包括所述半导体器件的半导体模块500。输入信号处理电路650可将外部指令转换为电信号或将外部电信号传输到MP 620。外部指令或电信号可以是操作指令、将要处理的电信号或将要存储的数据。输入信号处理电路650可以是例如终端信号处理电路、图像信号处理电路、各种传感器之一或输入信号接口。终端信号处理电路可被构造为处理从键盘、鼠标、触摸板、图像识别器或各种传感器传输的信号，图像信号处理电路可被构造为处理从扫描仪或相机传输的图像信号。输入信号处理电路650可包括至少一个根据本发明构思的实施例的半导体器件或至少一个包括所述半导体器件的半导体模块。输出信号处理电路660可以是被构造为向外输出由MP 620处理的电信号的组件。例如，输出信号处理电路可以是图形卡、图像处理器、光学转换器、光束面板卡(beam panel card)或多功能接口电路。输出信号处理电路660可包括至少一个根据本发明构思的实施例的半导体器件或至少一个包括所述半导体器件的半导体模块500。通信信号处理电路670可以是被构造为直接与其他电子系统或电路板交换电信号而不经过输入信号处理电路650或输出信号处理电路660的组件。例如，通信信号处理电路670可以是个人计算机(PC)系统的调制解调器、局域网(LAN)卡或各种接口电路之一。通信信号处理电路670可包括至少一个根据本发明构思的半导体器件或至少一个包括所述半导体器件的半导体模块500。
图13C是根据本发明构思的包括半导体器件或具有所述半导体器件的半导体模块的电子系统的示意性框图。
参照图13C，根据本发明构思的实施例的电子系统700可包括控制单元710、输入单元720、输出单元730和存储单元740。电子系统700还可包括通信单元750和/或操作单元760。控制单元710可同时控制整个电子系统700以及各个组件。控制单元710可被理解为CPU或MCU。控制单元710可包括根据本发明构思的实施例的电子电路板600。控制单元710还可包括至少一个根据本发明构思的半导体器件或至少一个包括所述半导体器件的半导体模块500。输入单元720可将电指令信号传输到控制单元710。输入单元720可以是例如图像识别器、键盘、键板、鼠标、触摸板或扫描仪或者各种输入传感器之一。输入单元720可包括至少一个根据本发明构思的半导体器件或至少一个包括所述半导体器件的半导体模块500。输出单元730可从控制器710接收电指令信号并输出电子系统700的处理结果。输出单元730可以是监视器、打印机、光束发射器或各种机械设备之一。输出单元730可包括至少一个根据本发明构思的半导体器件或至少一个包括所述半导体器件的半导体模块500。存储单元740可以是被构造为临时地或永久地存储将被控制单元710处理或已经被控制单元710处理的信号的组件。存储单元740可以物理连接并电连接到或与控制单元710物理结合并电结合。存储单元740可以是半导体存储装置、例如硬盘的磁存储装置、例如压缩盘的光学存储装置或具有其它数据存储功能的服务器。存储单元740可包括至少一个根据本发明构思的半导体器件或至少一个包括所述半导体器件的半导体模块500。通信单元750可以从控制单元710接收电指令信号，并将电信号传输到其它电学系统或从其它电学系统接收电信号。通信单元750可以是例如调制解调器或LAN卡的有线收发装置、例如无线宽带(WiBro)接口的无线收发装置或红外线(IR)端口。通信单元750可包括至少一个根据本发明构思的半导体器件或至少一个包括所述半导体器件的半导体模块500。操作单元760能够响应于控制单元710的指令来物理地或机械地操作。例如，操作单元760可以是能够机械地操作的组件，例如浮子(floater)、指示器或上/下操作器。根据本发明构思的实施例的电子系统700可以是计算机、网络服务器、网络打印机、扫描仪、无线控制器、移动通信终端、交换机或能够编程地操作的其它电子装置之一。
参照本说明书的其它附图以及对这些附图的描述，可以容易地理解未解释的组件的名称和功能。
在根据本发明构思的实施例的半导体器件中，即使各个区和/或组件的高度之间存在差异，通孔销和互连件也能够稳定地彼此物理连接和/或电连接。结果，能够提高制造产率，能够降低制造成本，并且能够提高半导体器件的性能。
前述是对实施例的说明，而不应理解为对实施例的限制。本领域技术人员应该容易理解，在本质上不脱离本新型教导和优点的情况下，可以对本发明构思的实施例进行许多变型。因此，意图将这些变型包括在如权利要求所述的本发明构思的范围内。因此，应该理解的是，前述是对各种实施例的说明，而不应理解为局限于所公开的具体实施例，并且公开的实施例的变型以及其它实施例也意图包含在权利要求的范围内。

Claims (20)

1.一种半导体器件，所述半导体器件包括：
第一绝缘层，在第一绝缘层中具有多个通孔销；
第二绝缘层，在第一绝缘层上；
导电互连件图案，设置在第二绝缘层中并具有至少一个互连件平台，所述互连件平台被布置在通孔销上方并与通孔销电连接。
2.如权利要求1所述的半导体器件，其中，导电互连件图案的除了互连件平台之外的一部分具有比第一绝缘层的顶表面高的底表面。
3.如权利要求1所述的半导体器件，所述半导体器件还包括在通孔销和互连件平台之间的扩散阻挡层。
4.如权利要求1所述的半导体器件，其中，互连件平台中的每个具有矩形、正方形、条形、圆形或椭圆形的底表面。
5.如权利要求1所述的半导体器件，其中，互连件平台中的每个具有比通孔销中的每个的顶表面积大的底表面积。
6.如权利要求1所述的半导体器件，所述半导体器件还包括在第一绝缘层下方并连接到通孔销的底表面的下导电层。
7.如权利要求6所述的半导体器件，其中，下导电层是掺杂有杂质离子的半导体基底。
8.一种半导体器件，所述半导体器件包括存储器件部分和逻辑器件部分，
其中，存储器件部分包括：
第一绝缘层，第一绝缘层中具有多个通孔销；
第二绝缘层，在第一绝缘层上；
导电互连件图案，设置在第二绝缘层中并具有至少一个互连件平台，所述至少一个互连件平台被布置在通孔销上方并与通孔销电连接。
9.如权利要求8所述的半导体器件，其中，导电互连件图案的底表面高于第一绝缘层的顶表面。
10.如权利要求8所述的半导体器件，所述半导体器件还包括在通孔销和互连件平台之间的扩散阻挡层。
11.一种制造半导体器件的方法，该方法包括以下步骤：
形成下导电层；
在下导电层上形成第一绝缘层；
形成竖直地穿过第一绝缘层并连接到下导电层的通孔销；
在第一绝缘层和通孔销上形成第二绝缘层；
在第二绝缘层中形成第一凹陷，第一凹陷具有比第二绝缘层的顶表面低的底表面；
在第二绝缘层中形成沟槽并同时使第一凹陷进一步凹陷以形成第二凹陷；
在第二凹陷和沟槽中形成导电材料。
12.如权利要求11所述的方法，其中，第二凹陷具有比互连件绝缘层中的沟槽的底表面低的底表面。
13.如权利要求11所述的方法，其中，形成下导电层的步骤包括将杂质离子掺杂到半导体基底中。
14.如权利要求11所述的方法，其中，形成第一绝缘层的步骤包括在下导电层上沉积包含氧化硅的绝缘层。
15.如权利要求11所述的方法，所述方法还包括在形成通孔销之后，使通孔销的顶表面和第一绝缘层的顶表面平坦化，使得通孔销的顶表面和第一绝缘层的顶表面处于相同的高度。
16.如权利要求11所述的方法，所述方法还包括在第一绝缘层和第二绝缘层之间形成覆盖层。
17.如权利要求11所述的方法，其中，形成与通孔销竖直地对准的第一凹陷。
18.如权利要求11所述的方法，其中，第二凹陷部分地暴露第一绝缘层的顶表面。
19.如权利要求11所述的方法，所述方法还包括：在形成第二绝缘层之后，
在第二绝缘层上形成硬掩模层；
将硬掩模层图案化以形成限定沟槽并暴露第二绝缘层的表面的硬掩模图案。
20.如权利要求19所述的方法，所述方法还包括：
在硬掩模图案上形成限定掩模图案的第一凹陷；
利用硬掩模层作为图案化掩模来蚀刻暴露的第二绝缘层以形成第一凹陷。
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