JP3979776B2

JP3979776B2 - 半導体装置の製造方法

Info

Publication number: JP3979776B2
Application number: JP2000306170A
Authority: JP
Inventors: 竜清水; 聡嶋田
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2000-10-05
Filing date: 2000-10-05
Publication date: 2007-09-19
Anticipated expiration: 2020-10-05
Also published as: JP2002118047A

Description

【０００１】
【発明の属する技術分野】
本発明はアラインメントマークを用いてパターンの重ね合わせを行う半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の高集積化に伴い、その微細加工技術はますます重要になってきている。そして、これら微細加工を促進するためには、半導体装置の各製造工程において、半導体基板全体を平坦化する技術もますます重要になってきている。こうした平坦化を的確に行う技術として、化学機械研磨（ＣＭＰ：Chemical Mechanical Polish）法が注目されている。このＣＭＰ法は、エッチング手法と機械的な研磨手法とを組み合わせた技術であり、このＣＭＰ法を用いることでグローバルな平坦化を行うことができる。
【０００３】
一方、半導体装置の微細加工に伴い、フォトリソグラフィ工程に関しては、半導体基板上に形成されたパターンと次に形成されるパターンのためのフォトマスクとを精度よく重ね合わせることもますます重要になってきている。そして、このようなフォトマスクの位置合わせは、基板上に形成されたアラインメントマークの位置を検出することで行われる。
【０００４】
このアラインメントマークとしては、基板上に形成されるパターンを用いることもできる。ただし、例えば配線を形成する工程において基板に一様に半透明又は不透明な配線材料を成膜する際には、成膜された配線材料の下方に形成されているパターンを検出することができないため、これをアラインメントマークとして用いることはできない。このため、同配線材料の下地膜に予め位置検出用溝を形成しておくことが、従来よりなされてきた。このように位置検出溝を形成しておくことで、その上方に配線材料が成膜されたときに、同位置検出溝内に成膜された配線材料と基板上の他の領域に形成された配線材料との間に段差が生じるため、この段差をアラインメントマークとして用いることで、位置合わせを行うことができるようになる。
【０００５】
【発明が解決しようとする課題】
ただし、半導体装置の製造に際して上述した基板全体を平坦化する工程が用いられる場合には、上記位置検出溝を利用した位置合わせを行うことが困難となる場合がある。例えば、下層パターンに重ね合わせるべくコンタクトホールを介して上層配線層の形成を行うに、そのコンタクトホールへの埋め込みを良好に行いつつ配線層として導電性に優れた部材を用いるなどの目的から、コンタクトホールに充填する導電物とその上の配線とが各別に形成される場合には、これらが形成される各工程間に基板全体を平坦化する工程が設けられることとなる。そして、この場合には、半透明又は不透明な配線材料が基板上で略一様に平坦化されることになるために、上述した位置合わせを行うことが困難となる。
【０００６】
以下、このことについて図面を参照しつつ説明する。
図３は、配線が形成される下地膜としての層間絶縁膜に設けられたいわゆるバー状の位置検出溝１１０の平面図である。このバー状の位置検出溝については、例えば「ＳＰＩＥＶｏｌ．３６７７ｐｐ．１０７−１１５（１９９９）」にその詳細が記述されている。なお、この位置検出溝１１０は、図４（ａ）に示すコンタクトホール１０４の形成時に同時に形成される。
【０００７】
そして、下地膜１０１及び下層配線１０２上に堆積された層間絶縁膜１０３にコンタクトホール１０４と位置検出溝１１０とを形成した後、図４（ｂ）に示すように、埋め込みを良好に行うことのできる部材として、例えばタングステン（Ｗ）からなる導電物１０５をコンタクトホール１０４内に充填する。そして、図４（ｃ）に示すように、同導電物１０５を層間絶縁膜１０３表面が露出するまで、例えばＣＭＰ法等を用いて、同導電物１０５の表面の平坦性を保ちつつエッチングする。これにより、コンタクトホール１０４内に充填される導電物１０５の上面は、ほぼ一様な高さに形成されるようになる。
【０００８】
ただしこのとき、図４（ｃ）に示されるように、位置検出溝１１０は導電物１０５でほぼ完全に埋められてしまう。したがって、その後、図４（ｄ）に示すように、導電性の良好な部材として、例えばアルミニウムを主とする配線材料１０６を成膜したときには、この配線材料１０６はほぼ一様に成膜されるため、位置合わせを行うアラインメントマークを生成することができなくなる。
【０００９】
ここで、この問題を解決するために、位置検出溝の開口幅を大きくすることが考えられるが、この場合には位置合わせを精度よく行うことができない。以下、図５及び図６を用いてこのことについて説明する。
【００１０】
すなわち、図６（ａ）に示す下地膜２０１及び下層配線２０２上に堆積される層間絶縁膜２０３にコンタクトホール２０４を開口する時において、図５にその平面図を示す正方形状の大きな開口を有する位置検出溝２１０を同時に形成する。次に、図６（ｂ）に示すように、導電物２０５をコンタクトホール２０４内に充填し、更に図６（ｃ）に示すように、同導電物２０５を層間絶縁膜２０３表面が露出するまで、例えばＣＭＰ法等を用いて、同導電物２０５の表面の平坦性を保ちつつエッチングする。その後、図６（ｄ）に示すように、例えばアルミニウムを主とする配線材料２０６を成膜する。
【００１１】
ここで、先の図６（ｃ）に示した工程のように、層間絶縁膜２０３の表面が露出するまで導電物２０５をエッチングすると、位置検出溝２１０の開口幅が大きいために、上記ＣＭＰ法を用いるとはいえ、位置検出溝２１０内に形成されている導電物１０５は、くぼんだ形状を有するようになる。このため、同導電物２０５のエッチング後に成膜される配線材料２０６の上面は、位置検出溝２１０上方領域においてはややくぼんだ形状となり、これに基づいて上述した位置合わせを行うことはできる。しかし、上記正方形状の大きな開口を有する位置検出溝２１０を採用した場合には、このくぼみが同位置検出溝２１０の内周に対して非対称な形状となりやすく、これに起因して生じる位置合わせ誤差が無視できないものとなる。
【００１２】
なお、上記配線層に限らず、下地膜上に成膜された部材を、同下地膜をストッパとして平坦化し、その後、更に膜を成膜する場合等においても、アラインメントマークを用いてパターンの重ね合わせを行う際のこうした実情は概ね共通したものとなっている。
【００１３】
本発明は上記実情に鑑みてなされたものであり、その目的は、下地膜上に位置検出溝を形成し、その上に成膜した材料の平坦化を介してアラインメントマークを生成する場合であれ、同アラインメントマークを用いての位置合わせをより的確に行うことのできる半導体装置の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
以下、上記目的を達成するための手段及びその作用効果について記載する。
請求項１に記載の発明は、下地膜に位置検出溝を形成した後、この下地膜上に第１の膜を成膜する工程と、前記下地膜をストッパ膜として前記第１の膜を平坦化する工程と、前記第１の膜上に第２の膜を成膜する工程とを備え、前記第２の膜表面の前記位置検出溝に対応して生成されるくぼみをアラインメントマークとして用いる半導体装置の製造方法であって、前記第１の膜の成膜に先立ち、前記位置検出溝の近傍に該位置検出溝の開口幅よりも広い開口幅を有する平坦化抑制溝を形成することをその要旨とする。
【００１５】
上記製造方法では、第１の膜の成膜に先立ち、位置検出溝の近傍に該位置検出溝の開口幅よりも広い開口幅を有する平坦化抑制溝を形成する。このため平坦化抑制溝を設けず単独で位置検出溝を形成した場合には、第２の膜の成膜後に段差を形成することができない形状にて位置検出溝を形成する場合であれ、平坦化抑制膜を形成することで、同段差を形成することができるようになる。したがって、位置検出精度の向上に適した形状に位置検出溝を形成することができるようになり、ひいては、第２の膜上に形成されるアラインメントマークを用いての位置合わせを的確に行うことができるようになる。
【００１６】
請求項２記載の発明は、請求項１記載の発明において、前記平坦化抑制溝が前記位置検出溝に対して対称に形成されることをその要旨とする。
上記製造方法によれば、平坦化抑制溝が前記位置検出溝に対して対称に形成されるために、位置検出溝に起因して第２の膜の上面に形成される段差を、均等に形成することができるようになる。
【００１７】
請求項３記載の発明は、請求項２記載の発明において、前記位置検出溝が矩形の４辺に沿うバー状に形成され、前記平坦化抑制溝がその内側に矩形のボックス形状に形成されることをその要旨とする。
【００１８】
上記製造方法によれば、請求項２記載の発明の作用効果を簡易な構成にて得ることができるようになる。
なお、この請求項３記載の発明の作用効果を好適に奏する具体的な素子サイズについては、一例として、請求項４によるように、前記位置検出溝及び前記平坦化抑制溝の深さを３５０〜８００ｎｍとし、前記位置検出溝である前記バー状の溝の開口幅を５００〜２０００ｎｍとし、前記平坦化抑制溝である前記矩形のボックス状の溝が正方形からなって、その一辺の長さを１４０００〜３００００ｎｍとし、前記位置検出溝である前記バー状の溝の内側端から前記平坦化抑制溝である前記ボックス状の溝の辺までの距離を１５００〜３５００ｎｍとすることもできる。
【００１９】
請求項５記載の発明は、請求項１〜４のいずれかに記載の発明において、前記下地膜が絶縁膜からなり、前記第１の膜がコンタクトホールへ埋め込まれる導電膜であり、前記第２の膜が前記絶縁膜上に形成される配線材料であることをその要旨とする。
【００２０】
上記製造方法によれば、コンタクトホールへ埋め込まれる膜と、絶縁膜上に形成される配線材料とを別部材とすることもできるため、埋め込みを良好に行いつつ、配線材料として導電性の良好な部材を選ぶなど、配線層の形成を的確に行うことができるようなる。しかも、導電物や配線材料を介してその下方の部材をアラインメントマークとして用いることができない場合であれ、位置検出溝に起因する段差を用いて位置合わせを行うことができるようにもなる。
【００２１】
請求項６記載の発明は、請求項１〜４のいずれかに記載の発明において、前記下地膜が半導体材料からなり、前記第１の膜が素子分離用トレンチに埋め込まれる絶縁膜であり、前記第２の膜が前記半導体材料上に形成される配線材料であることをその要旨とする。
【００２２】
上記製造方法によれば、素子分離用トレンチを形成し、同トレンチに絶縁膜を埋め込んだ後、半導体材料の表面を平坦化することで、同半導体材料上へ配線等、素子形成を良好に行うことができるようになる。また、配線となる配線材料を成膜した後、同配線材料を介してその下方の部材をアラインメントマークとして用いることができない場合であれ、位置検出溝に起因する段差を用いて位置合わせを行うことができるようにもなる。
【００２３】
請求項７記載の発明は、請求項１〜６のいずれかに記載の発明において、前記平坦化が、化学機械研磨法によって行われることをその要旨とする。
上記製造方法によれば、化学機械研磨法を用いることで、グローバルな平坦化を的確に行うことができるようになる。
【００２４】
【発明の実施の形態】
以下、本発明にかかる半導体装置の製造方法を、層間絶縁膜上の配線層の形成工程に適用した一実施形態について、図面を参照しつつ説明する。なお、本実施形態においては、パターン形成にかかる線幅が「２５０ｎｍ」である半導体装置の製造工程を想定している。
【００２５】
図１は、本実施形態において、配線層の形成されるシリコン酸化膜（ＳｉＯ₂）からなる層間絶縁膜に、位置合わせのために形成される溝を示す平面図である。同図１に示されるように、層間絶縁膜には、４本のバー状の溝である位置検出溝１０と、同位置検出溝１０に応じて対称的に設けられたボックス状の溝である平坦化抑制溝２０とが形成されている。
【００２６】
この平坦化抑制溝２０は、層間絶縁膜に開口されたコンタクトホールへ導電物を充填し、その後、配線材料を成膜する際に、位置検出溝１０上方が完全に平坦化されることを回避するために形成される溝である。この平坦化抑制溝２０は、その４つの内周面がそれぞれ垂直にエッチングされ、その溝底が平坦化されているために、この溝底は開口上端部と略合同な正方形状となっている。そして、本実施形態においては、この正方形の一辺を「１６０００ｎｍ」に設定した。なお、この正方形の一辺は、「１４０００〜３００００ｎｍ」の範囲で任意に設定することができる。
【００２７】
一方、位置検出溝１０は、上記平坦化抑制溝２０の開口上端部の有する正方形の各辺に沿って、同辺と平行に形成される長方形状（バー状）の溝である。そして、この位置検出溝１０は、その４つの内周面がそれぞれ垂直にエッチングされ、その溝底が平坦化されているために、この溝底は開口上端部と略合同な長方形状となっている。そして、この長方形の短手方向の長さ、すなわち位置検出溝の溝幅を、本実施形態においては「１０００ｎｍ」に設定した。なお、この長さは、「５００〜２０００ｎｍ」の範囲で任意に設定することができる。また、この位置検出溝１０の内周面のうち平坦化抑制溝２０側の内周面と、それに対応する上記平坦化抑制溝２０の内周面との距離を、本実施形態においては、「２０００ｎｍ」に設定した。なお、この長さは、「１５００〜３５００ｎｍ」で任意に設定することができる。
【００２８】
ここで、この位置検出溝１０を用いた位置合わせ工程について、図２を用いて説明する。
すなわち、この一連の工程においては、まず図２（ａ）に示すように、下層膜１上に下層配線２及び層間絶縁膜３を形成した後、層間絶縁膜３の上方に形成する配線層と下層配線２とを導通するべく、層間絶縁膜３を開口してコンタクトホール４を形成する。そして、このコンタクトホール４の形成と同時に、上記位置検出溝１０と平坦化抑制溝２０とを形成する。したがって、位置検出溝１０及び平坦化抑制溝２０の溝の深さは、コンタクトホール４の深さとほぼ等しく形成される。ちなみに本実施形態においては、この溝の深さを「６００ｎｍ」に設定した。なお、この深さは、「３５０〜８００ｎｍ」の範囲で任意に設定することができる。
【００２９】
次に、図２（ｂ）に示すように、埋め込み特性の良好なタングステン（Ｗ）からなる導電部材５を、例えばＣＶＤ法（Chemical Vapor Deposition）やＰＶＤ法（Physical Vapor Deposition）によって「４００ｎｍ」堆積する。そして、図２（ｃ）に示すように、導電部材５をＣＭＰ法によって層間絶縁膜３が露出するまで研磨する。
【００３０】
上記ＣＭＰ法を用いた工程が終了すると、図２（ｄ）に示すように、アルミニウムにシリコンと銅とをそれぞれ「１％」程度混合した合金からなる配線材料６を「３００ｎｍ」成膜する。この成膜量は、「３００〜６００ｎｍ」の範囲で任意に設定することができる。
【００３１】
上記態様にて配線材料６を形成した時点において、配線材料６の上方領域には微細なくぼみ９が形成される。そして、このくぼみ９の幅は非常に狭いために、このくぼみ９を用いてコンタクトホール等、配線材料６の下方に形成されているパターンの位置検出をするようにすれば、かかる位置検出を精度よく行うことができる。そして、このくぼみ９をアラインメントマークとして用いて、配線材料６の下方に形成されているパターンと、配線材料６をエッチングする際のパターンとの位置合わせを行うことができるようになる。
【００３２】
上記位置合わせ後に、配線材料６上にレジストを成膜して、所望のパターンに従って露光及び現像することで、図２（ｅ）に示すように、配線用パターン７及び位置検出用パターン８を形成する。そして、この位置検出用パターン８とくぼみ９との位置関係を検出することで、配線用パターン７が所望の位置に形成されたか否かが検出され、必要に応じてフィードバックされる。
【００３３】
以上説明したように、本実施形態によれば以下の効果が得られるようになる。
（１）平坦化抑制溝２０と位置検出溝１０とを層間絶縁膜に形成しておくことで、その後、配線材料６が形成されたときに、位置検出溝１０に起因するくぼみ９を形成することができるようになる。
【００３４】
（２）くぼみ９は、その幅が狭いために、位置検出の精度を向上させることができる。
なお、上記実施形態は、以下のように変更して実施してもよい。
【００３５】
・上記実施形態においては、コンタクトホール４に埋め込む導電物３として、タングステンを用いたが、これに限られない。この導電物３の素材としては、埋め込み特性が良好であることなどが望ましい。
【００３６】
・上記実施形態においては、配線材料６として、アルミニウムにシリコンと銅とをそれぞれ「１％」程度混合した合金を用いたがこれには限られない。ここでは、エレクトロマイグレーションやストレスマイグレーションに対する高耐性や、低抵抗の特性を有する素材を用いることが望ましい。
【００３７】
・更に、配線材料６は、多層構造としてもよい。すなわち、例えば、エレクトロマイグレーションやストレスマイグレーションに対する耐性を高めたり、密着性を高めたりする目的から、上記合金を、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）等と多層構造をなすように形成してもよい。また、低抵抗や高耐圧を目的として、銅（Ｃｕ）、チタン（Ｔｉ）、鉄（Ｆｅ）等と上記合金とを多層構造をなすように形成してもよい。
【００３８】
・上記実施形態において示した位置検出溝１０等のサイズや配線材料６の成膜量等に関しても、上記のものに限られない。要は、配線材料６の成膜後に位置検出溝１０に起因するくぼみ９が形成されるものであればよい。
【００３９】
・更に、位置検出溝１０や平坦化抑制溝２０の形状や数、更にはその配置態様についても上記のものに限られず、配線材料６の成膜後に位置検出溝１０に起因するくぼみ９が形成される範囲で適宜変更してよい。ただし、その際、平坦化抑制溝を位置検出溝に対して対称に形成するようにすることが望ましい。
【００４０】
・上記実施形態においては、導電物５の堆積後に平坦化を行い、更に配線材料６を堆積する場合に本発明を適用したが、これに限られない。例えば、半導体材料に素子分離用トレンチを形成し、該トレンチに絶縁膜を埋め込んだ後、同半導体材料をストッパとして絶縁膜の一部を除去し、半導体材料及び絶縁膜を平坦化して更に、それらの上方に配線等を形成する場合にも本発明は有効である。要は、第１の膜の堆積後、平坦化の工程を経て第２の膜を堆積する場合であって、それら第１及び第２の膜の下方のパターンの位置検出が困難であるときに本発明の適用は有効である。この際、第１の膜及び第２の膜は、必ずしも半透明又は不透明である必要もなく、透明な膜であれ、表面あれを起こした場合にはその下方のパターンの位置検出が困難となることから本発明は有効である。
【００４１】
・上記実施形態においては、導電物５の平坦化をＣＭＰ法を用いて行ったが、これに限られない。
【図面の簡単な説明】
【図１】本発明にかかる半導体装置の製造方法を具体化した一実施形態において用いるアラインメントマーク形成用の溝の平面図。
【図２】同実施形態における位置合わせの手順を示す断面図。
【図３】従来のアラインメントマーク形成用の溝の一例を示す平面図。
【図４】同アラインメントマーク形成用の溝を用いた位置合わせ手順を示す断面図。
【図５】従来のアラインメントマーク形成用の溝の他の例を示す平面図。
【図６】同アラインメントマーク形成用の溝を用いた位置合わせ手順を示す断面図。
【符号の説明】
１、１０１、２０１…下地膜、２、１０２、２０２…下層配線、３、１０３、２０３…層間絶縁膜、４、１０４、２０４…コンタクトホール、５、１０５、２０５…導電物、６、１０６、２０６…配線材料、７…配線用パターン、８…位置検出用パターン、９…くぼみ、１０、１１０、２１０…位置検出溝、２０、…平坦化抑制溝。

Claims

下地膜に位置検出溝を形成した後、この下地膜上に第１の膜を成膜する工程と、前記下地膜をストッパ膜として前記第１の膜を平坦化する工程と、前記第１の膜上に第２の膜を成膜する工程とを備え、前記第２の膜表面の前記位置検出溝に対応して生成されるくぼみをアラインメントマークとして用いる半導体装置の製造方法であって、
前記第１の膜の成膜に先立ち、前記位置検出溝の近傍に該位置検出溝の開口幅よりも広い開口幅を有する平坦化抑制溝を形成することを特徴とする半導体装置の製造方法。
前記平坦化抑制溝が前記位置検出溝に対して対称に形成される請求項１記載の半導体装置の製造方法。
前記位置検出溝が矩形の４辺に沿うバー状に形成され、前記平坦化抑制溝がその内側に矩形のボックス形状に形成される請求項２記載の半導体装置の製造方法。
前記位置検出溝及び前記平坦化抑制溝の深さを３５０〜８００ｎｍとし、前記位置検出溝である前記バー状の溝の開口幅を５００〜２０００ｎｍとし、前記平坦化抑制溝である前記矩形のボックス状の溝が正方形からなって、その一辺の長さを１４０００〜３００００ｎｍとし、前記位置検出溝である前記バー状の溝の内側端から前記平坦化抑制溝である前記ボックス状の溝の辺までの距離を１５００〜３５００ｎｍとする請求項３記載の半導体装置の製造方法。
前記下地膜が絶縁膜からなり、前記第１の膜がコンタクトホールへ埋め込まれる導電膜であり、前記第２の膜が前記絶縁膜上に形成される配線材料である請求項１〜４のいずれかに記載の半導体装置の製造方法。
前記下地膜が半導体材料からなり、前記第１の膜が素子分離用トレンチに埋め込まれる絶縁膜であり、前記第２の膜が前記半導体材料上に形成される配線材料である請求項１〜４のいずれかに記載の半導体装置の製造方法。
前記平坦化が、化学機械研磨法によって行われる請求項１〜６のいずれかに記載の半導体装置の製造方法。